KR100464430B1 - 하드 마스크를 이용한 알루미늄막 식각 방법 및 반도체소자의 배선 형성 방법 - Google Patents

하드 마스크를 이용한 알루미늄막 식각 방법 및 반도체소자의 배선 형성 방법 Download PDF

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Abstract

N2가스를 주성분으로 하는 식각 가스를 사용하여 알루미늄 배선층을 식각하는 방법 및 이를 이용한 반도체 소자의 배선 형성 방법에 관하여 개시한다. 본 발명에 따른 방법에서는 반도체 기판상에 알루미늄막을 형성한다. 상기 알루미늄막상에 상기 알루미늄막의 일부를 노출시키는 하드 마스크 패턴을 형성한다. Cl2가스 및 N2가스가 1:1 ∼ 1:10의 유량비로 혼합된 식각 가스를 사용하여 상기 노출된 알루미늄막을 식각한다.

Description

하드 마스크를 이용한 알루미늄막 식각 방법 및 반도체 소자의 배선 형성 방법 {Method of etching aluminum layer using hard mask and metalization method for semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 하드 마스크를 이용한 알루미늄막 식각 방법 및 반도체 소자의 배선 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 다층 금속 배선 구조를 구성하는 금속 배선층의 선폭과 금속 배선층간의 간격은 점차 작아지는 반면, 금속 배선층의 높이는 점차 커져 아스팩트비(aspect ratio)가 높아지고 있다. 금속 배선층은 각각의 단위 소자들을 완성한 후 이들 각 소자들 사이를 전기적으로 연결시켜주는 역할을 하는 것으로서, 소자의 빠른 동작 속도를 구현하기 위해서는 저저항 재료를 사용하는 것이 바람직하다. 금속 배선층 형성을 위한 재료로서 현재까지 알려진 재료중 가장 낮은 비저항(resistivity)을 가지는 알루미늄(Al) 또는 그 합금이 주로 사용되고 있다.
알루미늄은 전기 전도도는 우수하나 식각시 포토레지스트 재료와의 식각 선택비가 좋지 않기 때문에 포토레지스트막의 두께를 두껍게 해야 하는 어려움이 있다. 포토레지스트막을 두껍게 형성하는 경우, 공정 처리량(throughput)이 저하되고 포토레지스트막을 미세하게 패터닝하는 것이 어려워진다. 이와 같은 결과를 피하기 위하여 고집적 반도체 소자의 금속 배선 형성시 포토레지스트막 패턴의 두께를 작게 하는 경우에는 금속 배선층의 패터닝 공정시 보호될 다른 영역을 충분히 보호하지 못하는 문제가 있다.
그에 따라, 고집적 반도체 소자에 필요한 미세한 사이즈의 금속 배선 패턴을 형성하기 위하여 알루미늄 배선층을 식각하는 데 있어서 하드 마스크를 사용하는 기술이 제안되었다.
하드 마스크를 사용하는 금속 배선 형성을 위한 식각 공정에 있어서 반응 생성물은 식각 공정중 제거되기도 하나, 식각 챔버의 내벽면 등에 증착되기도 한다. 이와 같이 챔버의 내벽면에 증착된 부산물은 단단하게 증착되지 않으면 식각 공정중에 챔버의 내벽면으로부터 웨이퍼의 표면 위로 떨어지게 된다. 이와 같이 웨이퍼상에 떨어진 부산물은 금속 배선 패턴들 사이에서 단락의 원인으로 작용하기도 한다.
종래 기술에 따르면, 하드 마스크를 사용하는 금속 배선 형성 공정에 있어서 사용되는 식각 가스로서 포토레지스트막을 식각 마스크로 사용하는 경우에 적용하였던 Cl2및 BCl3외에 금속 배선 패턴의 측면을 패시베이션(passivation)하기 위한 CF4, CHF3등과 같은 불화탄소(fluorocarbon) 계열의 가스를 식각 가스에 첨가하여 사용하였다. 이와 같이, 불화탄소 계열의 가스를 사용하는 경우, 챔버의 내벽면에 형성되는 부산물 적층층은 접착력이 낮은 편상으로 증착되어 식각 공정중에 웨이퍼 표면 위에 쉽게 떨어지는 문제가 있다. 그 결과, 웨이퍼상의 파티클을 증가시키게 되고, 이는 수율 저하의 원인으로 작용하게 된다.
다른 종래 기술로서, 챔버 내에 파티클을 유발하는 불화탄소 계열의 가스를 사용하지 않고 패시베이션 가스로서 N2를 사용하여 Cl2/BCl3/N2를 식각 가스로 사용하는 공정이 제안되었다. 그러나, 이 경우에는 BCl3의 사용으로 인하여 웨이퍼상에 콘(cone) 형태의 결함이 다량 발생되는 문제가 있다.
또한, 고집적 반도체 소자에서 배선 패턴의 아스펙트비가 커짐에 따라, 동일한 웨이서상의 동일한 칩 내에서 각 영역의 패턴 밀도에 따라 식각율이 달라지거나, 단면 프로파일에서 상부(top)와 저부(bottom)에서의 CD(critical diemnsion) 차이가 발생하여 프로파일 형태가 달라지는 마이크로-로딩(micro-loading) 현상이 발생된다. 배선 패턴의 선폭이 작아질수록 상기와 같은 마이크로-로딩 현상에 의하여 소자의 오동작을 유발할 수 있는 불량이 야기될 확률이 높아진다.
본 발명의 목적은 상기와 같은 종래 기술에서의 문제점들을 해결하고자 하는 것로, 하드 마스크를 사용하여 알루미늄 또는 알루미늄 합금으로 이루어지는 배선층 패턴 형성을 위한 식각 공정을 행하는 데 있어서 파티클에 의한 악영향을 최소화할 수 있고, BCl3사용으로 인한 콘 형태의 결함 발생을 억제할 수 있는 알루미늄막 식각 방법을 제공하는 것이다.
본 발명의 다른 목적은 하드 마스크를 사용한 알루미늄 또는 알루미늄 합금 배선 형성시 파티클에 의한 결함 및 콘 형태의 결함 발생을 방지하는 동시에 웨이퍼상의 패턴 밀도에 따라 식각 결과가 달라지는 마이크로-로딩 현상을 억제할 수 있는 반도체 소자의 배선 형성 방법을 제공하는 것이다.
도 1a 내지 도 1d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2는 종래 기술에서 사용된 식각 가스중 BCl3의 첨가량에 따른 콘(cone) 결함 발생량을 평가한 결과를 나타낸 그래프이다.
도 3은 종래 기술에서 사용되었던 식각 가스 내에서 N2가스의 양에 따른 마이크로-로딩 효과를 평가한 결과를 나타낸 그래프이다.
도 4는 본 발명에 따른 반도체 소자의 배선 형성 방법에 따라 알루미늄막을 식각하는 데 있어서 Cl2가스 및 N2가스의 유량비에 따른 식각율 변화를 평가한 결과를 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 20: 배선층, 20a: 배선 패턴, 22: 배리어막, 24: 금속막, 26: 반사 방지막, 22a: 배리어막 패턴, 24a: 금속막 패턴, 26a: 반사 방지막 패턴, 30: 하드 마스크층, 30a: 하드 마스크 패턴, 40: 포토레지스트막 패턴.
상기 목적을 달성하기 위하여, 본 발명에 따른 알루미늄막 식각 방법에서는 반도체 기판상에 알루미늄막을 형성한다. 상기 알루미늄막상에 상기 알루미늄막의 일부를 노출시키는 하드 마스크 패턴을 형성한다. Cl2가스 및 N2가스가 1:1 ∼ 1:10의 유량비로 혼합된 식각 가스를 사용하여 상기 노출된 알루미늄막을 식각한다.
상기 하드 마스크 패턴은 산화물, 질화물 또는 산화질화물로 이루어질 수 있다.
상기 식각 가스는 상기 식각 가스 총 유량의 45 ∼ 65%의 유량비로 공급되는 N2가스를 함유한다.
상기 식각 가스는 Ar, He, Ne 및 Xe로 이루어지는 군에서 선택되는 불활성 가스를 더 포함할 수도 있다.
또한, 필요에 따라 상기 식각 가스는 H, O, F, He 또는 C를 함유하는 소량의 부가 가스를 더 포함할 수 있다. 상기 부가 가스는 상기 식각 가스 총 유량의 0 ∼ 20%의 유량비로 공급될 수 있다. 예를 들면, 상기 부가 가스로서 HBr, CF4, CHF3, CH2F2, SF5, NF3, H2, O2, SiCl4, CO, C4F8, C5F6, He-O2또는 CCl4를 사용할 수 있으며, 이에 제한되는 것은 아니다.
상기 알루미늄막의 식각은 ICP (inductively coupled plasma) 식각 장비를 이용하여 행해지는 것이 바람직하다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 배선 형성 방법에서는 반도체 기판상에 알루미늄 또는 알루미늄 합금으로 이루어지는 금속막으로 이루어지는 배선층을 형성한다. 상기 배선층 위에 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 하여 Cl2가스 및 N2가스가 1:1 ∼ 1:10의 유량비로 혼합된 식각 가스로 상기 배선층을 식각하여 배선 패턴을 형성한다.
상기 배선층은 상기 금속막의 저면과 접촉되는 배리어막을 더 포함할 수 있다. 상기 배리어막은 Ti, TiN 또는 Ti/TiN 적층 구조로 이루어질 수 있다.
또한, 상기 배선층은 상기 금속막과 상기 하드 마스크 패턴 사이에 형성된 반사 방지막을 더 포함할 수 있다. 상기 반사 방지막은 TiN 또는 Ti/TiN 적층 구조로 이루어질 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 배선 형성 방법에서는 반도체 기판상에 알루미늄막 또는 알루미늄 합금막으로 이루어지는 배선층을 형성한다. 상기 배선층 위에 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 하여 Cl2가스 및 N2가스로 이루어지는 식각 가스로 상기 배선층을 식각한다.
본 발명에 의하면, BCl3를 사용하지 않음으로써 배선 패턴에서의 콘 결함 발생을 억제할 수 있으며, 배선 패턴에서 언더컷 현상이 발생되는 것을 방지할 수 있다. 또한, N2가스의 유량을 조절함으로써 웨이퍼상에서의 마이크로-로딩 현상을 억제하여 웨이퍼상의 각 영역에서 패턴 밀도 차이에 상관없이 대략 동일한 식각율 및양호한 측벽 프로파일을 얻을 수 있다. 또한, 식각 챔버 내측벽에는 치밀한 콜럼 구조를 가지는 접착력이 뛰어난 부산물층이 단단하게 증착되어, 웨이퍼상에 파티클을 유발할 염려가 없다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1a 내지 도 1d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상에 배리어막(22), 배선용 금속막(24) 및 반사 방지막(26)막을 차례로 형성하여 배선층(20)을 형성한다.
상기 배리어막(22)은 상기 반도체 기판(10)과 후속 공정에서 형성되는 배선층과의 접착을 좋게 하고 배선층으로부터 상기 반도체 기판(10)으로의 금속 물질의 확산을 방지하기 위하여 형성하는 것으로, Ti, TiN 또는 Ti/TiN 적층 구조로 이루어진다. 예를 들면, 상기 배리어막(22)은 약 60Å의 Ti막과 약 250Å의 TiN막을 차례로 증착하여 형성될 수 있다.
상기 금속막(24)은 알루미늄 또는 알루미늄 합금으로 이루어지며, 예를 들면 약 3000 ∼ 4000Å의 두께로 형성될 수 있다.
또한, 상기 반사 방지막(26)은 후속의 사진 공정시 배선층에서의 빛의 난반사를 줄이기 위하여 형성하는 것으로, TiN 또는 Ti/TiN 적층 구조로 이루어진다. 예를 들면, 상기 반사 방지막(26)은 약 100Å의 Ti막과 약 800Å의 TiN막을 차례로 증착하여 형성될 수 있다.
도 1b를 참조하면, 상기 배선층(20) 위에 하드 마스크층(30)을 형성한다. 상기 하드 마스크층(30)은 상기 배선층(20)의 패터닝을 위한 식각 공정시 사용되는 식각 가스에 대하여 식각 내성을 가지는 물질로 이루어는 것으로, 예를 들면 실리콘계 산화물, 실리콘계 질화물 또는 산화질화물(oxynitride)과 같은 절연 물질로 이루어질 수 있다. 예를 들면, 상기 하드 마스크층(30)은 SiO2, Si3N4, SiON, PE-TEOS 등으로 이루어질 수 있다.
상기 하드 마스크층(30) 위에 상기 하드 마스크층(30) 상면의 일부를 노출시키는 포토레지스트막 패턴(40)을 형성한다. 상기 포토레지스트막 패턴(40)은 상기 하드 마스크층(30)을 패터닝하기 위한 최소한의 두께, 예를 들면 약 4000Å의 두께로 형성하여도 충분하다.
도 1c를 참조하면, 상기 포토레지스트막 패턴(40)을 식각 마스크로 하여 상기 하드 마스크층(30)을 식각하여 상기 배선층(20) 상면을 일부 노출시키는 하드마스크 패턴(30a)을 형성한다. 그 후, 상기 포토레지스트막 패턴(40)을 제거한다.
도 1d를 참조하면, 상기 하드 마스크 패턴(30a)을 식각 마스크로 하여 Cl2가스 및 N2가스로 이루어지는 식각 가스로 상기 배선층(20)을 식각하여 배리어막 패턴(22a), 금속막 패턴(24a) 및 반사 방지막 패턴(26a)으로 이루어지는 배선 패턴(20a)을 형성한다. 상기 배선층(20)의 식각 공정은 ICP (inductively coupled plasma) 식각 장비를 이용하여 RIE(reactive ion etching) 방법에 의하여 행해질 수 있다. 여기서, 듀얼 파워 소스 (dual power source)를 사용하는 경우에는, 상기 배선층(20) 식각을 위하여 소스 파워(Ws)는 약 500 ∼ 2500W, 바이어스 파워(Wb)는 약 40 ∼ 350W, 압력은 약 3 ∼ 30mT의 조건하에서 식각 공정을 행할 수 있다. 싱글 파워 소스 (single power source)를 사용하는 경우에는, 상기 배선층(20) 식각을 위하여 약 250 ∼ 2000W의 파워 및 약 30 ∼ 300mT의 압력 조건하에서 식각 공정을 행할 수 있다. 바람직하게는, 상기 식각 가스중 N2가스는 상기 식각 가스 총 유량의 약 45 ∼ 65%의 유량비로 공급된다.
상기 식각 가스는 Cl2가스 및 N2가스 만으로 이루어질 수 있다. 또는, 상기 식각 가스는 예를 들면 Ar, He, Ne 또는 Xe과 같은 불활성 가스를 더 포함할 수도 있다. 상기 불활성 가스는 종래 기술에서 식각 가스의 한 성분으로 사용된 BCl3를 대체할 수 있는 역할을 하는 것으로, 식각 공정시 상기 식각 가스의 직진성을 부여하고 플라즈마 상태를 안정적으로 유지시킬 수 있다.
또한, 상기 식각 가스는 식각 효율을 더욱 향상시키기 위하여 필요에 따라 소량의 부가 가스를 더 포함할 수 있다. 상기 부가 가스로서 예를 들면 H, O, F, He 또는 C를 함유하는 가스를 사용할 수 있으며, 상기 부가 가스는 상기 식각 가스 총 유량의 0 ∼ 20%의 유량비로 공급될 수 있다. 예를 들면, 상기 부가 가스는 HBr, CF4, CHF3, CH2F2, SF5, NF3, H2, O2, SiCl4, CO, C4F8, C5F6, He-O2및 CCl4로 이루어지는 군에서 선택될 수 있다.
상기 식각 가스 내에서 Cl2가스 및 N2가스가 1:1 ∼ 1:10의 유량비로 혼합되도록 상기 식각 가스 구성분들의 유량을 조절하는 것이 바람직하다. 이는 상기 배선층(20) 식각 결과 얻어진 배선 패턴에서 언더컷(undercut) 현상이 발생되는 것을 방지하기 위하여 N2가스의 양을 Cl2가스의 양과 같거나 그보다 더 많게 하기 위함이다.
상기한 바와 같은 방법으로 상기 배선층(20)을 식각함으로써 상기 배선 패턴(20a)에서의 콘(cone) 발생을 억제할 수 있으며, 상기 배선 패턴(20a)에서 언더컷 현상이 발생되는 것을 방지할 수 있다. 또한, 웨이퍼상에서의 마이크로-로딩 현상을 방지할 수 있다. 즉, 웨이퍼상의 모든 영역에서 패턴 밀도 차이에 상관 없이 대략 균일한 식각율이 얻어질 수 있으며, 이와 같은 방법으로 얻어진 상기 배선 패턴(20a)의 단면 프로파일에 있어서 상부와 저부의 CD 차이가 거의 없이 대략 수직인 측벽이 얻어질 수 있다.
상기한 바와 같은 본 발명에 따른 방법으로 식각 챔버 내에서 상기배선층(20)을 식각하는 공정을 수 백 회 진행한 후, 상기 식각 챔버의 내측벽에 적층된 부산물층을 SEM (scanning electron microscope) 사진을 통하여 관찰한 결과, 이들 부산물층은 치밀한 콜럼(column) 구조로 증착되어, 웨이퍼상에 파티클을 발생시키지 않을 정도로 뛰어난 접착력으로 단단하게 증착되어 있음을 확인하였다.
상기 설명한 바와 같은 본 발명에 따른 반도체 소자의 배선 형성 방법에 있어서, 배선층의 식각 공정시 사용되는 식각 가스의 총 유량에 따른 영향을 평가하였다. 이를 위하여, 상기 식각 가스로서 Cl2가스, N2가스, 및 불활성 가스로서 첨가되는 Ar의 혼합 가스를 사용하였으며, 상기 식각 가스의 각 구성분들간의 유량비를 8:10:4로 일정하게 유지시킨 상태에서 식각 가스 총 유량을 각각 110sccm, 220sccm, 275sccm, 및 330sccm으로 변화시키면서 알루미늄막을 식각하고, 그 결과 얻어진 알루미늄막 패턴에서의 콘(cone) 발생량을 비교하였다. 그 결과, 식각 가스의 총 유량이 변화됨에 따라, 식각 결과 얻어진 배선 패턴에서는 어떤 경우에도 콘 결함이 전혀 발생되지 않았다.
도 2는 종래 기술에서 식각 가스의 한 성분으로 사용되었던 BCl3의 첨가량에 따른 콘 발생량을 평가한 결과를 나타낸 그래프이다.
도 2의 평가를 위하여, 상기 설명한 본 발명에 따른 식각 가스 총 유량에 따른 영향 평가시 사용된 식각 가스, 즉 Cl2, N2및 Ar이 각각 8:10:4의 일정한 유량비로 하여 110sccm, 220sccm, 275sccm, 및 330sccm의 총 유량으로 공급되는 식각 가스에, BCl3를 각각 0sccm, 10sccm, 20sccm, 40sccm, 60sccm 및 80sccm의 유량으로부가 공급하여 알루미늄막의 식각 공정을 행한 후 얻어진 알루미늄막 패턴에서 발생된 콘 발생량을 관찰하였다.
도 2에서 알 수 있는 바와 같이, BCl3가 첨가되지 않은 경우에는 콘 결함이 전혀 발생되지 않은 반면, BCl3를 부가한 경우에는 BCl3첨가량이 증가함에 따라 콘 발생량이 증가한다.
도 3은 종래 기술에서 사용되었던 알루미늄막 식각 가스 내에서 N2가스의 양에 따른 마이크로-로딩 효과를 평가한 결과를 나타낸 그래프이다.
도 3의 평가를 위하여, 알루미늄막의 식각시 듀얼 파워 소스 형태의 ICP 식각 장비를 사용하였으며, 이 때 1600W의 소스 파워(Ws), 220W의 바이어스 파워(Wb), 및 18mT의 압력 조건을 적용하였다. 또한, 식각 가스로서, 150sccm의 Cl2, 60sccm의 BCl3, 및 다양한 유량의 N2가스의 혼합 가스를 사용하였다. 상기 조건으로 알루미늄막을 식각한 후, 웨이퍼상에서의 "식각율 로딩%"와, 식각 결과 얻어진 알루미늄막 패턴에서의 "Δ프로파일"을 평가하였다. 도 2에서, "식각율 로딩%"는 웨이퍼상에서 선택된 임의의 2개 영역중 패턴 밀도가 높은 영역과 패턴 밀도가 낮은 영역에서의 식각율 차이로부터 얻어진 값이며, "Δ프로파일"은 식각 결과 얻어진 알루미늄막 패턴의 단면 프로파일에 있어서 상부 및 저부에서의 CD 차이에 의해 얻어지는 값이다.
도 3의 평가 결과, N2의 양이 증가함에 따라 패턴 밀도가 높은 영역에서 식각율이 작아지는 마이크로-로딩 효과는 개선되지만, N2의 양이 너무 증가되면 패턴 밀도가 높은 영역에서 오히려 식각율이 커지는 역 마이크로-로딩 효과가 관찰되었다. 이와 같은 결과로부터, 알루미늄막의 식각시 N2의 양을 조절함으로써 웨이퍼상의 패턴 밀도 차이에 상관없이 웨이퍼상의 모든 영역에서 거의 동일한 식각율이 얻어질 수 있음을 알 수 있다.
도 4는 본 발명에 따른 반도체 소자의 배선 형성 방법에 따라 Cl2가스 및 N2가스로 이루어지는 식각 가스를 사용하여 알루미늄막을 식각하여 알루미늄막 패턴을 형성할 때, Cl2가스 및 N2가스의 유량비에 따른 식각율 변화를 평가한 결과를 나타낸 그래프이다.
도 4의 평가를 위하여, 반도체 기판상에 알루미늄막을 포함하는 배선층을 형성하고, 그 위에 하드 마스크 패턴을 형성한 후 ICP 식각 장비를 이용하여 Cl2가스 및 N2가스의 유량비를 각각 100sccm/20sccm, 80sccm/40sccm, 80sccm/80sccm 및 40sccm/80sccm으로 하여 20sccm의 Ar과 함께 공급하여 상기 배선층을 식각하였다. 이들 경우에 있어서, 전체 식각 가스중 N2의 유량비는 각각 14%, 28%, 44% 및 57%이었다. 상기 배선층은 60Å의 Ti막 및 250Å의 TiN막으로 이루어지는 배리어막과, 3500Å의 알루미늄막과, 100Å의 Ti막 및 800Å의 TiN막으로 이루어지는 반사 방지막을 차례로 적층하여 형성하였고, 상기 하드마스크 패턴은 1500Å의 PE-TEOS막 및 400Å의 SiON막을 차례로 적층하여 형성하였다. 이 때, 듀얼 파워 소스 형태의 ICP식각 장비를 사용하였으며, 1600W의 소스 파워(Ws), 220W의 바이어스 파워(Wb), 및 18mT의 압력 조건을 적용하였다. 상기 조건으로 배선층을 식각하여 EPD(end point detection) 시간을 측정하였다.
도 4의 결과로부터, N2의 유량비가 증가함에 따라 식각율이 저하되는 것을 알 수 있다. 또한, N2의 유량비가 14%인 경우에는 배선층 패턴의 패시베이션 (passivation)이 부족하게 되어, 식각 후 얻어진 배선 패턴의 프로파일에 있어서 언더컷 현상이 발생하는 것을 SEM 사진을 통하여 확인하였다. 이와 같은 현상은 N2의 유량비가 28%인 경우에도 관찰되었다. 그러나, N2의 유량비가 45% 이상인 경우에는 충분한 패시베이션 효과가 얻어져 배선 패턴의 프로파일이 양호하게 되는 것을 SEM 사진을 통하여 확인하였다. 그러나, N2의 유량비가 65% 이상으로 되면, 식각율이 크게 떨어지며, 배선 패턴의 측벽 프로파일에서의 "Δ프로파일"도 후속 공정에서 조절하기 어려울 정도로 불량한 상태로 되는 것을 확인하였다. 상기와 같은 결과로부터, 식각 가스중 N2가스의 유량비는 상기 식각 가스 총 유량의 약 45 ∼ 65%의 유량비로 공급되는 것이 바람직한 것을 알 수 있다.
본 발명에 따른 알루미늄막 식각 방법 및 반도체 소자의 배선 형성 방법에서는 알루미늄 또는 알루미늄 합금으로 이루어지는 금속막을 포함하는 배선층을 식각하기 위하여 BCl3를 사용하지 않고 Cl2및 N2가스로 이루어지는 식각 가스를 사용하며, 상기 식각 가스중 N2가스가 상기 식각 가스 총 유량의 약 45 ∼ 65%의 유량비로 공급되어 상기 식각 가스의 주성분을 이룬다. 따라서, 본 발명에 따르면, 배선 패턴에서의 콘 결함 발생을 억제할 수 있으며, 배선 패턴에서 언더컷 현상이 발생되는 것을 방지할 수 있다.
또한, 식각 가스중 N2가스의 유량을 조절하여 웨이퍼상에서의 마이크로-로딩 현상을 억제함으로써 웨이퍼상의 모든 영역에서 패턴 밀도 차이에 상관 없이 대략 균일한 식각율이 얻어질 수 있으며, 이와 같은 방법으로 얻어진 상기 배선 패턴의 단면 프로파일에 있어서 상부와 저부의 CD 차이가 거의 없이 대략 수직인 측벽이 얻어질 수 있다. 또한, 본 발명에 따른 방법에 따라 알루미늄 또는 알루미늄 합금으로 이루어지는 배선층을 식각한 후, 식각 챔버 내측벽에는 치밀한 콜럼 구조를 가지는 접착력이 뛰어난 부산물층이 단단하게 증착되어, 웨이퍼상에 파티클을 유발할 염려가 없다.
상기한 바와 같이, 본 발명에 따르면 하드 마스크를 사용하여 알루미늄 배선을 형성하는 데 있어서 BCl3, 또는 CF4, CHF3등과 같은 불화탄소 계열의 가스를 사용하지 않고도 N2가스의 양을 조절함으로써, 콘 결함이 없으면서 양호한 단면 프로파일을 가지는 배선 패턴을 형성할 수 있으며, 공정 수율 저하의 주 원인으로 작용하는 파티클 발생을 효과적으로 억제할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (20)

  1. 반도체 기판상에 알루미늄막을 형성하는 단계와,
    상기 알루미늄막상에 상기 알루미늄막의 일부를 노출시키는 하드 마스크 패턴을 형성하는 단계와,
    Cl2가스 및 N2가스 만으로 이루어지고 Cl2가스 및 N2가스가 1:1 ∼ 1:10의 유량비로 혼합된 식각 가스를 사용하여 상기 노출된 알루미늄막을 식각하는 단계를 포함하는 것을 특징으로 하는 알루미늄막 식각 방법.
  2. 제1항에 있어서,
    상기 하드 마스크 패턴은 산화물, 질화물 또는 산화질화물로 이루어지는 것을 특징으로 하는 알루미늄막 식각 방법.
  3. 제1항에 있어서,
    상기 식각 가스는 상기 식각 가스 총 유량의 45 ∼ 65%의 유량비로 공급되는 N2가스를 함유하는 것을 특징으로 하는 알루미늄막 식각 방법.
  4. 반도체 기판상에 알루미늄막을 형성하는 단계와,
    상기 알루미늄막상에 상기 알루미늄막의 일부를 노출시키는 하드 마스크 패턴을 형성하는 단계와,
    Cl2가스, N2가스, 및 불활성 가스 만으로 이루어지는 식각 가스를 사용하여 상기 노출된 알루미늄막을 식각하는 단계를 포함하고,
    상기 알루미늄막을 식각하는 단계에서 사용하는 상기 식각 가스 중 Cl2가스 및 N2가스는 1:1 ∼ 1:10의 유량비로 혼합되고, 상기 불활성 가스는 Ar, He, Ne 및 Xe로 이루어지는 군에서 선택되는 것을 특징으로 하는 알루미늄막 식각 방법.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 알루미늄막의 식각은 ICP (inductively coupled plasma) 식각 장비를 이용하여 행해지는 것을 특징으로 하는 알루미늄막 식각 방법.
  8. 반도체 기판상에 알루미늄 또는 알루미늄 합금으로 이루어지는 금속막으로 이루어지는 배선층을 형성하는 단계와,
    상기 배선층 위에 하드 마스크 패턴을 형성하는 단계와,
    상기 하드 마스크 패턴을 식각 마스크로 하여 Cl2가스 및 N2가스 만으로 이루어지고 Cl2가스 및 N2가스가 1:1 ∼ 1:10의 유량비로 혼합된 식각 가스로 상기 배선층을 식각하여 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  9. 제8항에 있어서,
    상기 하드 마스크 패턴은 산화물, 질화물 또는 산화질화물로 이루어지는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  10. 제8항에 있어서,
    상기 식각 가스는 상기 식각 가스 총 유량의 45 ∼ 65%의 유량비로 공급되는 N2가스를 함유하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  11. 반도체 기판상에 알루미늄 또는 알루미늄 합금으로 이루어지는 금속막으로 이루어지는 배선층을 형성하는 단계와,
    상기 배선층 위에 하드 마스크 패턴을 형성하는 단계와,
    상기 하드 마스크 패턴을 식각 마스크로 하여 Cl2가스, N2가스, 및 불활성 가스 만으로 이루어지는 식각 가스로 상기 배선층을 식각하여 배선 패턴을 형성하는 단계를 포함하고,
    상기 배선층의 식각에 사용되는 상기 식각 가스 중 Cl2가스 및 N2가스는 1:1 ∼ 1:10의 유량비로 혼합되고, 상기 불활성 가스는 Ar, He, Ne 및 Xe로 이루어지는 군에서 선택되는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  12. 삭제
  13. 삭제
  14. 제8항에 있어서,
    상기 배선층의 식각은 ICP (inductively coupled plasma) 식각 장비를 이용하여 행해지는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  15. 제8항에 있어서,
    상기 배선층은 상기 금속막의 저면과 접촉되는 배리어막을 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  16. 제15항에 있어서,
    상기 배리어막은 Ti, TiN 또는 Ti/TiN 적층 구조로 이루어지는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  17. 제8항에 있어서,
    상기 배선층은 상기 금속막과 상기 하드 마스크 패턴 사이에 형성된 반사 방지막을 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  18. 제18항에 있어서,
    상기 반사 방지막은 TiN 또는 Ti/TiN 적층 구조로 이루어지는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  19. 반도체 기판상에 알루미늄막 또는 알루미늄 합금막으로 이루어지는 배선층을 형성하는 단계와,
    상기 배선층 위에 하드 마스크 패턴을 형성하는 단계와,
    상기 하드 마스크 패턴을 식각 마스크로 하여 Cl2가스 및 N2가스 만으로 이루어지는 식각 가스로 상기 배선층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  20. 제19항에 있어서,
    상기 식각 가스는 상기 식각 가스 총 유량의 45 ∼ 65%의 유량비로 공급되는 N2가스를 함유하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004332045A (ja) * 2003-05-07 2004-11-25 Renesas Technology Corp 多層膜材料のドライエッチング方法
JP2005072217A (ja) * 2003-08-25 2005-03-17 Matsushita Electric Ind Co Ltd 配線パターン発生方法
KR100683852B1 (ko) 2004-07-02 2007-02-15 삼성전자주식회사 반도체 소자의 마스크롬 소자 및 그 형성 방법
KR100831572B1 (ko) * 2005-12-29 2008-05-21 동부일렉트로닉스 주식회사 반도체 소자의 배선 형성방법
US7828987B2 (en) * 2006-03-20 2010-11-09 Applied Materials, Inc. Organic BARC etch process capable of use in the formation of low K dual damascene integrated circuits
KR101316634B1 (ko) 2006-09-29 2013-10-15 삼성디스플레이 주식회사 금속 배선의 제조 방법 및 표시 기판의 제조 방법
KR20080054042A (ko) * 2006-12-12 2008-06-17 동부일렉트로닉스 주식회사 반도체 소자의 금속 패턴 제조 방법
WO2009084194A1 (en) * 2007-12-28 2009-07-09 Tokyo Electron Limited Etching method for metal film and metal oxide film, and manufacturing method for semiconductor device
CN102376567B (zh) * 2010-08-12 2013-06-26 中芯国际集成电路制造(上海)有限公司 金属刻蚀方法
JP6821291B2 (ja) 2015-05-29 2021-01-27 キヤノン株式会社 光電変換装置、撮像システムおよび光電変換装置の製造方法
KR102403619B1 (ko) * 2017-09-18 2022-05-30 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06295886A (ja) * 1993-02-24 1994-10-21 Applied Materials Inc 塩化水素、塩素含有エッチャントおよび窒素を使用するアルミニウムおよびその合金のエッチング方法
JPH11214370A (ja) * 1997-12-11 1999-08-06 Samsung Electronics Co Ltd アルミニウムを含む金属膜の蝕刻方法及びこれを用いた半導体装置の配線層形成方法
KR20000048178A (ko) * 1998-12-16 2000-07-25 루센트 테크놀러지스 인크 원위치 하드마스크 에칭을 사용하여 깊은 서브마이크론금속을 에칭하는 방법
KR20010058487A (ko) * 1999-12-30 2001-07-06 박종섭 반도체 소자에서 유기반사방지막의 식각 선택비 개선 방법
US6387820B1 (en) * 2000-09-19 2002-05-14 Advanced Micro Devices, Inc. BC13/AR chemistry for metal overetching on a high density plasma etcher

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5160407A (en) * 1991-01-02 1992-11-03 Applied Materials, Inc. Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer
JPH06108272A (ja) * 1992-09-30 1994-04-19 Sumitomo Metal Ind Ltd プラズマエッチング方法
JPH06326059A (ja) * 1993-05-17 1994-11-25 Fujitsu Ltd 銅薄膜のエッチング方法
US6090717A (en) * 1996-03-26 2000-07-18 Lam Research Corporation High density plasma etching of metallization layer using chlorine and nitrogen
US5772906A (en) * 1996-05-30 1998-06-30 Lam Research Corporation Mechanism for uniform etching by minimizing effects of etch rate loading
JPH113892A (ja) * 1997-06-11 1999-01-06 Ricoh Co Ltd 半導体装置の製造方法
US6143476A (en) * 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US5981398A (en) * 1998-04-10 1999-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask method for forming chlorine containing plasma etched layer
US5994235A (en) * 1998-06-24 1999-11-30 Lam Research Corporation Methods for etching an aluminum-containing layer
US6177353B1 (en) * 1998-09-15 2001-01-23 Infineon Technologies North America Corp. Metallization etching techniques for reducing post-etch corrosion of metal lines
US6017826A (en) * 1998-10-05 2000-01-25 Chartered Semiconductor Manufacturing, Ltd. Chlorine containing plasma etch method with enhanced sidewall passivation and attenuated microloading effect
EP1011135A3 (en) 1998-12-14 2000-07-26 Conexant Systems, Inc. Semiconductor interconnect structure employing a pecvd inorganic dielectric layer and process for making same
US6291361B1 (en) * 1999-03-24 2001-09-18 Conexant Systems, Inc. Method and apparatus for high-resolution in-situ plasma etching of inorganic and metal films
US20020072228A1 (en) * 1999-12-15 2002-06-13 Texas A&M University System Semiconductor conductive pattern formation method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06295886A (ja) * 1993-02-24 1994-10-21 Applied Materials Inc 塩化水素、塩素含有エッチャントおよび窒素を使用するアルミニウムおよびその合金のエッチング方法
JPH11214370A (ja) * 1997-12-11 1999-08-06 Samsung Electronics Co Ltd アルミニウムを含む金属膜の蝕刻方法及びこれを用いた半導体装置の配線層形成方法
KR20000048178A (ko) * 1998-12-16 2000-07-25 루센트 테크놀러지스 인크 원위치 하드마스크 에칭을 사용하여 깊은 서브마이크론금속을 에칭하는 방법
KR20010058487A (ko) * 1999-12-30 2001-07-06 박종섭 반도체 소자에서 유기반사방지막의 식각 선택비 개선 방법
US6387820B1 (en) * 2000-09-19 2002-05-14 Advanced Micro Devices, Inc. BC13/AR chemistry for metal overetching on a high density plasma etcher

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