KR100252492B1 - 반도체디바이스의제조방법 - Google Patents
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Abstract
알루미늄합금막(3-1Aa) 및 질화티탄막(8a)을 포함하는 적층막이 에칭될 때 에칭 가스로서 염소 가스(C12) 및 삼염화붕소(BC13)를 포함하는 혼합가스가 채용되는 것을 특징으로 하는 반도체 디바이스 제조 방법이 제공되고 있다. C12및 BC13가스에 대한 BC13가스의 체적 비가 15% 이상으로 설정된다. 상기 언급된 발명은 에칭 시 질화티탄막의 표면에 요철이 발생하는 것을 억제하게 되고, 이로써 질화티탄막의 표면의 요철에 기인하여 발생하는 에칭 잔류물의 발생을 방지하며, 결국 배선층 들간의 단락회로를 방지하게 된다.
Description
본 발명은 반도체 디바이스의 제조 방법에 관한 것으로, 특히, 알루미늄합금막 및 질화티탄막을 포함하는 적층막 (multi-layered film) 을 플라즈마 에칭에 의해 패턴화시켜 배선층을 형성하는 단계를 갖는 방법에 관한 것이다.
반도체 디바이스의 집적도가 증대함에 따라, 보다 작은 사이즈와 보다 높은 정밀도로 배선을 형성하는 공정이 더욱 더 요청되고 있다. 통상, 종래의 알루미늄 배선층의 형성을 위한 에칭 방법으로는, 에칭 마스크로서 포토레지스트막을 이용하여 왔다. 그러나, 이 포토레지스트막은, 에칭율에 있어 알루미늄에 대한 불충분한 선택비 (Al/포토레지스트 선택비) 를 가지고 있어, 이러한 종래방법에 의해서는 고정밀도의 에칭이 어려워, 배선을 보다 작은 사이즈로 형성하기가 어려웠다.
따라서, 일본 공개 특허 공보 제 7-183298 호는, 이산화실리콘막을 에칭 마스크로서 채용한 에칭 방법을 제안하였다. 이산화실리콘막을 에칭 마스크로 이용함으로써, 알루미늄 대 포토레지스트의 선택비 (Al/포토레지스트 선택비) 보다 더 큰 이산화실리콘 대 알루미늄의 선택비 (A1/SiO2선택비) 를 갖는 것이 가능하게 되었다. 그 결과, 상기 공보에 따라서, 보다 작은 사이즈와 높은 정밀도로 배선을 형성하는 것이 가능하게 되었다. 상술한 에칭 방법에서는, 단지 염소 가스만을 에칭 가스로 채용한다.
그러나, 상기 방법은 다음과 같은 문제점을 갖고 있다. 만약 염소 가스만을 에칭가스로 채용하는 경우에는, 에칭되는 막의 형상을 제어하기가 매우 어려워, 종종 배선층의 측벽에서 사이드-에칭 (side-etching) 이 발생하게 된다.
이하, 이 에칭 방법을, 도 1a 및 1b 를 참조하여, 자세히 설명한다.
도 1a 는 에칭을 행하기 전에 기판 상에 형성되어 있는 막을 나타낸 것이다. 도 1a 에 도시된 바와 같이, 실리콘 기판(1) 상에, 열산화(thermal oxidation)에 의해 절연막(2)을 500 nm 두께로 형성한다. 그 절연막(2) 상에, Al-Si-Cu 합금막(3) 을 스퍼터링에 의해 900 nm 두께로 형성한다. 이후, 이 A1-Si-Cu 합금막은 배선층을 형성한다. 또한, 그 A1-Si-Cu 합금막(3)상에, 패턴화된 이산화실리콘막(4)을 300 nm 두께로 형성한다. 이 패턴화된 이산화실리콘막(4)은, A1-Si-Cu 합금막(3)을 에칭할 때, 에칭 마스크로서 기능한다.
도 1b 는 염소가스 만을 에칭 가스로서 채용하여 에칭시킨 막을 나타낸 것이다. 이에 도시된 바와 같이, A1-Si-Cu 합금막(3)으로 구성된 배선층(3a)이, 참조번호 5로 지시한 바와 같이 사이드-에칭되어 있다. 이는, 알루미늄이 염소와 쉽게 반응하여, 그 반응 생성물인 염화알루미늄이 고휘발성을 갖기 때문이다. 포토레지스트막을 에칭 마스크로서 이용하는 경우에는, 포토레지스트의 분해 생성물이 에칭될 알루미늄막의 측벽에 다시 부착되어, 사이드-에칭을 방지하는 보호막으로서 기능한다. 반면, 이산화실리콘막을 에칭 마스크로서 이용하는 경우에는, 상술한 바와 같이, 어떠한 보호막도 생성되지 않아, 강도높은 사이드-에칭이 발생하게 된다. 이러한 강도높은 사이드-에칭은 배선층의 신뢰성을 현저히 감소시킬 수 있다.
더욱이, 배선층을 알루미늄 합금 및 질화티탄막을 포함하는 적층막으로 형성하는 경우에는, 염소가스 만을 채용하여, 알루미늄과 함께 질화티탄막을 에칭함으로써, 잔류물이 생성되는 문제점이 야기된다. 이하, 이에 대해, 도 2a 내지 도 2d 를 참조하여, 자세히 설명하기로 한다.
도 2a 는 에칭 이전에 기판 상에 배치되어 있는 막을 나타낸 것이다.
이에 도시된 바와 같이, 실리콘 기판 (1) 상에, 열산화에 의해 절연막(2)을 500 nm 두께로 형성한다. 그 절연막 (2) 상에, 스퍼터링에 의해, A1-Si-Cu 합금막 (3-1) 을 500 nm 두께로, 그리고 질화티탄(TiN)막 (3-2) 을 100 nm 두께로 형성한다. 이 막 (3-1 및 3-2) 들은 이후에 배선층을 형성한다. 또, TiN 막 (3-2) 상에, 패턴화된 이산화실리콘막 (4) 을 300 nm 두께로 형성한다. 이 패턴화된 이산화실리콘막 (4) 은, A1-Si-Cu 합금막 (3-1) 및 TiN 막 (3-2) 을 에칭할 때, 에칭 마스크로서 기능한다.
도 2b 는 염소가스 만으로 에칭시킨 TiN 막 (3-2) 을 나타낸 것이다.
이에 도시된 바와 같이, TiN 막 (3-2) 의 표면에는 요철 (6) 이 형성되어 있다.
도 2c 는 염소가스 만으로 에칭시킨 A1-Si-Cu 막 (3-1) 을 나타낸 것이다. TiN 막 (3-2) 을 에칭할 때, 요철 (6) 이 마이크로-마스크(micro-masks)로서 기능하기 때문에, A1-Si-Cu 막 (3-1) 의 에칭된 표면에 주상 돌기(pilla-lide projection) (7) 가 형성되어 있다.
도 2d 는 배선 에칭을 수행한 후의 형상을 나타낸 것이다.
도 2c 에 도시된 형상이 A1-Si-Cu 막 (3-1) 의 에칭된 표면의 형상에 그대로 반영되기 때문에, 에칭 잔류물들 (7a) 이 에칭되지 않은 채로 남아있다. 더욱이, A1-Si-Cu 막 (3-1) 이 사이드-에칭된다.
이상, 도 2a 내지 2d 를 참조하여 설명한 바와 같이, 질화티탄막을 염소가스 만으로 에칭하는 경우에는, A1-Si-Cu 막 (3-1) 과 같은, 알루미늄을 함유한 막이 사이드-에칭되며, 또한, 질화티탄막의 표면에 요철(거칠기)을 발생시킴으로써, 에칭 잔류물이 생성되게 된다. 질화티탄막이 두꺼울수록, 표면 요철이 더욱더 커진다. 에칭 잔류물의 생성은 배선층들간의 회로단락의 문제점을 수반한다.
다음으로, 일본 공개 특허 공고 제 3-12087 호는, BC13및 C12가스의 혼합가스를 이용한 질화티탄막의 에칭공정을 제안하고 있다. 그러나, 그 혼합 가스의 전체 체적에 대한 BC13가스의 체적이 어느 정도이어야 하는가에 대하여는 제안하고 있지 않다.
다음으로, 일본 공개 특허 공보 제 63-289935 호는, BC13, SiC14및 C12가스의 혼합 가스를 이용하여 질화티탄막을 에칭하는 공정을 제안하고 있다. 그러나 이 공보에서도, 단면 형상 및 표면 요철의 제어방법에 대해서는, 전혀 설명하고 있지 않다.
본 발명의 바람직한 실시예들의 최소한의 목적은, 알루미늄합금막 및 질화실리콘막을 포함한 적층막을 패턴화시키는 경우에 에칭 잔류물의 생성 및 사이드-에칭을 방지함으로써, 고신뢰성의 아주 얇은 배선층을 제공할 수 있는, 반도체 디바이스의 제조방법을 제공하는데 있다.
도 1a 및 1b 는 종래의 반도체 디바이스 제조방법의 각 단계를 나타낸 반도체 디바이스의 단면도.
도 2a 내지 2d 는 또 다른 종래의 반도체 디바이스 제조방법의 각 단계를 나타낸 반도체 디바이스의 단면도.
도 3 은 본 발명을 실시하기 위해 채용한 고주파 플라즈마 에칭 장치를 나타낸 개략도.
도 4a 내지 4c 는 본 발명의 제 1 실시예에 따른 방법의 각 단계를 나타낸 반도체 디바이스의 단면도.
도 5a 는 BC13와 C12가스의 혼합 가스를 채용한 질화티탄막의 에칭시, BC13와 C12가스에 대한 BC13가스의 체적비와, 표면 요철 사이의 관계를 나타낸 그래프.
도 5b 는 표면 요철들의 최대 높이의 정의를 설명한 도면.
도 6a 는 BC13, C12및 N2가스의 혼합 가스를 채용한 A1-Si-Cu 합금막의 에칭시, BC13, C12및 N2가스에 대한 N2가스의 체적비와, 사이드-에칭깊이 사이의 관계를 나타낸 그래프.
도 6b 및 6c 는 사이드-에칭 깊이의 정의를 설명한 도면.
도 7a 내지 7d 는 본 발명의 제 2 실시예에 따른 방법의 각 단계를 나타낸 반도체 디바이스의 단면도.
본 발명에 따르면,
(a) 반도체 기판(1) 상에 제 1 절연막(2)을 형성하는 단계,
(b) 상기 제 1 절연막(2) 상에, 최소한 질화티탄(TiN)막(8,3-2A) 및 알루미
늄합금막(3-1A,3-1B) 을 포함하는 적층막(8,3-1A;3-1B;3-2A) 을 형성하는 단계;
(c) 상기 적층막(8,3-1A;3-1B;3-2A) 상에 제 2 절연막(9)을 형성하는 단계;
(d) 상기 제 2 절연막(9)을 소망의 패턴으로 패턴화시키는 단계;및
(e) 상기 패턴화된 제 2 절연막(9a)을 마스크로서 사용하여 플라즈마 에칭에 의해 상기 적층막(8,3-1A;3-1B,3-2A)을 패턴화시키는 단계를 포함하되,
염소(C12) 가스, 환원(reducing) 가스 및 질소 (N2) 가스를 포함하는 혼합 가스를 에칭 가스로 사용하고, 상기 염소가스, 상기 환원가스 및 질소가스 모두에 대한 상기 환원가스의 체적비가 15% 이상인 것을 특징으로 하는 반도체 디바이스의 제조방법을 제공한다.
염소 가스와 환원 에칭 가스의 혼합 가스를 채용함으로써, 질화티탄막을 쉽
게 에칭시킬 수 있으며, 질화티탄막 표면에 표면 요철이 생성되는 것을 방지할 수 있다.
예를들면, 환원 가스로는 삼염화붕소(BC13) 가스를 이용할 수 있다.
상기 제 2 절연막은 이산화실리콘막일 수도 있다.
상기 혼합 가스는 질소(N2) 가스를 더 포함할 수 있으며, 이 경우, 염소,
환원 및 질소 가스 모두에 대한 질소가스의 체적비는 5% 내지 50% 범위내일 수 있다. C12및 환원 가스의 혼합 가스에 질소가스를 첨가함으로써, 질화알루미늄을 상기 알루미늄합금막의 측벽상에 다시 증착시켜, 보호막으로서 기능케 함으로써, 알루미늄합금막의 사이드-에칭을 방지하게 된다.
이상 설명한 바와 같이, 본 발명에 따른 방법에서는, BC13및 C12가스의 혼
합 가스를 알루미늄합금막 및 질화티탄막을 포함하는 적층막을 에칭하기 위한 에칭가스로서 이용한다. BC13및 C12가스에 대한 BC13의 체적비, 즉 BC13/ (BC13+C12)는 최소한 15%로 설정한다. 이에 의해, 에칭시 질화티탄막의 표면에 표면 요철이 생성되는 것을 방지할 수 있다. 그 결과, 질화티탄막의 표면 요철에 기인하여 에칭 잔류물이 생성되는 것을 방지할 수 있어, 배선층들간의 회로단락을 방지할 수 있게 된다.
또한, BC13및 C12가스의 혼합가스에 질소를 첨가함으로써, 알루미늄 합금막의 사이드-에칭을 방지할 수 있다. 따라서, 본 발명의 방법은 매우 얇은 배선층을 갖는 고신뢰성의 반도체 디바이스를 제공하게 된다.
이하, 에칭공정을 위해 사용되는 에칭장치를 먼저 설명한다.
이하 설명하는 제 1 및 제 2 실시예에서는, 도 3 에 도시된 반응성 이온 에칭(reactive ion etching : RIE) 장치, 특히 평행 평판형(paralle1 plate type) 고주파 플라즈마 에칭 장치를 이용한다. RIE 장치는 웨이퍼 스테이지 (101) 상에 반도체 웨이퍼(100)가 고정 설치되어 있는 에칭챔버 (103) 를 갖고 있다. 에칭 챔버 (103) 내의 공기를 배출구 (102) 를 통해 외부로 배출시킴으로써, 에칭챔버 (103) 를 충분히 진공으로 유지한다. 그후, 고주파 (RF) 전원 (105) 으로부터, 차단 커패시터 (106) 를 통해 웨이퍼 스테이지 (101) 로 13.56 MHz 의 RF 전력을 제공하여, 에칭을 수행하기 위한 에칭챔버 (103) 내에 플라즈마를 발생시킨다.
이하, 이 제 1 실시예에 따른 방법을 설명한다.
도 4a 에 나타낸 바와 같이, 실리콘 기판 (1) 상에, 열산화에 의해 절연막 (2) 을 500 nm 두께로 형성한다. 그후, 그 절연막 (2) 상에, 스퍼터링에 의해 장벽막 (8) 을 형성한다. 이 장벽막 (8) 은, 100 nm 두께를 갖는 티탄막과, 그 티탄막 상에 배치되며 300 nm 두께를 갖는 질화티탄막을 구비한다. 뒤이어, 그 장벽막 (8) 상에 A1-Si-Cu 합금막 (3-1A) 을 900 nm 두께로 형성한다. 이 A1-Si-Cu 합금막 (3-1A) 은 1 중량%의 Si 및 0.5 중량%의 Cu 를 포함한다. 그후, 그 A1-Si-Cu 합금막 (3-1A) 상에, 플라즈마-강화 화학기상증착 (plasma- enhanced chemica1 vapor deposition : PCVD) 에 의해 이산화실리콘막 (9) 을 300 nm 두께로 형성한다. 그후, 그 이산화실리콘막 (9) 상에 포토레지스트막을 1㎛ 두께로 형성한다. 그후, 그 포토레지스트막을 포토리소그라피 공정에 의해 패턴화시켜, 포토레지스트 패턴을 형성한다.
그후, 이산화실리콘막 (9) 을, 마스크로 사용할 포토레지스트 패턴 (10) 으로 에칭시킨다. 그후, 에싱(ashing) 처리에 의해 제거한 후, 도 4b 에 도시된 바와 같이 이산화실리콘막 (9) 으로부터 마스크 (9a) 를 형성한다. 그후, 마스크 (9a) 를 이용하여, TiN 과 Ti 막을 포함하는 A1-Si-Cu 합금막 (3-1A) 및 장벽막 (8) 을 에칭시킨다.
예를 들면, 이때 에칭은 다음의 조건에서 수행하였다.
BC13가스 유량 : 15 sccm
C12가스 유량 : 6O sccm
N2가스 유량 : 1O sccm
에칭 챔버(103) 내의 압력 : 0.13 Pa
RF 전력 : 150 W
그 결과, 도 4c 에 도시된 바와 같이, A1-Si-Cu 합금막 (3-1A) 및 장벽막 (8a) 을 포함하는 적층막으로 이루어진 배선층이 형성되게 된다. 따라서, 에칭 잔류물이 발생하지 않으면서도 사이드-에칭되지 않는 수직 측벽을 갖는 배선층이 형성되었다.
도 5a 는 BC13및 C12가스의 혼합 가스를 채용하여 질화티탄막을 플라즈
마 에칭할 때 발견한, 표면 거칠기 (RMAX) 및 BC13용량 사이의 관계를 나타낸 그래프이다. 도 5b 에 도시된 바와 같이, 세로 좌표는 기계공학에서 사용하는 소위 최대 높이를 의미하는, 표면 거칠기 (RMAX) 를 나타내는 것으로, 요철들에서 여러 산의 높이들 중에서 "산"의 최대 높이로 정의된다. 가로 좌표는 BC13및 C12가스의 혼합 가스에 대한 BC13가스의 체적비, 즉 BC13/(BC13+C12) 로 정의되는 체적비를 나타낸다. 도 5a 의 그래프에서는, 500 nm 두께의 질화티탄막을 그 전체 표면 위에서 약 300 nm 두께로 에칭하였을 때 구한 데이타를 나타낸 것이다.
이때 에칭은 다음 조건으로 수행하였다.
에칭 챔버 (103) 내의 압력 : 0.13 Pa
RF 전력 : 150 W
상기 그래프에 나타낸 바와 같이, 체적비가 증가함에 따라, 표면 거칠기 (RMAX) 는 감소한다. 따라서, 질화티탄막을 에칭할 때 상기 체적비를 특정치 이상으로 설정함으로써, 에칭 잔류물들을 제거할 수 있을 것이다. 본 발명자는, 수많은 실험을 실시하여, 상기 체적비 BC13/(BC13+C12)를 15% 이상으로 설정함으로써, 에칭 잔류물들의 생성없이 배선층을 형성할 수 있음을 확인하였다. 에칭후 질화티탄막의 표면 거칠기는, 에칭이 진행됨에 따라, 더 커지는 경향이 있다. 질화티탄막은, 배선층의 형성시에, 반사 방지막 또는 장벽막으로 이용하거나, 응력 이동에 대한 저항을 강화하는데 이용한다. 그러나, 질화티탄막은 전기전도성이 낮기 때문에 너무 두껍게 질화티탄막을 형성하는 것은 바람직하지 않다. 따라서, 도 5a 는 얇은 배선층 형성시의 표면 거칠기의 상한을 나타내는 것으로 추정할 수 있다. 따라서, BC13/(BC13+C12) 로 정의되는 체적비를 15% 이상으로 설정함으로써, 에칭 잔류물의 생성을 충분히 방지할 수 있다.
한편, 도 5a 에 나타낸 그래프로부터 알 수 있는 바와 같이, 체적비를 70% 이상으로 설정하는 경우에도, 표면 거칠기가 더 작아지지 않는다. 반대로, 알루미늄에 대한 에칭비가 감소한다. 따라서, 체적비를 70% 이하로 하는 것이 바람직하다. 그러므로, 체적비를 15% 내지 7O% 범위내로 결정하는 것이 바람직하다. BC13및 C12가스의 혼합 가스에 질소(N2) 가스를 첨가하는 것은 질화티탄막의 표면 거칠기에 아무런 영향을 미치지 않는다는 것에 주의해야 한다.
이하, BC13, C12및 N2가스의 혼합 가스를 채용하여 수행되는 A1-Si-Cu 합금막의 에칭에 대하여 설명한다.
도 6a 는, 마스크로 이용하는 이산화실리콘막과 함께, BC13, C12및 N2가스의 혼합 가스를 채용하여 50O nm 두께의 A1-Si-Cu 합금막을 에칭할 때 구한, N2/ (BC13+C12+N2) 로 정의되는 BC13, C12및 N2가스 모두에 대한 질소가스의 체적비와, 사이드-에칭 깊이 사이의 관계를 나타낸 그래프이다. 이산화실리콘막 마스크는 0.4 ㎛의 두께를 갖는다. 사이드-에칭 깊이 (D) 는 도 6b 및 6c 에 도시된 바와 같이 정의된다. 특히, 도 6b 에서 정의된 사이드-에칭 깊이 (D) 는 그래프의 세로 좌표에서 양의 값의 범위를 의미하지만, 도 6c 에서 정의되는 사이드-에칭 깊이 (D) 는 그래프의 세로 좌표에서 음의 값의 범위를 의미한다. 도면에 나타낸 데이터는 다음의 조건에서 구하였다.
BC13/(BC13+C12) : 20%
BC13가스 유량 : 15 sccm
C12가스유량 : 6O sccm
에칭 챔버 내의 압력 : 약 O.1 Pa
도 6a 를 참조하면, 상기 체적비가 약 5% 미만이면 사이드-에칭이 발생함을 알 수 있다. 따라서, 사이드-에칭을 방지하기 위해서는, N2/ (BC13+C12+N2) 로 정의되는 체적비가 5% 이상일 필요가 있다.
또한, 도 6b 에 도시된 바와 같이, 상기 체적비가 5% 이하인 범위에서는, 배선층들이 안쪽으로 오목한 단면 (29) 을 가지나, 상기 체적비가 약 5% 를 초과하여 증가할 때, 도 6c 에 도시된 바와 같이, 바깥쪽으로 테이퍼진 단면 (30) 을 가짐을 알 수 있다. 테이퍼진 단면을 갖는 배선층이 항상 제외되는 것은 아니나, 어쩔 수 없이 공정의 정밀도를 감소시키게 된다. 따라서, 허용가능한 크기의 정밀도 범위를 고려함으로써, 체적비의 상한을 결정할 수 있다. 예를 들면, 0.4 ㎛의 두께를 갖는 배선층에 대해서는, 체적비를 약 50% 로 정하는 것이 적당하다.
도 6a 의 그래프에서는, BC13+C12가스의 혼합가스에 질소가스를 첨가하는 것이 배선층의 단면의 제어를 가능하게 함을 확인할 수 있다. 그 이유는, A1-Si-Cu 합금막을 에칭할 때 질화알루미늄이 생성되어, 그 생성된 질화알루미늄이 상기 합금막의 측벽에 다시 부착되어, 보호막으로 기능하기 때문인 것으로 추정된다. 그렇게 생성된 보호막은 이산화실리콘막 마스크와 함께 제거할 수 있으나, 항상 그런 것이 필요하지는 않다. 이 보호막은, 후속 단계들에서 배선층이 습기와 반응하는 것을 방지하는 것으로 추정된다.
이미 설명한 바와 같이, 일본 공개 특허 공보 제 3012087 호는, 질화티탄막을 에칭하는데 있어 BC13와 C12가스의 혼합가스를 이용하는 것을 제안하고 있다. 그러나, 상기 공보에는, BC13/ (BC13+C12) 로 정의되는 상기 체적비나, 상기 체적비와 표면 거칠기 사이의 관계에 대해 어느 것도 언급하고 있지 않다. 더욱이, 상기 공보에는, 배선층의 단면 형상을 제어하기 위해 BC13및 C12가스의 혼합가스에 질소가스를 첨가하는 것에 대하여는 전혀 제안하고 있지 않다. 이미 설명한, 일본 공개 특허 공보 제 63-289935 호에서는, 질화티탄막을 에칭하는데 있어, BC13, SiC14및 C12가스의 혼합 가스를 사용하는 것을 제안하고 있지만, 상기 공보는 배선층의 단면형상 및 표면 거칠기의 제어방법에 대해서는 전혀 제안하고 있지 않다.
이하, 도 7a 및 7b 를 참조하여, 제 2 실시예에 따른 방법을 설명한다.
도 7a 에 도시된 바와 같이, 실리콘 기판(1) 상에, 열산화에 의해 절연막 (2) 을 500 m 두께로 형성한다. 이후, 스퍼터링에 의해, 그 절연막 (2) 상에 A1-Si-Cu 합금막 (3-1B) 을 500 nm 두께로, 그리고 그 A1-Si-Cu 합금막 (3-1B) 상에 질화티탄막 (3-2A) 을 100 m 두께로 형성한다. 이후, 그 질화티탄막 (3-2A) 상에, 플라즈마-강화 화학기상증착 (PCVD) 에 의해 이산화실리콘막 (9) 을 300 nm 두께로 형성한다. 이후, 그 이산화실리콘막 (9) 상에, 포토레지스트막 패턴을 포토리소그라피 공정에 의해 1 ㎛ 두께로 형성한다.
이후, 이산화실리콘막 (9) 을, 에칭 마스크로 이용할 포토레지스트막 패턴 (1O) 으로 에칭시킨다. 이후, 그 포토레지스트막 패턴 (1O) 을 에싱 (ashing) 에 의해 제거한 후, 도 7b 에 도시된 바와 같이, 이산화실리콘막 (9) 으로부터 마스크 (9a) 를 형성한다.
이후, 그 이산화실리콘막 마스크 (9a) 를 채용하여, 질화티탄막 (3-2A) 및 A1-Si-Cu 합금막 (3-1B) 을 에칭시킨다.
이때 에칭 조건은 다음과 같다.
에칭 가스 : BC13/C12/N2혼합 가스
BC13가스 유량 : 2O sccm
C12가스 유량 : 6O sccm
N2가스 유량 : 15 sccm
에칭 장치 : 도 3 에 도시된 고주파 플라즈마 에칭 장치
반응 압력 : 20 Pa
RF 전력 : 150
도 7c 는 에칭된 질화티탄막 (3-2A) 의 형상을 나타낸 것이다. 에칭된 질화티탄막 (3-2A) 의 표면(3-2Aa) 은 평탄하다.
도 7d 는 배선 에칭을 완료한 후의 결과를 나타낸 것이다. 이에 도시된 바와 같이, 사이드-에칭의 유발과 에칭 잔류물의 생성없이, 질화티탄막 (3-2A) 및 A1-Si-Cu 합금막 (3-1B) 을 포함하는 2-적층막으로 이루어진 적절히 에칭된 배선층이 얻어지게 된다. 이 실시예에서와 같이, 알루미늄합금막 상에 두꺼운 질화티탄막을 형성하는 경우에는, 종종 질화티탄막이 에칭되는 도중에 생성되는 표면 요철이 에칭 잔류물의 발생을 야기한다. 그러나, 이러한 에칭 잔류물의 발생은, BC13/ (BC13+C12) 로 정의되는 체적비를 약간 높게 설정함으로써 회피할 수 있다.
이상 설명한 제 1 및 제 2 실시예에서는, A1-Si-Cu 합금막을 포함하는 적층막을 에칭한다. 그러나, 이 A1-Si-Cu 합금막 대신에, 최소한 알루미늄을 주성분으로 포함하는 합금막을 채용할 수도 있다. 더욱이, 상술한 실시예들에서는, 이산화실리콘막을 에칭 마스크로 이용하였지만, 그외에도 질화실리콘막 및 삼질화실리콘막과 같은 절연막을 채용할 수도 있다. 요약하면, BC13및 C12가스의 혼합가스를 채용하는 플라즈마 에칭에 있어서는, 질화티탄막 및 알루미늄합금막에 비해 에칭되기 어렵고, 충분한 마스킹 특성을 가지며, 반도체 디바이스의 형성에 일반적으로 사용하는 절연막이라면, 어떠한 절연막도 사용할 수 있다.
본 발명에 의하면, 알루미늄합금막과 질화실리콘막을 포함하는 적층막을 절연막 마스크를 이용하여 에칭하는 경우에 에칭 가스로서, BC13/C12/N2혼합가스를 이용하여, BC13/(BC13+C12) 혼합비를 적어도 15%로 하는 것에 의해, 질화실리콘막의 에칭시에 질화티탄 표면의 요철을 억제하는 것이 가능하다. 이에 의해, 질화티탄 표면요철에 기인하는 에칭 잔류물의 발생을 억제하는 것이 가능하고, 배선간의 단락을 방지하는 것이 가능하다. 또한, N2가스를 첨가하는 것에 의해 사이드-에칭을 억제하는 것이 가능하다. 따라서, 고신뢰성의 미세 배선층을 갖는 반도체 디바이스를 제공하는 것이 가능하다.
Claims (6)
- (a) 반도체 기판(1) 상에 제 1 절연막(2)을 형성하는 단계,(b) 상기 제 1 절연막(2) 상에, 최소한 질화티탄(TiN)막(8,3-2A) 및 알루미늄합금막(3-1A,3-1B) 을 포함하는 적층막(8,3-1A;3-1B;3-2A) 을 형성하는 단계;(c) 상기 적층막(8,3-1A;3-1B;3-2A) 상에 제 2 절연막(9)을 형성하는 단계;(d) 상기 제 2 절연막(9)을 소망의 패턴으로 패턴화시키는 단계;및(e) 상기 패턴화된 제 2 절연막(9a)을 마스크로서 사용하여 플라즈마 에칭에 의해 상기 적층막(8,3-1A;3-1B,3-2A)을 패턴화시키는 단계를 포함하되,염소(C12) 가스, 환원(reducing) 가스 및 질소 (N2) 가스를 포함하는 혼합 가스를 에칭 가스로 사용하고, 상기 염소가스, 상기 환원가스 및 질소가스 모두에 대한 상기 환원가스의 체적비가 15% 이상인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제 1 항에 있어서,상기 환원 가스는 삼염화붕소(BC13) 가스인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 환원 가스의 체적비는 70% 이하인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 절연막(9)은 이산화실리콘막인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제 1 항에 있어서,상기 염소, 환원 및 질소 가스들 모두에 대한 상기 질소 가스의 체적비는 5% 이상인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제 5 항에 있어서,상기 질소 가스의 체적비는 50% 이하인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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