KR20080054042A - 반도체 소자의 금속 패턴 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판상에 식각 정지막으로 작용하는 베리어 막을 형성하는 단계; 상기 베리어 막 상에 금속막을 형성하는 단계; 상기 금속막 상에 반사 방지막을 형성하는 단계; O2 가스 또는 N2 가스를 이용하여 상기 반사 방지막의 밀도를 치밀하게 하기 위한 스터핑(stuffing) 공정을 수행하는 단계; 및 상기 반사 방지막 상에 형성된 포토레지스트 패턴을 이용하여 상기 금속막에 대한 식각을 수행하는 단계를 포함하는 반도체 소자의 금속 패턴 제조 방법에 관한 것이다.
스터핑(stuffing), 반사 방지막, 링 디펙트(ring defect)
Description
도 1a는 종래의 반도체 소자에서 금속 패턴의 제조 방법을 설명하기 위한 예시도.
도 1b는 종래의 금속 패턴에서 발생한 링 디펙트(ring defect)를 도시한 SEM 사진.
도 2a 내지 도 2e는 본 발명의 반도체 소자 금속 패턴 제조 방법에 따른 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 110: 베리어 막
120: 금속막 130: 반사 방지막
131: Ti막 132: TiN막
140: 포토레지스트 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속 패턴의 형성과 정에서 링 디펙트와 같은 결함발생을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체소자의 제조 공정 중 소자와 소자 또는 배선과 배선 사이를 연결하기 위하여, 금속 패턴 형성공정을 실시하게 되고, 이러한 금속 패턴의 재료로 알루미늄(Al), 텅스텐(W), 구리(Cu) 등 여러 가지 금속을 적용하고 있으며, 이들 금속 중에 알루미늄이 비교적 널리 적용되고 있다.
도 1은 종래에 반도체 소자의 금속 패턴 형성방법을 설명하기 위한 단면도로서, 도 1에 도시된 바와 같이 반도체 소자에서 시그날 라인(Signal Line)과 파워 라인(Power line)의 역할을 하는 금속층(30)의 하부에는 반도체기판(10)에 대한 접착력 향상층(Glue Layer)(20)을 형성하고, 금속층(30)은 알루미늄을 이용하여 형성한다.
금속층(30)의 상부에는 금속층(30)의 재료인 알루미늄막의 반사율을 낮추기 위하여 알루미늄막 상에 ARC(Anti-Reflection-Coating: 40)로서 티타늄나이트라이드(TiN) 막을 소정 두께로 적층한 후, 감광막 형성을 위한 포토리소그라피 공정을 진행하여 감광막 패턴(50)을 형성한다.
그리고, 감광막 패턴(50)을 마스크로 하여 접착력 향상층(20)과 ARC(40) 및 금속층(30)을 반도체 기판(10) 상부가 노출될 때까지 식각하여 금속 패턴을 형성한다.
이때, 반도체 소자의 금속 패턴(30) 형성을 위한 알루미늄막의 식각 과정에서 도 1b에 도시된 바와 같이, ARC(40)가 컬럼 구조인 TiN으로 이루어져 산성인 현 상액이 ARC(40)로 침투하여 입계(grain boundary)의 꺼진 지점에서 알루미늄의 금속층(30)과 반응하여 "A"와 같이 링 디펙트(ring defect)를 유발할 뿐만 아니라 알루미늄을 부식시키는 문제점이 발생한다. 또한, 이와 같은 링 디펙트로 인하여 금속 패턴 간의 브리지를 유발하는 문제점이 발생한다.
본 발명은 금속 패턴 형성 공정에서 산성인 현상액이 ARC로 침투하여 금속층과 반응하여 링 디펙트(ring defect)가 발생하여 금속층을 부식시키는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 식각 정지막으로 작용하는 베리어 막을 형성하는 단계; 상기 베리어 막 상에 금속막을 형성하는 단계; 상기 금속막 상에 반사 방지막을 형성하는 단계; O2 가스 또는 N2 가스를 이용하여 상기 반사 방지막의 밀도를 치밀하게 하기 위한 스터핑(stuffing) 공정을 수행하는 단계; 및 상기 반사 방지막 상에 형성된 포토레지스트 패턴을 이용하여 상기 금속막에 대한 식각을 수행하는 단계를 포함하는 반도체 소자의 금속 패턴 제조 방법에 관한 것이다.
본 발명에서 상기 베리어 막을 형성하는 단계에서 상기 베리어 막은 비정질막으로서, SiN, Ta-Si 및 Ta-Si-N 중 선택된 어느 하나의 재질로 이루어지는 것을 특징으로 한다.
본 발명에서 상기 베리어 막을 형성하는 단계는 Ta-Si 합금인 Ta5Si3을 타겟 으로 하여 스퍼터링을 수행하는 과정에 N2 가스를 반응 가스로 첨가하여 Ta-Si-N으로 이루어진 막으로 형성하는 것을 특징으로 한다.
본 발명에서 상기 금속막을 형성하는 단계는 Al 또는 AlCu 합금을 타겟으로 하여 스퍼터링 또는 PECVD(Plasma-enhanced chemical vapor deposition) 방식을 이용하여 증착하는 단계; 및 에치백(etch back) 또는 화학적 기계적 연마(CMP:chemical mechanical polishing) 공정을 통해 평탄화하여 6000Å ~ 8000Å의 두께로 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
도 2a 내지 도 2e는 본 발명의 반도체 소자 금속 패턴 제조 방법에 따른 공정 단면도이다.
도 2a에 도시된 바와 같이, 본 발명의 반도체 소자 금속 패턴 제조 방법은 먼저 반도체 기판(100) 상에 이후 식각 공정에서의 식각 정지막으로 작용하는 베리어 막(110)을 형성한다.
베리어 막(110)은 그레인 경계가 존재하지 않는 비정질막으로서, SiN막, Ta-Si막 또는 Ta-Si-N막 등을 이용하여 형성하고, 예를 들어 Ta-Si막으로 이루어진 베리어 막(110)을 형성하기 위해서는 Ta-Si 합금인 Ta5Si3을 타겟으로 하여 스퍼터링 방법으로 형성하며, 선택적으로 Ta5Si3을 이용하여 스퍼터링을 수행하는 과정에 N2 가스를 반응 가스로 첨가하면, Ta36Si14N50과 같은 Ta-Si-N막으로 형성될 수 있다.
본 발명의 실시예에서는 베리어 막(110)으로 비정질 Ta-Si-N막이 사용되고, 이는 질소가 존재함으로 인해 베리어 막(110)이 치밀해지며, 이로 인해 화학적 안정성(chemical stability)이 향상되어 이후 수행되는 식각 공정의 식각 용액과의 반응성이 감소하여 식각 정지막으로 기능할 수 있다.
베리어 막(110)을 형성한 후, 도 2b에 도시된 바와 같이 베리어 막(110) 상에 금속막(120)과 반사 방지막(130)을 순차적으로 형성한다.
여기서, 금속막(120)은 금속 재질, 예를 들어 Al, AlCu 합금 등을 타겟으로 하여 스퍼터링 또는 PECVD(Plasma-enhanced chemical vapor deposition) 방식을 이용하여 증착하고, 에치백(etch back) 또는 화학적 기계적 연마(CMP:chemical mechanical polishing) 공정을 통해 금속막(120)을 평탄화하여 6000Å ~ 8000Å의 두께로 형성할 수 있다.
또한, 반사 방지막(130)은 Ti막(131)과 TiN막(132)의 적층구조로 형성되어, Ti막(131)은 스퍼터링 방법, 예를 들어 SIP(self-ionized plasma sputtering) 방법, 또는 HCM(hollow cathode magnetron) 스퍼터링 방법을 이용하여 Ti를 타겟으로 사용하여 Ti막(131)을 형성하고, TiN막(132)은 Ti막(131)에 관한 동일한 방법으로 Ti막을 형성한 후 챔버 내에 질소 가스를 공급하여 Ti막(131) 상에 TiN으로 이루어진 막을 형성할 수 있다.
선택적으로, TiN막(132)은 MOCVD(metal organic chemical vapor deposition) 방법을 이용하여 형성하는 방법으로서, MOCVD 공정 중에 공급되는 H2 플라즈마에서 발생되는 수소 라디칼이 Ti 소스 재료로 사용되는 유기 티타늄 전구체(organotitanium precursor), 예를 들어 TDMAT(tetrakis-dimethylamidotitanium) 또는 TDEAT(tetrakis-diethylamidotitanium) 등과 같은 알킬아미도티타늄 유도체(alkylamidotitanium derivatives)와 반응하여 TiN막을 형성할 수도 있다.
물론, 반사 방지막(130)은 Ti막(131)과 TiN막(132)의 적층구조로 형성되지 않고, 산화물 이외의 일반적인 반사 방지막 물질을 이용하여 하나 이상의 층으로 형성할 수 있다.
이와 같이 Ti막(131)과 TiN막(132)의 적층구조로 이루어진 반사 방지막(130)을 형성한 후, 도 2c에 도시된 바와 같이 TiN 막(132)의 밀도를 치밀하게 하기 위한 스터핑(stuffing) 공정을 수행한다.
TiN 막(132)에 관한 스터핑 공정은 350℃ ~ 450℃의 온도범위에서 설정된 온도의 노(Furnace) 또는 CVD 챔버에 반사 방지막(130)이 형성된 반도체 기판(100)을 구비하고, O2 가스 또는 N2 가스를 주입하여 산소 또는 질소가 TiN막(132)에 대한 스터핑 공정을 수행할 수 있다.
이와 같이 O2 가스 또는 N2 가스를 주입하여 TiN막(132)에 대한 스터핑 공정을 수행하면, TiN 막(132)의 밀도가 치밀해져 후속 공정인 포토리소그래피(Photolithography) 공정에서 이용되는 식각 용액이 TiN막(132)을 거쳐 금속막(120)에 대해 화학적 손상을 주는 것을 방지할 수 있다.
따라서, 도 2d에 도시된 바와 같이 일반적인 포토레지스트 물질을 도포하고 패터닝하여 형성된 포토레지스트 패턴(140)을 이용하여 Ti막(131)까지 식각을 수행 하더라도 식각 과정의 식각 용액이 금속막(120)에 침투하는 것이 방지되므로, 에싱 공정을 통해 포토레지스트 패턴(140)과 반사 방지막(130)을 제거하면 도 2e에 도시된 바와 같이 종래에 링 디펙트(ring defect)와 같은 결함이 발생하여 금속층(120)을 부식시키는 문제점을 방지할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 O2 가스 또는 N2 가스를 주입하여 반사 방지막에 대한 스터핑 공정을 수행하여, 반사 방지막의 밀도를 치밀하게 함으로써 후속 공정인 포토리소그래피(Photolithography) 공정에서 이용되는 식각 용액이 반사 방지막을 거쳐 금속막에 화학적 손상을 주는 것을 방지할 수 있다.
Claims (6)
- 반도체 기판상에 식각 정지막으로 작용하는 베리어 막을 형성하는 단계;상기 베리어 막 상에 금속막을 형성하는 단계;상기 금속막 상에 반사 방지막을 형성하는 단계;O2 가스 또는 N2 가스를 이용하여 상기 반사 방지막의 밀도를 치밀하게 하기 위한 스터핑(stuffing) 공정을 수행하는 단계; 및상기 반사 방지막 상에 형성된 포토레지스트 패턴을 이용하여 상기 금속막에 대한 식각을 수행하는 단계를 포함하는 반도체 소자의 금속 패턴 제조 방법.
- 제 1 항에 있어서,상기 베리어 막을 형성하는 단계에서상기 베리어 막은 비정질막으로서, SiN, Ta-Si 및 Ta-Si-N 중 선택된 어느 하나의 재질로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 패턴 제조 방법.
- 제 1 항에 있어서,상기 베리어 막을 형성하는 단계는Ta-Si 합금인 Ta5Si3을 타겟으로 하여 스퍼터링을 수행하는 과정에 N2 가스 를 반응 가스로 첨가하여 Ta-Si-N으로 이루어진 막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 패턴 제조 방법.
- 제 1 항에 있어서,상기 금속막을 형성하는 단계는Al 또는 AlCu 합금을 타겟으로 하여 스퍼터링 또는 PECVD(Plasma-enhanced chemical vapor deposition) 방식을 이용하여 증착하는 단계; 및에치백(etch back) 또는 화학적 기계적 연마(CMP:chemical mechanical polishing) 공정을 통해 평탄화하여 6000Å ~ 8000Å의 두께로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 패턴 제조 방법.
- 제 1 항에 있어서,상기 스터핑 공정을 수행하는 단계는350℃ ~ 450℃의 온도범위로 설정된 노(Furnace) 또는 CVD 챔버에 상기 O2 가스 또는 N2 가스를 주입하여 수행되는 것을 특징으로 하는 반도체 소자의 금속 패턴 제조 방법.
- 제 1 항에 있어서,상기 반사 방지막과 포토레지스트 패턴을 제거하기 위한 에싱 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 패턴 제조 방법.
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