CN113594366A - 电容器的形成方法及半导体器件 - Google Patents

电容器的形成方法及半导体器件 Download PDF

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Abstract

本申请实施例提供一种电容器的形成方法及半导体器件,其中,所述方法包括:提供一衬底;依次形成覆盖所述衬底的第一牺牲层和第一支撑层;形成贯穿所述第一支撑层的第一开口;其中,所述第一开口显露所述第一牺牲层;依次形成覆盖剩余的所述第一支撑层的第二牺牲层和第二支撑层;形成依次贯穿所述第二支撑层、所述第二牺牲层、剩余的所述第一支撑层和所述第一牺牲层的通孔;形成覆盖所述通孔内壁的第一电极层;在形成所述第一电极层后,形成贯穿剩余的所述第二支撑层的第二开口;其中,在平行于所述衬底的方向上,所述第一开口和所述第二开口的位置不同;依次形成覆盖所述第一电极层的介质层和第二电极层,以形成所述电容器。

Description

电容器的形成方法及半导体器件
技术领域
本申请涉及半导体技术领域,涉及但不限于一种电容器的形成方法及半导体器件。
背景技术
动态随机存储器(Dynamic Random Access Memory,DRAM)是计算机常用的半导体存储器件,由许多重复的存储单元组成。每个存储单元包含晶体管和电容器,晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭,进而通过位线读取存储在电容器中的数据信息,或者通过位线将数据信息写入到电容器中进行存储。
随着DRAM器件的尺寸越来越小,电容器中电容孔的深宽比变得越来越大,电容器在制作过程中容易倒塌。因此,如何提供一种具有更稳定电容支撑层的电容器结构是迫切需要解决的问题。
发明内容
有鉴于此,本申请实施例提供一种电容器的形成方法及半导体器件。
第一方面,本申请实施例提供一种电容器的形成方法,包括:
提供一衬底;
依次形成覆盖所述衬底的第一牺牲层和第一支撑层;
形成贯穿所述第一支撑层的第一开口;其中,所述第一开口显露所述第一牺牲层;
依次形成覆盖剩余的所述第一支撑层的第二牺牲层和第二支撑层;
形成依次贯穿所述第二支撑层、所述第二牺牲层、剩余的所述第一支撑层和所述第一牺牲层的通孔;
形成覆盖所述通孔内壁的第一电极层;
在形成所述第一电极层后,形成贯穿剩余的所述第二支撑层的第二开口;其中,在平行于所述衬底的方向上,所述第一开口和所述第二开口的位置不同;
依次形成覆盖所述第一电极层的介质层和第二电极层,以形成所述电容器。
在一些实施例中,在形成所述介质层和第二电极层之前,所述方法还包括:
通过所述第二开口,去除剩余的所述第二牺牲层,并显露所述第一开口;
在去除剩余的所述第二牺牲层之后,通过显露的所述第一开口去除剩余的所述第一牺牲层,形成第一空隙。
在一些实施例中,所述依次形成覆盖所述第一电极层的介质层和第二电极层,包括:
在所述通孔中沿所述通孔的径向,依次形成覆盖所述第一电极层的介质层和第二电极层的同时,在所述第一空隙中依次形成覆盖所述第一电极层、剩余的所述第一支撑层和剩余的所述第二支撑层的所述介质层和所述第二电极层;
在形成所述第二电极层之后,所述方法还包括:
利用导电材料填充所述第二电极层之间的间隙,形成导电结构。
在一些实施例中,所述形成覆盖所述通孔内壁的第一电极层,包括:
形成填充所述通孔的第一电极层;其中,在平行于所述衬底的方向上,所述第一电极层的宽度与所述通孔的宽度相同。
在一些实施例中,所述依次形成覆盖所述第一电极层的介质层和第二电极层,包括:
在所述第一空隙中形成覆盖所述第一电极层、剩余的所述第一支撑层和剩余的所述第二支撑层的介质层;
形成覆盖所述介质层的第二电极层;
在形成所述第二电极层之后,所述方法还包括:
利用导电材料填充所述第二电极层之间的间隙,形成导电结构。
在一些实施例中,所述衬底中形成有多个接触点;在形成所述第一牺牲层之前,所述方法还包括:
形成覆盖具有多个所述接触点的衬底的刻蚀停止层;
所述形成依次贯穿所述第二支撑层、所述第二牺牲层、剩余的所述第一支撑层和所述第一牺牲层的通孔,包括:
形成依次贯穿所述第二支撑层、所述第二牺牲层、剩余的所述第一支撑层、所述第一牺牲层和所述刻蚀停止层的通孔;其中,所述通孔显露所述接触点。
在一些实施例中,在形成所述第一电极层后,所述第一电极层与所述接触点连接。
在一些实施例中,在形成所述第一牺牲层之前,所述方法还包括:
形成覆盖所述衬底的刻蚀停止层;
所述形成依次贯穿所述第二支撑层、所述第二牺牲层、剩余的所述第一支撑层和所述第一牺牲层的通孔,包括:
形成依次贯穿所述第二支撑层、所述第二牺牲层、剩余的所述第一支撑层、所述第一牺牲层以及部分所述刻蚀停止层的通孔;其中,所述通孔的底部位于所述刻蚀停止层内。
在一些实施例中,所述第二支撑层的厚度大于所述第一支撑层的厚度。
第二方面,本申请实施例提供一种半导体器件,所述半导体器件至少包括:
衬底;
电容器,包括:第一电极层,垂直于所述衬底设置;
第一支撑层,平行于所述衬底设置,所述第一支撑层与部分所述第一电极层的侧壁连接;
第二支撑层,平行于所述第一支撑层设置,所述第二支撑层与部分所述第一电极层的侧壁连接;其中,所述第一支撑层,位于所述第二支撑层和所述衬底之间;
导电结构,包括:依次连接的第一部分、第二部分、第三部分和第四部分;其中,所述第一部分贯穿所述第二支撑层,所述第二部分位于所述第二支撑层与所述第一支撑层之间,所述第三部分贯穿所述第一支撑层,所述第四部分位于所述第一支撑层与所述衬底之间;
其中,沿垂直于所述衬底所在平面的方向上,所述第一部分的投影与所述第三部分的投影不重叠。
在一些实施例中,所述电容器还包括:
介质层,所述介质层覆盖所述第一电极层、所述第一支撑层和所述第二支撑层的表面;
第二电极层,所述第二电极层覆盖所述介质层的表面;
导电材料,所述导电材料填充所述第二电极层之间的间隙。
在一些实施例中,所述半导体器件还包括:
刻蚀停止层,包括:第一子层和第二子层;
所述第一子层,位于所述第一电极层与所述衬底之间;
所述第二子层,位于所述第四部分与所述衬底之间;
其中,所述第一子层的厚度小于所述第二子层的厚度。
在一些实施例中,所述第一支撑层与所述第二支撑层的材料包括以下至少之一:氧化硅;氮化硅;氮碳化硅;氮氧化硅。
在一些实施例中,所述第一电极层的材料包括:金属氮化物和/或金属硅化物;
所述第二电极层的材料包括:金属氮化物和/或金属硅化物;
所述介质层的材料包括以下至少之一:氧化锆;氧化铪;氧化钛锆;氧化钌;氧化锑;氧化铝。
在一些实施例中,相邻的两个所述第一电极层之间设置有所述第一支撑层和/或所述第二支撑层。
本申请实施例提供的电容器的形成方法及半导体器件,在平行于衬底的方向上,在第一支撑层和第二支撑层中形成了位置不同的开口,使得电容器中两个相邻的第一电极层之间至少有一个支撑层对第一电极层进行支撑,增加了第一电极层的支撑稳定性,降低了第一电极层在制作和使用过程中会发生倒塌的风险,使得第一电极层顶部不会出现倒塌之后互相连接的问题,提高了电容器的性能。
附图说明
在附图(其不一定是按比例绘制的)中,相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1A至图1I为相关技术中形成电容器的结构示意图;
图2为本申请实施例提供的电容器的形成方法的一种可选的流程示意图;
图3A至3L为本申请实施例提供的一种电容器的形成方法的局部结构示意图;
图4A和4B为本申请实施例提供的一种电容器的形成方法的局部结构示意图;
图5A至5C为本申请实施例提供的具有接触点的电容器的局部结构示意图;
图6A和6B为本申请实施例提供的形成刻蚀停止层的局部结构示意图;
图7为本申请实施例提供的半导体器件的局部结构示意图;
图8为本申请实施例提供的半导体器件的局部结构示意图。
具体实施方式
下面将结合本申请实施例中的附图,对本公开的具体技术方案做进一步详细描述。以下实施例用于说明本申请,但不用来限制本申请的范围。
在后续的描述中,使用用于表示元件的诸如“模块”或“单元”的后缀仅为了有利于本申请的说明,其本身没有特定的意义。因此,“模块”或“单元”可以混合地使用。
图1A至图1I为相关技术中形成电容器的结构示意图。如图1A所示,在衬底101上依次形成覆盖衬底101的刻蚀停止层102、第一牺牲层103、第一支撑层104、第二牺牲层105和第二支撑层106,然后依次形成覆盖第二支撑层106的图形化第一掩膜层107和图形化第二掩膜层108,并基于第一掩膜层107和第二掩膜层108对覆盖衬底101的结构进行刻蚀,直至显露刻蚀停止层102,并去除第一掩膜层107和第二掩膜层108,以形成电容孔109,如图1B所示。
图1C是相关技术中刻蚀后的电容器的俯视图,电容孔109的排布如图1C所示。在形成电容孔109之后,在电容孔内壁沉积氮化钛形成第一电极层110,如图1D所示。
请继续参照图1E至图1G,形成覆盖刻蚀后的第二支撑层106的图形化第三掩膜层111,并基于第三掩膜层对第二支撑层106进行刻蚀,形成第二支撑层上的第一开口112。图1G是具有第一开口的第二支撑层的俯视图,第一开口112和电容孔109的位置关系如图1G所示。
请继续参照图1H和图1I,通过第一开口112去除第二牺牲层105,并基于第一开口在第一支撑层104上形成第二开口113,如图1H中虚线框所示,图1I是具有第二开口的第一支撑层的剖视图,第二开口113和电容孔109的位置关系如图1I所示。
相关技术中,由于第一支撑层上的第二开口112和第二支撑层上的第一开口113在平行于衬底的方向上位置相同,即第二开口112在垂直于衬底方向上的投影位置和第一开口113在垂直于衬底方向上的投影位置相同,导致相关技术中电容器中的部分第一电极层的侧壁没有支撑层对第一电极层进行支撑,使得电容器中的电极层在制作和使用过程中存在倒塌的风险,导致电容器失效。
基于相关技术中存在的问题,本申请实施例提供一种电容器的形成方法,图2为本申请实施例提供的电容器的形成方法的一种可选的流程示意图,如图2所示,电容器可以通过以下步骤形成:
步骤S201:提供一衬底。
步骤S202:依次形成覆盖所述衬底的第一牺牲层和第一支撑层。
步骤S203:形成贯穿所述第一支撑层的第一开口;其中,所述第一开口显露所述第一牺牲层。
步骤S204:依次形成覆盖剩余的所述第一支撑层的第二牺牲层和第二支撑层。
步骤S205:形成依次贯穿所述第二支撑层、所述第二牺牲层、剩余的所述第一支撑层和所述第一牺牲层的通孔。
步骤S206:形成覆盖所述通孔内壁的第一电极层。
步骤S207:在形成所述第一电极层后,形成贯穿剩余的所述第二支撑层的第二开口;其中,在平行于所述衬底的方向上,所述第一开口和所述第二开口的位置不同。
步骤S208:依次形成覆盖所述第一电极层的介质层和第二电极层,以形成所述电容器。
请参照图3A至3J,对本申请实施例提供的电容器的形成方法进行进一步地详细说明。
如图3A所示,执行步骤S201和S202,其中,步骤S201中衬底301的材料可以是硅、氮化硅或氮化镓。
在本申请实施例中,可以通过物理气相沉积(Physical Vapor Deposition,PVD)或者化学气相沉积(Chemical Vapor Deposition,CVD)的方式依次形成覆盖衬底301的第一牺牲层302和第一支撑层303。
这里,为了便于后续底部进行蚀刻,第一牺牲层302可以是磷硅玻璃(PhosphoroSilicate Glass,PSG)、硼磷硅玻璃(Boro-phospho-silicate Glass,BPSG)或氟硅玻璃(Fluoro Silicate Glass,FSG)等材质偏软的材料;第一支撑层303可以是氮化物,例如氮碳化硅或氮硼化硅等。
在一些实施例中,在形成第一支撑层303之后,执行步骤S203,形成贯穿第一支撑层303的第一开口304,第一开口304显露第一牺牲层302,如图3B所示。这里,形成第一开口可以通过形成覆盖第一支撑层的图形化的第一掩膜层(图中未示出),并基于第一掩膜层对第一支撑层进行刻蚀,以形成第一开口。
第一掩膜层可以是由非晶碳层(Armorphous Carbon Layer,ACL),旋涂硬掩模(Spin on Hardmask,SOH)和正硅酸乙酯(Tetraethyl Orthosilicate,TEOS)依次叠加形成的。
在一些实施例中,形成图形化的第一掩膜层的具体方法包括:先形成覆盖第一支撑层的第一掩膜层;之后在第一掩膜层的上表面形成图形化光刻胶层,并基于图形化光刻胶层对第一掩膜层进行刻蚀,以将图形化光刻胶层中的图形转移至第一掩膜层中,形成图形化的第一掩膜层,最后去除所述图形化光刻胶层。
请参照图3C,图3C是本申请实施例提供的刻蚀后第一支撑层的俯视图,第一开口304在第一支撑层303中的位置如图3C所示。
需要说明的是,本申请实施例仅示例性的给出一种可行的第一开口的形状,本申请实施例中第一开口在俯视图上也可以是长方形、正方形或其他一些可行的形状,本申请实施例不做限制。
形成第一开口后,执行步骤S204,通过物理气相沉积或者化学气相沉积依次形成覆盖剩余的第一支撑层的第二牺牲层305和第二支撑层306,如图3D所示。第二牺牲层305可以是磷硅玻璃、硼磷硅玻璃或氟硅玻璃等材料,第二支撑层306可以是氮碳化硅或氮硼化硅等氮化物。
在一些实施例中,在剩余的第一支撑层表面形成第二牺牲层305时,第二牺牲层305会填充第一支撑层303中的第一开口304。
接下来请参照图3E和3F,执行步骤S205,形成依次贯穿第二支撑层306、第二牺牲层305、剩余的第一支撑层303和第一牺牲层302的通孔307。这里,形成通孔可以通过形成覆盖第二支撑层的图形化的光刻胶层(图中未示出),并基于光刻胶层对第二支撑层、第二牺牲层、剩余的第一支撑层和第一牺牲层进行刻蚀,以形成通孔。
图3F是本申请实施例提供的形成通孔后第二支撑层的俯视图,第二支撑层中通孔307的位置如图3F所示。
在形成通孔307之后,执行步骤S206,形成覆盖通孔内壁的第一电极层308,如图3G所示。在一些实施例中,可以采用原子层沉积工艺形成第一电极层,第一电极层的材料可以是氮化钛(TiN)。
在一些实施例中,在形成第一电极层之后,执行步骤S207,形成贯穿剩余的第二支撑层的第二开口309,如图3H所示。
在一些实施例中,形成第二开口可以通过形成覆盖剩余的第二支撑层的图形化的第二掩膜层(图中未示出),并基于第二掩膜层对剩余的第二支撑层进行刻蚀,以形成第二开口。图形化的第二掩膜层的材质和形成方法与上述图形化的第一掩膜层相同,本申请实施例不再赘述。
图3I是本申请实施例提供的形成第二开口后第二支撑层的俯视图,第二支撑层中第二开口和通孔的位置如图3I所示,图3H是沿图3I中的虚线AA'的剖视图。
在一些实施例中,在平行于衬底的方向上,图形化的第一掩膜层和图形化的第二掩膜层中的图形位置不同,因此,请参照图3C和图3I,在平行于衬底的方向上,第一支撑层中第一开口304的位置与第二支撑层中第二开口309的位置不同,即第一开口304在垂直于衬底方向上的投影位置和第二开口309在垂直于衬底方向上的投影位置不同。
也就是说,形成第一开口304后的第一支撑层303和形成第二开口309后的第二支撑层306,在垂直于衬底的方向上互补,使得两个相邻的第一电极层之间存在至少一个支撑层。
在一些实施例中,第一开口和第二开口的形状可以相同也可以不同。
在一些实施例中,在形成第二开口之后,通过第二开口去除第二牺牲层,因此,所述方法还包括:
通过所述第二开口,去除剩余的所述第二牺牲层,并显露所述第一开口;
在去除剩余的所述第二牺牲层之后,通过显露的所述第一开口去除剩余的所述第一牺牲层,形成第一空隙。
在一些实施例中,可以通过湿法刻蚀工艺,通过湿法刻蚀溶液依次去除第二牺牲层305和第一牺牲层302,形成第一空隙310,如图3J所示。湿法蚀刻溶液可包括稀释氢氟酸(DHF)与氨水(NH4OH)的混合溶液,也可以包括稀释氢氟酸与四甲基氢氧化铵(TMAH)的混合溶液。
需要说明的是,在前述实施例中在形成第一开口304之后,在具有第一开口304的第一支撑层303上形成了第二牺牲层305,因此,第二牺牲层305填充了第一开口304,由于第一支撑层303和第二牺牲层305的材质不同,通过湿法刻蚀工艺去除第二牺牲层305时,具有开口的第一支撑层303不会被去除,因此去除第二牺牲层305后,会显露第一开口304,即第一开口304中无填充。
在形成第一空隙后,执行步骤S208,依次形成覆盖第一电极层308的介质层311和第二电极层312,以形成所述电容器30,如图3K所示。
在一些实施例中,步骤S208可包括:在所述通孔中沿所述通孔的径向,依次形成覆盖所述第一电极层的介质层和第二电极层的同时,在所述第一空隙中依次形成覆盖所述第一电极层、剩余的所述第一支撑层和剩余的所述第二支撑层的所述介质层和所述第二电极层;
在形成所述第二电极层之后,所述方法还包括:
利用导电材料填充所述第二电极层之间的间隙,形成导电结构。
在一些实施例中,可以采用原子层沉积工艺形成介质层和第二电极层,介质层可以采用硅氧化物或者锆氧化物;第二电极层的材料可以是氮化钛(TiN)。
请参照图3L所示,形成覆盖第一电极层308的介质层311和第二电极层312,利用导电材料313填充第二电极层312之间的间隙,形成导电结构。
在一些实施例中,导电材料可以是硅锗或者氧化镧等材料。
在一些实施例中,在形成导电结构之后,形成电容器30'。
本申请实施例提供的电容器的形成方法,在形成第一支撑层和第二支撑层时,在平行于衬底的方向上,在第一支撑层和第二支撑层中形成了位置不同的开口,使得电容器中两个相邻的第一电极层之间至少有一个支撑层对第一电极层进行支撑,增加了第一电极层的支撑稳定性,降低了第一电极层在在制作和使用过程中会发生倒塌的风险,使得第一电极层顶部不会出现倒塌之后互相连接的问题,提高了电容器的性能。
在一些实施例中,步骤S206还可以包括:形成填充所述通孔的第一电极层;其中,在平行于所述衬底的方向上,所述第一电极层的宽度与所述通孔的宽度相同。
基于前述实施例和图3F,图4A是本申请实施例提供的形成第一电极层的结构示意图,如图4A所示,第一电极层401的宽度与通孔的宽度相同,即第一电极层401填充整个通孔。
这里,可以采用原子层沉积工艺形成第一电极层,第一电极层的材料可以是氮化钛(TiN)。
在一些实施例中,在形成第一电极层401之后,形成贯穿剩余的所述第二支撑层的第二开口,接着执行步骤S208,步骤S208还可以包括:
在所述第一空隙中形成覆盖所述第一电极层、剩余的所述第一支撑层和剩余的所述第二支撑层的介质层。
形成覆盖所述介质层的第二电极层。
在形成所述第二电极层之后,所述方法还包括:
利用导电材料填充所述第二电极层之间的间隙,形成导电结构。
图4B是本申请实施例提供的形成导电结构的结构示意图,如图4B所示,介质层402覆盖第一电极层401、剩余的第二支撑层306和剩余的第一支撑层303,第二电极层403覆盖介质层402,导电材料404填充第二电极层403之间的间隙,形成导电结构,以形成电容器40。
本申请实施例提供的电容器形成方法可以应用于单层电容器40,也可以应用于双层电容器30。通过本申请实施例提供的电容器形成方法使得单层电容和双层电容中两个相邻的第一电极层之间至少有一个支撑层对第一电极层进行支撑,提高了电容器的支撑稳定性。
在一些实施例中,衬底中形成有多个接触点,在形成所述第一牺牲层之前,所述方法还包括:
形成覆盖具有多个所述接触点的衬底的刻蚀停止层。
基于前述实施例,请参照图5A至5C,形成覆盖具有多个接触点501的衬底301的刻蚀停止层502,在刻蚀停止层502上依次形成第一牺牲层302、第一支撑层303、第二牺牲层305和第二支撑层306,形成步骤与前述实施例中的步骤S202至S204相同,本申请实施例不再赘述。
在一些实施例中,步骤S205还可以包括:
形成依次贯穿第二支撑层306、第二牺牲层305、剩余的第一支撑层303、第一牺牲层302和刻蚀停止层502的通孔503;其中,通孔503显露接触点501。
在一些实施例中,在形成通孔后,在通孔中形成第一电极层504,第一电极层504与接触点501连接,如图5C所示。在形成第一电极层之后,依次介质层和第二电极层,用导电材料填充第二电极层之间的间隙,形成导电结构,形成方法与上述实施例相同。
本申请实施例中衬底中具有接触点,第一电极层与接触点连接,接触点用于连接电容器和衬底中晶体管的源极或漏极。
在一些实施例中,在形成所述第一牺牲层之前,所述方法还包括:
形成覆盖所述衬底的刻蚀停止层。
基于前述实施例,请参照图6A至6B,形成覆盖衬底301的刻蚀停止层601,在刻蚀停止层601上依次形成第一牺牲层302、第一支撑层303、第二牺牲层305和第二支撑层306,形成步骤与前述实施例中的步骤S202至S204相同,本申请实施例不再赘述。
在一些实施例中,步骤S205还可以包括:形成依次贯穿所述第二支撑层、所述第二牺牲层、剩余的所述第一支撑层、所述第一牺牲层以及部分所述刻蚀停止层的通孔;其中,所述通孔的底部位于所述刻蚀停止层内。
请参照图6B,通孔602的底部位于刻蚀停止层601内,在形成通孔之后,在通孔内壁形成第一电极层,并依次形成介质层和第二电极层,形成方法与上述实施例相同。
在一些实施例中,本申请提供的电容器形成方法中,形成的第二支撑层的厚度大于第一支撑层的厚度,如此,增加了第一电极层顶部的支撑稳定性,使得第一电极层顶部不会倒塌出现桥接,导致电容器短路的问题。
图7本申请实施例提供的半导体器件的局部结构示意图,参照图7所示,半导体器件70至少包括:
衬底701;电容器702,包括:第一电极层703,垂直于衬底701设置;第一支撑层704,平行于衬底701设置,第一支撑层704与部分第一电极层703的侧壁连接;第二支撑层705,平行于第一支撑层704设置,第二支撑层705与部分第一电极层703的侧壁连接;其中,第一支撑层704,位于第二支撑层705和衬底701之间;导电结构706,包括:依次连接的第一部分、第二部分、第三部分和第四部分;其中,第一部分贯穿第二支撑层,第二部分位于第二支撑层与第一支撑层之间,第三部分贯穿第一支撑层,第四部分位于第一支撑层与衬底之间。
其中,沿垂直于衬底701所在平面的方向上,第一部分7061的投影与第三部分7063的投影不重叠。
在一些实施例,电容器70还包括:介质层707,介质层707覆盖第一电极层703、第一支撑层704和第二支撑层705的表面;第二电极层708,第二电极层708覆盖介质层707的表面;导电材料709,导电材料709填充第二电极层708之间的间隙。
需要说明的是,导电结构706由第一电极层703、介质层707、第二电极层708和导电材料709组成。
在一些实施例中,导电结构706包括:贯穿第二支撑层的第一部分7061,如图7中虚线框所示,这里,第一部分7061在第二支撑层中的位置与前述实施例中第二支撑层中第二开口和通孔的位置一致。
第二部分7062位于第二支撑层705与第一支撑层704之间,如图7中虚线框所示,第二部分7062在电容器中的位置与前述实施例中第二牺牲层的位置一致。
贯穿第一支撑层704的第三部分7063,如图7中虚线框所示,第三部分7063在第一支撑层中的位置与前述实施例中第一支撑层中第一开口和通孔的位置一致。
第四部分7064位于第一支撑层704与衬底701之间,如图7中虚线框所示,第四部分7064在电容器中的位置与前述实施例中第一牺牲层的位置一致。
需要说明的是,第一部分7061、第二部分7062、第三部分7063和第四部分7064在电容器中是依次连接的。
接下来请参照图8,在一些实施例中,半导体器件70还包括:
刻蚀停止层710,包括:第一子层7101和第二子层7102;第一子层7101,位于第一电极层703与衬底701之间;第二子层7102,位于第四部分7064与衬底701之间。
在一些实施例中,第一子层7101的厚度小于第二子层7102的厚度。
在一些实施例中,第一支撑层与第二支撑层的材料包括以下至少之一:氧化硅、氮化硅、氮碳化硅或氮氧化硅。
在一些实施例中,第一电极层的材料包括:金属氮化物和/或金属硅化物;所述第二电极层的材料包括:金属氮化物和/或金属硅化物;所述介质层的材料包括以下至少之一:氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑或氧化铝。
在一些实施例中,相邻的两个第一电极层之间设置有第一支撑层和/或所述第二支撑层,以使得本申请实施例提供的电容器中每一第一电极层的侧壁至少设置有一个支撑层,增加了第一电极层的支撑稳定性,降低了第一电极层在在制作和使用过程中会发生倒塌的风险,使得第一电极层顶部不会出现桥接的问题,提高了电容器的性能。
在本申请所提供的几个实施例中,应该理解到,所揭露的设备和方法,可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的,例如,所述单元的划分,仅仅为一种逻辑功能划分,实际实现时可以有另外的划分方式,如:多个单元或组件可以结合,或可以集成到另一个系统,或一些特征可以忽略,或不执行。另外,所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的,作为单元显示的部件可以是、或也可以不是物理单元,即可以位于一个地方,也可以分布到多个网络单元上;可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
以上所述,仅为本公开的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本公开的保护范围之内。因此,本公开的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种电容器的形成方法,其特征在于,所述方法包括:
提供一衬底;
依次形成覆盖所述衬底的第一牺牲层和第一支撑层;
形成贯穿所述第一支撑层的第一开口;其中,所述第一开口显露所述第一牺牲层;
依次形成覆盖剩余的所述第一支撑层的第二牺牲层和第二支撑层;
形成依次贯穿所述第二支撑层、所述第二牺牲层、剩余的所述第一支撑层和所述第一牺牲层的通孔;
形成覆盖所述通孔内壁的第一电极层;
在形成所述第一电极层后,形成贯穿剩余的所述第二支撑层的第二开口;其中,在平行于所述衬底的方向上,所述第一开口和所述第二开口的位置不同;
依次形成覆盖所述第一电极层的介质层和第二电极层,以形成所述电容器。
2.根据权利要求1所述的方法,其特征在于,在形成所述介质层和第二电极层之前,所述方法还包括:
通过所述第二开口,去除剩余的所述第二牺牲层,并显露所述第一开口;
在去除剩余的所述第二牺牲层之后,通过显露的所述第一开口去除剩余的所述第一牺牲层,形成第一空隙。
3.根据权利要求2所述的方法,其特征在于,所述依次形成覆盖所述第一电极层的介质层和第二电极层,包括:
在所述通孔中沿所述通孔的径向,依次形成覆盖所述第一电极层的介质层和第二电极层的同时,在所述第一空隙中依次形成覆盖所述第一电极层、剩余的所述第一支撑层和剩余的所述第二支撑层的所述介质层和所述第二电极层;
在形成所述第二电极层之后,所述方法还包括:
利用导电材料填充所述第二电极层之间的间隙,形成导电结构。
4.根据权利要求2所述的方法,其特征在于,所述形成覆盖所述通孔内壁的第一电极层,包括:
形成填充所述通孔的第一电极层;其中,在平行于所述衬底的方向上,所述第一电极层的宽度与所述通孔的宽度相同。
5.根据权利要求4所述的方法,其特征在于,所述依次形成覆盖所述第一电极层的介质层和第二电极层,包括:
在所述第一空隙中形成覆盖所述第一电极层、剩余的所述第一支撑层和剩余的所述第二支撑层的介质层;
形成覆盖所述介质层的第二电极层;
在形成所述第二电极层之后,所述方法还包括:
利用导电材料填充所述第二电极层之间的间隙,形成导电结构。
6.根据权利要求1所述的方法,其特征在于,所述衬底中形成有多个接触点;在形成所述第一牺牲层之前,所述方法还包括:
形成覆盖具有多个所述接触点的衬底的刻蚀停止层;
所述形成依次贯穿所述第二支撑层、所述第二牺牲层、剩余的所述第一支撑层和所述第一牺牲层的通孔,包括:
形成依次贯穿所述第二支撑层、所述第二牺牲层、剩余的所述第一支撑层、所述第一牺牲层和所述刻蚀停止层的通孔;其中,所述通孔显露所述接触点。
7.根据权利要求6所述的方法,其特征在于,在形成所述第一电极层后,所述第一电极层与所述接触点连接。
8.根据权利要求1所述的方法,其特征在于,在形成所述第一牺牲层之前,所述方法还包括:
形成覆盖所述衬底的刻蚀停止层;
所述形成依次贯穿所述第二支撑层、所述第二牺牲层、剩余的所述第一支撑层和所述第一牺牲层的通孔,包括:
形成依次贯穿所述第二支撑层、所述第二牺牲层、剩余的所述第一支撑层、所述第一牺牲层以及部分所述刻蚀停止层的通孔;其中,所述通孔的底部位于所述刻蚀停止层内。
9.根据权利要求1所述的方法,其特征在于,所述第二支撑层的厚度大于所述第一支撑层的厚度。
10.一种半导体器件,其特征在于,应用上述权利要求1至9任一项所述的方法制备,所述半导体器件至少包括:
衬底;
电容器,包括:第一电极层,垂直于所述衬底设置;
第一支撑层,平行于所述衬底设置,所述第一支撑层与部分所述第一电极层的侧壁连接;
第二支撑层,平行于所述第一支撑层设置,所述第二支撑层与部分所述第一电极层的侧壁连接;其中,所述第一支撑层,位于所述第二支撑层和所述衬底之间;
导电结构,包括:依次连接的第一部分、第二部分、第三部分和第四部分;其中,所述第一部分贯穿所述第二支撑层,所述第二部分位于所述第二支撑层与所述第一支撑层之间,所述第三部分贯穿所述第一支撑层,所述第四部分位于所述第一支撑层与所述衬底之间;
其中,沿垂直于所述衬底所在平面的方向上,所述第一部分的投影与所述第三部分的投影不重叠。
11.根据权利要求10所述的半导体器件,其特征在于,所述电容器还包括:
介质层,所述介质层覆盖所述第一电极层、所述第一支撑层和所述第二支撑层的表面;
第二电极层,所述第二电极层覆盖所述介质层的表面;
导电材料,所述导电材料填充所述第二电极层之间的间隙。
12.根据权利要求10所述的半导体器件,其特征在于,所述半导体器件还包括:
刻蚀停止层,包括:第一子层和第二子层;
所述第一子层,位于所述第一电极层与所述衬底之间;
所述第二子层,位于所述第四部分与所述衬底之间;
其中,所述第一子层的厚度小于所述第二子层的厚度。
13.根据权利要求10所述的半导体器件,其特征在于,所述第一支撑层与所述第二支撑层的材料包括以下至少之一:
氧化硅;
氮化硅;
氮碳化硅;
氮氧化硅。
14.根据权利要求10所述的半导体器件,其特征在于,
所述第一电极层的材料包括:金属氮化物和/或金属硅化物;
所述第二电极层的材料包括:金属氮化物和/或金属硅化物;
所述介质层的材料包括以下至少之一:氧化锆;氧化铪;氧化钛锆;氧化钌;氧化锑;氧化铝。
15.根据权利要求10所述的半导体器件,其特征在于,相邻的两个所述第一电极层之间设置有所述第一支撑层和/或所述第二支撑层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112908967A (zh) * 2019-11-19 2021-06-04 长鑫存储技术有限公司 半导体存储器、电容器阵列结构及其制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116033748B (zh) * 2023-03-24 2023-09-15 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130007255A (ko) * 2011-06-30 2013-01-18 삼성전자주식회사 반도체 소자의 제조 방법
CN103681676A (zh) * 2012-08-29 2014-03-26 三星电子株式会社 包括用于电极的支撑件的半导体器件及其形成方法
US20180026040A1 (en) * 2016-07-25 2018-01-25 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
CN207517691U (zh) * 2017-12-07 2018-06-19 睿力集成电路有限公司 电容器阵列结构
CN108538822A (zh) * 2018-06-07 2018-09-14 睿力集成电路有限公司 半导体电容装置及其制作方法
CN108550569A (zh) * 2018-06-07 2018-09-18 睿力集成电路有限公司 半导体集成电路的电容装置及其制作方法
CN109148426A (zh) * 2018-09-29 2019-01-04 长鑫存储技术有限公司 电容结构及其形成方法
CN112185886A (zh) * 2019-07-05 2021-01-05 长鑫存储技术有限公司 电容阵列及其制备方法、存储装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101524510B1 (ko) * 2008-12-01 2015-06-02 삼성전자주식회사 커패시터 및 이의 제조 방법
KR102679479B1 (ko) * 2019-03-21 2024-07-01 삼성전자주식회사 서포터 패턴을 갖는 반도체 소자
KR102664275B1 (ko) * 2019-03-29 2024-05-09 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130007255A (ko) * 2011-06-30 2013-01-18 삼성전자주식회사 반도체 소자의 제조 방법
CN103681676A (zh) * 2012-08-29 2014-03-26 三星电子株式会社 包括用于电极的支撑件的半导体器件及其形成方法
US20180026040A1 (en) * 2016-07-25 2018-01-25 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
CN207517691U (zh) * 2017-12-07 2018-06-19 睿力集成电路有限公司 电容器阵列结构
CN108538822A (zh) * 2018-06-07 2018-09-14 睿力集成电路有限公司 半导体电容装置及其制作方法
CN108550569A (zh) * 2018-06-07 2018-09-18 睿力集成电路有限公司 半导体集成电路的电容装置及其制作方法
CN109148426A (zh) * 2018-09-29 2019-01-04 长鑫存储技术有限公司 电容结构及其形成方法
CN112185886A (zh) * 2019-07-05 2021-01-05 长鑫存储技术有限公司 电容阵列及其制备方法、存储装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112908967A (zh) * 2019-11-19 2021-06-04 长鑫存储技术有限公司 半导体存储器、电容器阵列结构及其制造方法

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