CN113764580A - 双面电容结构及其形成方法 - Google Patents

双面电容结构及其形成方法 Download PDF

Info

Publication number
CN113764580A
CN113764580A CN202010498454.1A CN202010498454A CN113764580A CN 113764580 A CN113764580 A CN 113764580A CN 202010498454 A CN202010498454 A CN 202010498454A CN 113764580 A CN113764580 A CN 113764580A
Authority
CN
China
Prior art keywords
layer
forming
capacitor
electrode layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010498454.1A
Other languages
English (en)
Other versions
CN113764580B (zh
Inventor
陆勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010498454.1A priority Critical patent/CN113764580B/zh
Priority to PCT/CN2021/097161 priority patent/WO2021244466A1/zh
Priority to US17/503,607 priority patent/US11894419B2/en
Publication of CN113764580A publication Critical patent/CN113764580A/zh
Application granted granted Critical
Publication of CN113764580B publication Critical patent/CN113764580B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N97/00—Electric solid-state thin-film or thick-film devices, not otherwise provided for
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及一种双面电容结构及其形成方法。所述双面电容结构的形成方法包括如下步骤：提供基底；形成叠层结构于所述基底上；沿垂直于所述基底的方向形成电容孔贯穿所述叠层结构，所述叠层结构包括交替叠置的牺牲层和支撑层；形成辅助层覆盖于所述电容孔侧壁；形成第一电极层覆盖所述辅助层表面；去除所述叠层结构顶部的部分所述支撑层，以形成开口暴露所述牺牲层；沿所述开口同时去除所述牺牲层和所述辅助层，以形成空隙于所述支撑层和所述第一电极层之间；形成覆盖于所述第一电极层表面的电介质层、以及覆盖于所述电介质层表面的第二电极层，所述空隙内至少填充有所述电介质层。本发明能够提高双面电容结构的横向稳定性。

Description

双面电容结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种双面电容结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体结构，其由多个存储单元构成，每个存储单元通常包括用于存储电荷的电容器和存取电容器的晶体管。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启与关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。DRAM以电容器上的电荷的形式存储数据，所以需要在每几个毫秒的时间间隔内即将电容器作规则性的再充电，而电容器的电容值越大，储存在DRAM中的数据也可被维持得越久。
由于DRAM中电容器深宽比的不断提高，电容孔在形成双面电容结构的过程中易发生剥离(peeling)现象，或者在后续制程中出现倾斜或弯曲，这都会导致DRAM良率的降低。
因此，如何增加双面电容结构的稳定性，改善双面电容结构的性能，提高DRAM的良率，是当前亟待解决的技术问题。
发明内容
本发明提供一种双面电容结构及其形成方法，用于解决现有的双面电容结构稳定性较差的问题，以改善双面电容结构的性能，提高DRAM的良率。
为了解决上述问题，本发明提供了一种双面电容结构的形成方法，包括如下步骤：
提供基底，所述基底表面形成有电容触点；
形成叠层结构于所述基底上，并覆盖所述电容触点；
沿垂直于所述基底的方向形成电容孔贯穿所述叠层结构，并暴露所述电容触点，所述叠层结构包括交替叠置的牺牲层和支撑层；
形成辅助层覆盖于所述电容孔侧壁；
形成第一电极层覆盖所述辅助层表面和被暴露出的所述电容触点；
去除所述叠层结构顶部的部分所述支撑层，以形成开口暴露所述牺牲层；
沿所述开口同时去除所述牺牲层和所述辅助层，以形成空隙于所述支撑层和所述第一电极层之间；
形成覆盖于所述第一电极层表面的电介质层、以及覆盖于所述电介质层表面的第二电极层，所述空隙内至少填充有所述电介质层。
可选的，所述形成叠层结构于所述基底上的具体步骤包括：
在所述基底上由下至上依次沉积第一支撑层、第一牺牲层、第二支撑层、第二牺牲层和第三支撑层，形成所述叠层结构，所述叠层结构覆盖所述电容触点。
可选的，所述去除所述叠层结构顶部的部分所述支撑层之前，还包括如下步骤：
形成填充层于所述第一电极层表面，并填充所述电容孔。
可选的，所述形成开口暴露所述牺牲层的具体步骤包括：
刻蚀所述第三支撑层，形成至少一个开口暴露所述第二牺牲层，每个所述开口与至少一个所述电容孔部分交叠。
可选的，所述沿所述开口同时去除所述牺牲层和所述辅助层的具体步骤包括：
采用湿法刻蚀工艺沿所述开口同时去除所述第二牺牲层、所述第一牺牲层和所述辅助层，形成所述空隙于所述第一电极层和残留的所述叠层结构之间。
可选的，所述形成覆盖于所述第一电极层表面的电介质层、以及覆盖于所述电介质层表面的第二电极层的具体步骤包括：
于所述空隙中形成覆盖所述第一电极层表面的第一子电介质层；
去除所述填充层；
至少于所述电容孔内形成覆盖于所述第一电极层表面的第二子电介质层；
形成覆盖于所述第一子电介质层表面和所述第二子电介质层表面的第二电极层。
可选的，所述第二子电介质层还形成于所述空隙中，并覆盖所述第一子电介质层表面，所述第二电极层覆盖所述第二子电介质层表面。
可选的，所述辅助层与所述牺牲层的材料相同。
为了解决上述问题，本发明还提供了一种双面电容结构，包括：
基底，所述基底表面具有电容触点；
顶层支撑层和中间支撑层，均具有若干电容开孔，且在平行于所述基底的平面上，所述中间支撑层的投影面积大于所述顶层支撑层的投影面积；
第一电极层，呈顶部开口的空心柱状垂直于所述基底表面且通过所述电容开孔贯穿所述顶层支撑层和所述中间支撑层，所述第一电极层的底部与所述电容触点连接；
电介质层，覆盖于所述第一电极层、所述顶层支撑层和所述中间支撑层表面；
第二电极层，覆盖于所述电介质层表面。
可选的，所述中间支撑层与所述顶层支撑层中的所述电容开孔在所述基底上的投影重叠。
可选的，还包括：
导电层，覆盖于所属第二电极层表面。
本发明提供的双面电容结构及其形成方法，先于电容孔的侧壁形成辅助层，后续在打开叠层结构顶部的支撑层之后，通过选择合适的刻蚀试剂同时去除所述辅助层和所述叠层结构中的所有牺牲层，从而无需对叠层结构中其他的支撑层再进行刻蚀，使得位于所述叠层结构中间的支撑层能够同时对一双面电容器的相对两侧进行支撑，一方面，能够提高双面电容结构的横向稳定性，从而改善DRAM的良率；另一方面，由于能够减少对叠层结构中支撑层的刻蚀步骤，从而有助于简化双面电容结构的形成工艺，缩短工艺制程时间。
附图说明
附图1是本发明具体实施方式中双面电容结构的形成方法流程图；
附图2A-2L是本发明具体实施方式在形成双面电容结构的过程中主要的工艺截面示意图。
具体实施方式
下面结合附图对本发明提供的双面电容结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种双面电容结构的形成方法，附图1是本发明具体实施方式中双面电容结构的形成方法流程图，附图2A-2L是本发明具体实施方式在形成双面电容结构的过程中主要的工艺截面示意图。本具体实施方式中所述的双面电容结构可以是但不限于应用于DRAM存储器中。如图1、图2A-图2L所示，本具体实施方式提供的双面电容结构的形成方法，包括如下步骤：
步骤S11，提供基底，所述基底表面形成有电容触点21，如图2A所示。
步骤S12，形成叠层结构20于所述基底上，并覆盖所述电容触点21。
步骤S13，沿垂直于所述基底的方向形成电容孔22贯穿所述叠层结构20，并暴露所述电容触点21，所述叠层结构20包括交替叠置的牺牲层和支撑层，如图2A所示。
可选的，所述形成叠层结构20于所述基底上的具体步骤包括：
在所述基底上由下至上依次沉积第一支撑层201、第一牺牲层202、第二支撑层203、第二牺牲层204和第三支撑层205，形成所述叠层结构20，所述叠层结构20覆盖所述电容触点21，如图2A所示。
具体来说，所述基底内部具有呈阵列排布的多个有源区，所述电容触点21连接所述有源区。所述基底的材料可以是但不限于硅，所述电容触点21的材料可以是但不限于钨。多个所述牺牲层和所述支撑层沿垂直于所述基底的方向交替堆叠，所述牺牲层和所述支撑层交替堆叠的层数，本领域技术人员可以根据实际需要进行选择。在本具体实施方式中，所述叠层结构20中所述支撑层的层数至少为3层，所述牺牲层的层数至少为2层，以便于增强电容阵列区域的横向稳定性。所述牺牲层的材料可以是但不限于氧化物材料，例如二氧化硅；所述支撑层的材料可以是但不限于氮化物材料，例如氮化硅。
在形成交替堆叠的所述牺牲层和所述支撑层之后，可以采用干法刻蚀工艺刻蚀所述叠层结构20，形成贯穿所述叠层结构20并暴露所述电容触点21的所述电容孔22。
步骤S14，形成辅助层23覆盖于所述电容孔22侧壁，如图2C所示。
具体来说，在形成所述电容孔22之后，可以采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺沉积覆盖于所述电容孔22内壁(包括所述电容孔22的侧壁和底壁)和所述第三支撑层205表面的所述辅助层23，如图2B所示。之后，回刻蚀所述辅助层23，去除覆盖于所述第三支撑层205表面和所述电容孔22底壁上的所述辅助层23，仅保留覆盖于所述电容孔22侧壁上的所述辅助层23，如图2C所示。
在本具体实施方式中，所述辅助层23可以是单层结构，也可以是沿所述电容孔22的径向方向叠置的多层结构，本领域技术人员可以根据实际需要进行选择。
步骤S15，形成第一电极层24覆盖所述辅助层23表面和被暴露出的所述电容触点21，如图2D所示。
具体来说，在形成覆盖于所述电容孔22侧壁的所述辅助层23之后，沉积氮化钛等导电材料于所述辅助层23表面、所述电容孔22的底壁上和所述第三支撑层205表面，形成如图2D所示的第一电极层24。
步骤S16，去除所述叠层结构20顶部的部分所述支撑层，以形成开口26暴露所述牺牲层，如图2F所示。
可选的，所述去除所述叠层结构20顶部的部分所述支撑层之前，还包括如下步骤：
形成填充层25于所述第一电极层24表面，并填充所述电容孔22，如图2E所示。
具体来说，在对所述叠层结构20的所述第三支撑层205进行刻蚀之前，沉积所述填充层25于所述电容孔22内，使得所述填充层25填充满所述电容孔22，避免在后续刻蚀过程中，所述第一电极层24出现倾覆或者坍塌的现象。所述填充层25的材料可以是但不限于碳或者含碳有机物材料。
可选的，所述形成开口26暴露所述牺牲层的具体步骤包括：
刻蚀所述第三支撑层205，形成至少一个开口26暴露所述第二牺牲层204，每个所述开口26与至少一个所述电容孔22部分交叠。
具体来说，除去覆盖于所述第三支撑层205表面的所述第一电极层24之后，刻蚀部分的所述第三支撑层205，形成暴露所述第二牺牲层204的开口26。每个所述开口26可以与一个或者两个以上的电容孔22部分交叠，图2G中示出了一个所述开口26与三个所述电容孔22部分交叠时的俯视示意图。
步骤S17，沿所述开口26同时去除所述牺牲层和所述辅助层23，以形成空隙28于所述支撑层和所述第一电极层24之间，如图2H所示。
可选的，所述沿所述开口26同时去除所述牺牲层和所述辅助层23的具体步骤包括：
采用湿法刻蚀工艺沿所述开口26同时去除所述第二牺牲层204、所述第一牺牲层202和所述辅助层23，形成所述空隙28于所述第一电极层24和残留的所述叠层结构20之间。
具体来说，通过选择合适的酸性刻蚀剂，结合湿法刻蚀工艺沿所述开口26同时去除所述第二牺牲层204、所述第一牺牲层202和所述辅助层23。所述酸性刻蚀剂应能同时刻蚀所述辅助层23、所述第一牺牲层202和所述第二牺牲层204，且不对所述第一支撑层201、所述第二支撑层203、残留的所述第三支撑层205和所述第一电极层24造成损伤。
可选的，所述辅助层23与所述牺牲层的材料相同。
具体来说，通过将所述辅助层23的材料设置为与所述第一牺牲层202和所述第二牺牲层204的材料均相同，例如均为二氧化硅，可以简化同时除去所述辅助层23、所述第一牺牲层202和所述第二牺牲层204的步骤。
本领域技术人员也可以根据实际需要，将所述辅助层23的材料设置为与所述牺牲层的材料不同，后续通过选择合适的刻蚀试剂同时去除所述辅助层23和所述牺牲层。为了充分去除所述辅助层23和所述牺牲层，在所述辅助层23的材料与所述牺牲层的材料不同时，所述辅助层23与所述牺牲层之间的刻蚀选择比应小于3。
在本具体实施方式中，通过选择合适的所述辅助层23的材料以及刻蚀剂的种类，可以在去除所述第二牺牲层204之后，继续去除所述辅助层23和所述第一牺牲层202，而无需再次对所述第二支撑层203进行刻蚀，既确保了所述第二支撑层203的横向长度，又能使得所述第二支撑层203对后续形成的双面电容结构的相对两侧均进行支撑，从而极大的提高了双面电容结构的稳定性，改善了电容器的性能，提高了DRAM的良率。
步骤S18，形成覆盖于所述第一电极层24表面的电介质层、以及覆盖于所述电介质层表面的第二电极层30，所述空隙28内至少填充有所述电介质层，如图2K所示。
可选的，所述形成覆盖于所述第一电极层24表面的电介质层、以及覆盖于所述电介质层表面的第二电极层30的具体步骤包括：
于所述空隙28中形成覆盖所述第一电极层24表面的第一子电介质层291，如图2I所示；
去除所述填充层25，如图2J所示；
至少于所述电容孔22内形成覆盖于所述第一电极层24表面的第二子电介质层292；
形成覆盖于所述第一子电介质层291表面和所述第二子电介质层292表面的第二电极层30，如图2K所示。
具体来说，在去除所述第一牺牲层202、所述第二牺牲层204和所述辅助层23之后，先于所述第一电极层24的外表面(即所述第一电极层24背离所述电容孔22的表面)沉积具有高介电常数的电介质材料，形成所述第一子电介质层291，如图2I所示。之后，去除填充于所述电容孔22内部的所述填充层25，暴露所述电容孔22，如图2J所示。例如当所述填充层25的材料为碳时，可以采用灰化工艺去除所述填充层25。接着，再次沉积具有高介电常数的电介质材料于所述第一电极层24的内表面(即所述第一电极层24朝向所述电容孔22的表面)，形成所述第二子电介质层292。在本具体实施方式中，所述第一子电介质层291的材料可以与所述第二子电介质层292的材料相同。所述第一子电介质层291的厚度也可以与所述第二子电介质层292的厚度相同。然后，沉积氮化钛等导电材料于所述第一子电介质层291表面和所述第二子电介质层292表面，形成所述第二电极层30，如图2K所示。
可选的，所述第二子电介质层292还形成于所述空隙28中，并覆盖所述第一子电介质层291表面，所述第二电极层30覆盖所述第二子电介质层292表面。
具体来说，本领域技术人员还可以根据实际需要在除去所述填充层25之后，沉积具有高介电常数的电介质材料于所述第一电极层24的内表面(即所述第一电极层24朝向所述电容孔22的表面)和所述第一子电介质层291表面，使得所述空隙28中同时填充有所述第一子电介质层291和所述第二子电介质层292。然后，沉积氮化钛等导电材料于所述第二子电介质层292表面，形成所述第二电极层30。
在形成所述第二电极层30之后，沉积掺杂多晶硅等导电材料于所述第二电极层30表面，形成覆盖所述第二电极层30并填充满所述电容孔22以及相邻电容孔22之间间隙区域的导电层31，如图2L所示。
本具体实施方式是以所述空隙28的宽度(即所述辅助层23的厚度)小于或者等于所述第一子电介质层291的厚度，使得所述第一子电介质层291填充满所述空隙28。本领域技术人员也可以根据实际需要调整所述辅助层23的厚度，使得形成的所述空隙28的宽度小于或者等于所述第一子电介质层291与所述第二电极层30的厚度之和，使得所述第一子电介质层291与所述第二电极层30共同填充满所述空隙28。本领域技术人员还可以根据实际需要调整所述辅助层23的厚度，使得形成的所述空隙28的宽度大于所述第一子电介质层291和所述第二电极层30的厚度之和，使得多数第一子电介质层291、所述第二电极层30和部分的所述导电层31共同填充满所述间隙28。
不仅如此，本具体实施方式还提供了一种双面电容结构。本具体实施方式提供的双面电容结构可以采用如图1、图2A-图2L所示的方法形成，本具体实施方式提供的双面电容结构的示意图可以参见图2A-图2L。如图2A-图2L所示，本具体实施方式提供的双面电容结构，包括：
基底，所述基底表面具有电容触点21；
顶层支撑层和中间支撑层，均具有若干电容开孔，且在平行于所述基底的平面上，所述中间支撑层的投影面积大于所述顶层支撑层的投影面积；
第一电极层24，呈顶部开口的空心柱状垂直于所述基底表面且通过所述电容开孔贯穿所述顶层支撑层和所述中间支撑层，所述第一电极层24的底部与所述电容触点21连接；
电介质层，覆盖于所述第一电极层24、所述顶层支撑层和所述中间支撑层表面；
第二电极层30，覆盖于所述电介质层表面。
以图2A-图2L所示的方法形成的双面电容结构为例，本具体实施方式中的所述顶层支撑层即为所述第三支撑层205、所述中间支撑层即为所述第二支撑层203，所述双面电容结构还包括位于所述中间支撑层下方的底层支撑层(即所述第一支撑层201)。所述第一电极层24、所述电介质层和所述第二电极层30共同构成电容器。所述顶层支撑层中具有沿垂直于基底的方向贯穿所述顶层支撑层的电容开孔、所述中间支撑层中也具有沿垂直于所述基底的方向贯穿所述中间支撑层的电容开孔。
在平行于所述基底的平面上，所述中间支撑层的投影面积大于所述顶层支撑层的投影面积是指，所述中间支撑层至少在横向延伸长度上大于所述顶层支撑层。所述中间支撑层的投影完全覆盖所述顶层支撑层的投影。在所述电容器的边缘处会有所述支撑层(包括所述顶层支撑层和所述中间支撑层)侧壁包围整个所述电容器，所述电容器与所述顶层支撑层和所述中间支撑层相连，且垂直立于所述基底上，从而实现对所述电容器的稳定支撑。
可选的，所述中间支撑层与所述顶层支撑层中的所述电容开孔在所述基底上的投影重叠。
具体来说，所述中间支撑层中的电容开孔与所述顶层支撑层中的电容开孔对准，且所述中间支撑层中的电容开口的尺寸与所述顶层支撑层中的电容开孔的尺寸相等，以更好的支撑所述电容器。
可选的，所述双面电容结构还包括：
导电层31，覆盖于所属第二电极层30表面。
本具体实施方式提供的双面电容结构及其形成方法，先于电容孔的侧壁形成辅助层，后续在打开叠层结构顶部的支撑层之后，通过选择合适的刻蚀试剂同时去除所述辅助层和所述叠层结构中的所有牺牲层，从而无需对叠层结构中其他的支撑层再进行刻蚀，使得位于所述叠层结构中间的支撑层能够同时对一双面电容器的相对两侧进行支撑，一方面，能够提高双面电容结构的横向稳定性，从而改善DRAM的良率；另一方面，由于能够减少对叠层结构中支撑层的刻蚀步骤，从而有助于简化双面电容结构的形成工艺，缩短工艺制程时间。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (11)

1.一种双面电容结构的形成方法，其特征在于，包括如下步骤：
提供基底，所述基底表面形成有电容触点；
形成叠层结构于所述基底上，并覆盖所述电容触点；
沿垂直于所述基底的方向形成电容孔贯穿所述叠层结构，并暴露所述电容触点，所述叠层结构包括交替叠置的牺牲层和支撑层；
形成辅助层覆盖于所述电容孔侧壁；
形成第一电极层覆盖所述辅助层表面和被暴露出的所述电容触点；
去除所述叠层结构顶部的部分所述支撑层，以形成开口暴露所述牺牲层；
沿所述开口同时去除所述牺牲层和所述辅助层，以形成空隙于所述支撑层和所述第一电极层之间；
形成覆盖于所述第一电极层表面的电介质层、以及覆盖于所述电介质层表面的第二电极层，所述空隙内至少填充有所述电介质层。
2.根据权利要求1所述的双面电容结构的形成方法，其特征在于，所述形成叠层结构于所述基底上的具体步骤包括：
在所述基底上由下至上依次沉积第一支撑层、第一牺牲层、第二支撑层、第二牺牲层和第三支撑层，形成所述叠层结构，所述叠层结构覆盖所述电容触点。
3.根据权利要求1所述的双面电容结构的形成方法，其特征在于，所述去除所述叠层结构顶部的部分所述支撑层之前，还包括如下步骤：
形成填充层于所述第一电极层表面，并填充所述电容孔。
4.根据权利要求2所述的双面电容结构的形成方法，其特征在于，所述形成开口暴露所述牺牲层的具体步骤包括：
刻蚀所述第三支撑层，形成至少一个开口暴露所述第二牺牲层，每个所述开口与至少一个所述电容孔部分交叠。
5.根据权利要求2所述的双面电容结构的形成方法，其特征在于，所述沿所述开口同时去除所述牺牲层和所述辅助层的具体步骤包括：
采用湿法刻蚀工艺沿所述开口同时去除所述第二牺牲层、所述第一牺牲层和所述辅助层，形成所述空隙于所述第一电极层和残留的所述叠层结构之间。
6.根据权利要求5所述的双面电容结构的形成方法，其特征在于，所述形成覆盖于所述第一电极层表面的电介质层、以及覆盖于所述电介质层表面的第二电极层的具体步骤包括：
于所述空隙中形成覆盖所述第一电极层表面的第一子电介质层；
去除所述填充层；
至少于所述电容孔内形成覆盖于所述第一电极层表面的第二子电介质层；
形成覆盖于所述第一子电介质层表面和所述第二子电介质层表面的第二电极层。
7.根据权利要求6所述的双面电容结构的形成方法，其特征在于，所述第二子电介质层还形成于所述空隙中，并覆盖所述第一子电介质层表面，所述第二电极层覆盖所述第二子电介质层表面。
8.根据权利要求1所述的双面电容结构的形成方法，其特征在于，所述辅助层与所述牺牲层的材料相同。
9.一种双面电容结构，其特征在于，包括：
基底，所述基底表面具有电容触点；
顶层支撑层和中间支撑层，均具有若干电容开孔，且在平行于所述基底的平面上，所述中间支撑层的投影面积大于所述顶层支撑层的投影面积；
第一电极层，呈顶部开口的空心柱状垂直于所述基底表面且通过所述电容开孔贯穿所述顶层支撑层和所述中间支撑层，所述第一电极层的底部与所述电容触点连接；
电介质层，覆盖于所述第一电极层、所述顶层支撑层和所述中间支撑层表面；
第二电极层，覆盖于所述电介质层表面。
10.根据权利要求9所述的双面电容结构，其特征在于，
所述中间支撑层与所述顶层支撑层中的所述电容开孔在所述基底上的投影重叠。
11.根据权利要求9所述的双面电容结构，其特征在于，还包括：
导电层，覆盖于所属第二电极层表面。
CN202010498454.1A 2020-06-04 2020-06-04 双面电容结构及其形成方法 Active CN113764580B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010498454.1A CN113764580B (zh) 2020-06-04 2020-06-04 双面电容结构及其形成方法
PCT/CN2021/097161 WO2021244466A1 (zh) 2020-06-04 2021-05-31 双面电容结构及其形成方法
US17/503,607 US11894419B2 (en) 2020-06-04 2021-10-18 Double-sided capacitor and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010498454.1A CN113764580B (zh) 2020-06-04 2020-06-04 双面电容结构及其形成方法

Publications (2)

Publication Number Publication Date
CN113764580A true CN113764580A (zh) 2021-12-07
CN113764580B CN113764580B (zh) 2023-09-12

Family

ID=78783460

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010498454.1A Active CN113764580B (zh) 2020-06-04 2020-06-04 双面电容结构及其形成方法

Country Status (3)

Country Link
US (1) US11894419B2 (zh)
CN (1) CN113764580B (zh)
WO (1) WO2021244466A1 (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080173980A1 (en) * 2007-01-15 2008-07-24 Elpida Memory, Inc. Semiconductor device fabrication method and semiconductor device
US20090102017A1 (en) * 2007-10-23 2009-04-23 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the semiconductor device
US20130005110A1 (en) * 2011-06-30 2013-01-03 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US20140065785A1 (en) * 2012-08-29 2014-03-06 Junho Yoon Semiconductor devices including a support for an electrode and methods of forming semiconductor devices including a support for an electrode
CN107093604A (zh) * 2017-04-27 2017-08-25 睿力集成电路有限公司 动态随机存取存储器及其制造方法
CN207165563U (zh) * 2017-09-14 2018-03-30 睿力集成电路有限公司 电容器阵列结构
CN108447864A (zh) * 2018-03-14 2018-08-24 睿力集成电路有限公司 半导体存储器件结构及其制作方法
CN110504284A (zh) * 2018-05-17 2019-11-26 长鑫存储技术有限公司 柱状电容器阵列结构及制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6737696B1 (en) * 1998-06-03 2004-05-18 Micron Technology, Inc. DRAM capacitor formulation using a double-sided electrode
US6838339B2 (en) 2003-06-05 2005-01-04 Infineon Technologies Ag Area-efficient stack capacitor
US6962846B2 (en) * 2003-11-13 2005-11-08 Micron Technology, Inc. Methods of forming a double-sided capacitor or a contact using a sacrificial structure
US10276651B2 (en) * 2017-09-01 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Low warpage high density trench capacitor
US10312241B1 (en) * 2018-04-27 2019-06-04 Micron Technology, Inc. Integrated memory and integrated assemblies
WO2020029119A1 (zh) * 2018-08-08 2020-02-13 深圳市为通博科技有限责任公司 双面电容器及其制作方法
TWI671885B (zh) * 2018-08-16 2019-09-11 華邦電子股份有限公司 記憶體裝置及其製造方法
US11171146B2 (en) * 2019-12-12 2021-11-09 Micron Technology, Inc. Memory devices and methods of forming memory devices
CN113903709A (zh) 2020-06-22 2022-01-07 长鑫存储技术有限公司 存储器的形成方法及存储器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080173980A1 (en) * 2007-01-15 2008-07-24 Elpida Memory, Inc. Semiconductor device fabrication method and semiconductor device
US20090102017A1 (en) * 2007-10-23 2009-04-23 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the semiconductor device
US20130005110A1 (en) * 2011-06-30 2013-01-03 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US20140065785A1 (en) * 2012-08-29 2014-03-06 Junho Yoon Semiconductor devices including a support for an electrode and methods of forming semiconductor devices including a support for an electrode
CN107093604A (zh) * 2017-04-27 2017-08-25 睿力集成电路有限公司 动态随机存取存储器及其制造方法
CN207165563U (zh) * 2017-09-14 2018-03-30 睿力集成电路有限公司 电容器阵列结构
CN108447864A (zh) * 2018-03-14 2018-08-24 睿力集成电路有限公司 半导体存储器件结构及其制作方法
CN110504284A (zh) * 2018-05-17 2019-11-26 长鑫存储技术有限公司 柱状电容器阵列结构及制备方法

Also Published As

Publication number Publication date
US11894419B2 (en) 2024-02-06
WO2021244466A1 (zh) 2021-12-09
US20220037460A1 (en) 2022-02-03
CN113764580B (zh) 2023-09-12

Similar Documents

Publication Publication Date Title
CN108447864B (zh) 半导体存储器件结构及其制作方法
CN113314669B (zh) 双面电容结构及其形成方法
CN108550569B (zh) 半导体集成电路的电容装置及其制作方法
CN112992775B (zh) 半导体存储器及其形成方法
CN113394162B (zh) 电容阵列结构及其形成方法
CN112447603B (zh) 半导体存储器的形成方法
US11869930B2 (en) Method for forming semiconductor structure and semiconductor structure
US8143136B2 (en) Method for fabricating crown-shaped capacitor
CN112397509A (zh) 电容阵列结构及其形成方法、半导体存储器
US5457063A (en) Method for fabricating a capacitor for a dynamic random access memory cell
JP2014220423A (ja) 半導体装置の製造方法
CN113497037B (zh) 双面电容结构及其形成方法
WO2022183642A1 (zh) 半导体结构及其形成方法
US6140201A (en) Method for fabricating a cylinder capacitor
CN113764580B (zh) 双面电容结构及其形成方法
US20220285481A1 (en) Semiconductor structure and forming method thereof
CN117529103B (zh) 半导体结构及其形成方法
EP4277448A1 (en) Memory and method for forming same
US20230422466A1 (en) Semiconductor structure and formation method thereof
WO2023231196A1 (zh) 半导体结构及其形成方法
WO2023168778A1 (zh) 存储器及其形成方法
CN116056557A (zh) 半导体结构及其形成方法
CN117320437A (zh) 半导体结构及其制作方法、存储器
CN116133384A (zh) 半导体结构及其形成方法
JP2002110943A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant