CN117998841A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括：衬底，包括第一区域和平面地围绕第一区域的第二区域；下电极，设置在衬底的第一区域上并且沿竖直方向延伸；支撑部，围绕下电极的侧壁并且支撑下电极；第一上电极，在下电极上覆盖下电极，第一上电极包括设置在第一区域内的第一部分和设置在第二区域内的第二部分；介电层，布置在下电极与第一上电极之间；以及第二上电极，设置在第一上电极的第一部分上，其中，第二上电极不设置在第一上电极的第二部分上。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于并且要求于2022年11月7日向韩国知识产权局提交的韩国专利申请No.10-2022-0147381的优先权，该申请的公开通过全文引用合并于此。
技术领域
本发明构思涉及一种半导体器件以及该半导体器件的制造方法，更具体地，涉及一种包括电容器的半导体器件以及该半导体器件的制造方法。
背景技术
随着半导体器件尺寸的缩小，用于实现半导体器件的各个精细电路图案的尺寸已经进一步减小。随着各个精细电路图案的尺寸增加，单元电容器和外围电路接触部的高度增加。因此，在形成外围电路接触部的工艺中可能会出现未对准缺陷。
发明内容
本发明构思提供了一种具有改善的可靠性的半导体器件。
本技术思想所要解决的目的并不局限于上述目的，其他未提及的目的本领域技术人员将从以下描述中清楚地理解。
根据本发明构思的实施例，可以提供一种半导体器件。一种半导体器件，包括：衬底，包括第一区域和平面地围绕第一区域的第二区域；下电极，设置在衬底的第一区域上并且沿竖直方向延伸；支撑部，围绕下电极的侧壁并且支撑下电极；第一上电极，在下电极上覆盖下电极，第一上电极包括设置在第一区域内的第一部分和设置在第二区域内的第二部分；介电层，布置在下电极与第一上电极之间；以及第二上电极，设置在第一上电极的第一部分上，其中，第二上电极不设置在第一上电极的第二部分上。
根据本发明构思的实施例，可以提供一种半导体器件。半导体器件包括：衬底，包括单元区域和连接区域，单元区域包括第一区域和第二区域，第二区域布置在第一区域与连接区域之间；多个导电图案，设置在衬底的单元区域上；多个下电极，分别连接到多个导电图案并且每个下电极沿竖直方向延伸；多个支撑部，围绕多个下电极的多个侧壁中的每一个侧壁并且支撑多个下电极；介电层，设置在多个下电极和多个支撑部上并且不设置在连接区域内；第一上电极，设置在介电层上，第一上电极包括设置在第一区域内的第一部分和设置在第二区域内的第二部分；以及第二上电极，设置在第一区域内并且不设置在第二区域和连接区域内。
根据本发明构思的实施例，可以提供一种半导体器件。半导体器件包括：衬底，包括单元区域、连接区域和外围电路区域，单元区域包括第一区域和第二区域，第二区域布置在第一区域与连接区域之间；单元晶体管，设置在衬底的单元区域内；外围电路，设置在衬底的外围电路区域内；电容器，设置在衬底的单元区域内并且电连接到单元晶体管；以及外围电路接触部，设置在衬底的外围电路区域内并且电连接到外围电路，其中，电容器包括下电极，设置在衬底的第一区域上并且沿竖直方向延伸；多个支撑部，围绕下电极的侧壁并且支撑下电极；第一上电极，在下电极上覆盖下电极，第一上电极包括设置在第一区域内的第一部分和设置在第二区域内的第二部分；介电层，布置在下电极与第一上电极之间；以及第二上电极，设置在第一上电极的第一部分上，其中，第二上电极不设置在第一上电极的第二部分上。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解实施例，在附图中：
图1是根据本发明构思的实施例的半导体器件的示意性布局图；
图2是根据本发明构思的实施例的半导体器件的示意性布局图；
图3是示意性示出了根据本发明构思的实施例的半导体器件的部分配置的平面图；
图4至图8是示意性地示出了根据本发明构思的实施例的半导体器件的部分配置的截面图；
图9是示意性地示出了根据本发明构思的实施例的半导体器件的部分配置的截面图；以及
图10A至图10K是用于描述根据本发明构思的实施例的半导体器件的制造方法的截面图。
具体实施方式
应理解，当提及元件“连接”或“耦接”到另一元件时，该元件可以直接连接或耦接到该另一元件，或者可以存在介于中间的元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一元件时，不存在中间元件。用于描述元件或层之间关系的其他词语应以类似的方式来解释(例如，“在……之间”与“直接在……之间”，“相邻”与“直接相邻”，“在……上”与“直接在……上”等)。如本文所用，术语“和/或”包括关联列出的一个或更多个项目的任意和所有组合。
将理解，虽然本文中可以使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离示例实施例的教导的前提下，以下提到的第一元件、组件、区域、层或部分也可以称作第二元件、组件、区域、层或部分。
为了便于描述，在此可以使用空间相对术语如“下方”、“之下”、“下”、“上方”、“上”等，以描述如附图中所示的一个元件或特征相对于另一元件或特征的关系。将理解的是，空间相对术语除了包括附图中示出的取向之外，还意在包含器件在使用中或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为在其他元件或者特征“下方”或者“之下”的元件将取向在其他元件或者特征的“上方”。因此，示例术语“下方”可以涵盖上方和下方两种取向。器件可以以其他方式取向(旋转90度或在其他取向)，且可以相应地解释本文中使用的空间相对描述符。
本文使用的术语仅仅是为了描述具体实施例的目的，而非意在限制示例实施例。如本文中使用的，单数形式“一”、“一个”和“所述”意在还包括复数形式，除非上下文明确地给出相反的指示。还应当理解，术语“包括”、“包含”、“具有”和/或“含有”如果在本文中使用的话，指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。
本文中参照截面图描述了本发明构思的示例实施例，截面图是示例实施例的理想化实施例(以及中间结构)的示意图示。因此，例如由于制造技术和/或公差造成的所图示的形状的变化是预期的。因此，本发明构思的示例实施例不应被解释为限于本文所示的区域的特定形状，而是包括例如由制造导致的形状偏差。例如，被示为矩形的注入区域可以具有倒圆的或者弯曲的特征和/或在其边缘处的注入浓度的梯度，而不是从注入区域至未注入区域的二元变化。同样地，由注入形成的掩埋区域可以导致在掩埋区域和通过其进行所述注入的表面之间的区域中的一些注入。因此，附图中图示的区域本质上是示意性的，它们的形状并不意在示出设备的区域的实际形状，也不意在限制示例实施例的范围。
在下文中，将参照附图详细描述实施例。
图1是示出了根据本发明构思的实施例的半导体器件100的布局图。
参照图1，半导体器件100可以包括衬底110，衬底110包括单元阵列区域MCA和外围电路区域PCA。单元阵列区域MCA可以是动态随机存取存储器(DRAM)元件的存储单元区域，并且外围电路区域PCA可以是DRAM元件的核心区域或外围电路区域。例如，单元阵列区域MCA可以包括单元晶体管CTR和连接到单元晶体管CTR的电容器，并且外围电路区域PCA可以包括外围电路晶体管，用于将信号和/或电力传送到包括在单元阵列区域MCA中的单元晶体管CTR。在实施例中，外围电路晶体管可以配置各种电路，例如命令解码器、控制逻辑、地址缓冲器、行解码器、列解码器、读出放大器、数据或输入/输出电路。
图2是根据本发明构思的实施例的半导体器件100的示意性布局图。具体地，图2是图1所示的半导体器件100的单元阵列区域MCA的示意性布局图。图3是示意性地示出了根据本发明构思的实施例的半导体器件100的部分配置的平面图。具体地，图3是示意性地示出了图2所示的半导体器件100的第一区域CR1中布置的部分配置的平面图。图4至图8是分别示意性地示出了根据本发明构思的实施例的半导体器件100A、100B、100C、100D和100E的部分配置的截面图。具体来说，图4至图8是对应于沿图2中的线I-I′和II-II′截取的截面的半导体器件100A、100B、100C、100D和100E的截面图。
参照图2，可以提供包括单元区域CR和连接区域BR的衬底110。具体地，半导体器件100的单元阵列区域MCA可以包括单元区域CR和连接区域BR，并且单元区域CR可以包括第一区域CR1和第二区域CR2。第一区域CR1可以由第二区域CR2限定。具体地，第一区域CR1可以被第二区域CR2围绕。单元区域CR可以被连接区域BR围绕。第二区域CR2可以布置在第一区域CR1与连接区域BR之间。连接区域BR可以是用于将布置在单元区域CR中的结构连接到外围电路区域PCA的结构的区域。第一区域CR1可以与连接区域BR间隔开，第二区域CR2位于第一区域CR1与连接区域BR之间。第二区域CR2可以被连接区域BR围绕。
如图2所示，多个下电极LE可以设置在衬底110的第一区域CR1内。具体地，图2示出了具有分别形成在四个相邻的下电极LE处的顶点的大致菱形平面形状的配置的示例。然而，多个下电极LE的平面布置不限于图2所示的示例，并且可以在本发明构思的范围内进行各种变形和修改。
参照图3，半导体器件100可以包括在衬底110的第一区域CR1中的多个单元晶体管CTR。具体地，半导体器件100可以包括多个第一有源区域AC1，多个第一有源区域AC1被布置为在平面图中沿相对于第一水平方向(X方向)和第二水平方向(Y方向)的倾斜方向水平延伸。多条字线WL可以跨越多个第一有源区域AC1沿第一水平方向(X方向)彼此平行地延伸。在多条字线WL之上，多条位线BL可以各自沿与第一水平方向(X方向)交叉的第二水平方向(Y方向)彼此平行地延伸。多条位线BL可以通过相应的直接接触部DC连接到第一有源区域AC1。
多个掩埋接触部BC可以布置在多条位线BL中的两条相邻的位线BL之间。多个导电着接焊盘LP可以设置在多个掩埋接触部BC之上。多个导电着接焊盘LP可以被布置为分别与掩埋接触部BC的至少一部分重叠。多个下电极LE可以被布置为在多个导电着接焊盘LP上方彼此间隔开。多个下电极LE可以通过多个掩埋接触部BC和多个导电着接焊盘LP连接到多个第一有源区域AC1。
参照图4，半导体器件100A可以包括衬底110，衬底110包括单元区域CR和连接区域BR。具体地，半导体器件100A可以包括衬底110，衬底110包括第一区域CR1、第二区域CR2和连接区域BR。
衬底110可以包括硅，例如单晶硅、多晶硅或非晶硅。在一些其他实施例中，衬底110可以包括选自锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的至少一种。在一些实施例中，衬底110可以包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。
在一些实施例中，限定多个有源区域的元件隔离层112可以设置在衬底110中。元件隔离层112可以包括氧化物层、氮化物层或其组合。在一些实施例中，元件隔离层112可以具有各种结构，诸如浅沟槽隔离(STI)结构。具体地，在衬底110内，第一有源区域AC1可以形成在第一区域CR1中，并且第二有源区域AC2可以形成在第二区域CR2中。第一有源区域AC1可以由元件隔离层112限定。第二有源区域AC2可以由元件隔离层112和连接隔离层113限定。
在一些实施例中，连接隔离层113可以设置在衬底110的连接区域BR中。连接隔离层113可以包括氧化物层、氮化物层或其组合。连接隔离层113可以具有各种结构，诸如STI结构。尽管未示出，但是连接隔离层113可以包括多个层。例如，连接隔离层113可以包括第一连接衬层(未示出)、第二连接衬层(未示出)和连接掩埋绝缘层(未示出)。
在一些实施例中，半导体器件100A可以包括在衬底110的单元区域CR上的下部结构120和多个导电图案124。具体地，半导体器件100A可以包括在衬底110的第一区域CR1上的下部结构120和多个导电图案124。在第一区域CR1中，多个导电图案124可以通过穿过下部结构120连接到多个有源区域AC1。在一些实施例中，多个导电图案124可以不布置在第二区域CR2和/或连接区域BR中。
在一些实施例中，下部结构120可以包括绝缘层，该绝缘层包括氧化硅层、氮化硅层或其组合。在一些其他实施例中，下部结构120可以包括各种导电区域(例如，布线层、接触插塞、晶体管等)以及用于使导电区域彼此绝缘的绝缘层。下部结构120可以包括参照图3描述的多条位线BL。
在一些实施例中，多个导电图案124可以包括多晶硅、金属、导电金属氮化物、金属硅化物或其组合。多个导电图案124中的每一个导电图案可以包括参照图3描述的掩埋接触部BC和导电着接焊盘LP。
在一些实施例中，具有在竖直方向(Z方向)上与多个导电图案124重叠的多个开口126H的第一绝缘图案126P可以设置在单元区域CR中的下部结构120和多个导电图案124上。具体地，第一绝缘图案126P可以包括硅化合物层，诸如氮化硅(SiN)层、氮化碳硅(SiCN)层、氮化硼硅层(SiBN)或其组合。本文使用的术语“SiN”、“SiCN”和“SiBN”表示包含每个术语中包括的元素的材料，并且不是表示化学计量关系的化学式。在一些实施例中，第一绝缘图案126P可以延伸到连接区域BR并且设置在衬底110上。
在一些实施例中，多个电容器CP可以设置在单元区域CR中的多个导电图案124上。多个电容器CP中的每一个电容器可以包括沿相对于衬底110的上表面的竖直方向(Z方向)延伸的下电极LE、围绕下电极LE的侧壁并支撑下电极LE的支撑部142P和144P、设置在下电极LE以及支撑部142P和144P上的介电层160、设置在介电层160和下电极LE上的第一上电极UE1A、以及设置在第一上电极UE1A上的第二上电极UE2。
第一绝缘图案126P可以布置为与多个下电极LE中的每一个下电极的下端相邻。多个下电极LE中的每一个下电极可以具有从导电图案124的上表面穿过第一绝缘图案126P的开口126H在竖直方向(Z方向)上沿远离衬底110的方向延伸的柱形。如上所述，下电极LE可以布置在第一区域CR1中并且可以不布置在第二区域CR2内。尽管作为示例描述了多个下电极LE中的每一个下电极具有柱形的情况，但是本发明构思不限于此。例如，多个下电极LE中的每一个下电极可以具有包括封闭底部的杯形或圆柱形的截面结构。
在单元区域CR中，多个下电极LE可以由下支撑部142P和上支撑部144P支撑。多个下电极LE和第一上电极UE1A可以彼此面对，介电层160位于其间。
在单元区域CR中，上支撑部144P可以平行于衬底110延伸，同时围绕多个下电极LE中的每一个下电极的上端。上支撑部144P可以设置在衬底110上方处于第一区域CR1内，并且可以不设置在衬底110上的第二区域CR2内。多个下电极LE穿过的多个孔144H可以限定在上支撑部144P中。限定在上支撑部144P中的多个孔144H中的每一个孔的内侧壁可以与下电极LE的外侧壁接触。多个下电极LE中的每一个下电极的上表面可以位于其上设置有上支撑部144P的上表面的同一平面上。
在单元区域CR中，下支撑部142P可以在衬底110与上支撑部144P之间平行于衬底110延伸，并且与多个下电极LE的外侧壁接触。下支撑部142P可以设置在衬底110上方处于第一区域CR1内，并且可以不设置在衬底110上的第二区域CR2内。多个下电极LE穿过的多个孔142H可以限定在下支撑部142P中。多个下电极LE中的每一个下电极可以穿过限定在上支撑部144P中的多个孔144H和限定在下支撑部142P中的多个孔142H沿竖直方向(Z方向)延伸。
下支撑部142P和上支撑部144P中的每一个可以包括准金属和至少一种反应性非金属的化合物，例如包含硅和氮的化合物，诸如SiN层、SiCN层、SiBN层或其组合。在实施例中，下支撑部142P和上支撑部144P可以包括彼此相同的材料。在其他实施例中，下支撑部142P和上支撑部144P可以包括彼此不同的材料。例如，下支撑部142P和上支撑部144P中的每一个可以包括SiCN。在另一示例中，下支撑部142P可以包括SiCN，并且上支撑部144P可以包括SiBN。然而，本发明构思不限于上述材料。
下电极LE可以包括金属层、导电金属氧化物层、导电金属氮化物层、导电金属氮氧化物层或其组合，诸如其中金属是早过渡金属、晚过渡金属、后过渡金属或其组合。还考虑了其中存在过渡金属和后过渡金属或者其中存在过渡金属和碱土金属的导电氧化物、氮化物或氧氮化物化合物。在实施例中，下电极LE可以包括钛(Ti)、Ti氧化物、Ti氮化物、Ti氮氧化物、铌(Nb)、Nb氧化物、Nb氮化物、Nb氮氧化物、钴(Co)、Co氧化物、Co氮化物、Co氮氧化物、锡(Sn)、Sn氧化物、Sn氮化物、Sn氮氧化物或其组合。例如，下电极LE可以包括氮化铌(NbN)、氮化钛(TiN)、氮化钴(CoN)、氧化锡(SnO2)或其组合。在其他实施例中，下电极LE可以包括氮化钽(TaN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、钨(W)、钌(Ru)、氧化钌(RuO2)、钌酸单锶(SrRuO3)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、氧化铂(PtO)、SRO(SrRuO3)、BSRO((Ba，Sr)RuO3)、CRO(CaRuO3)、LSCO((La，Sr)CoO3)或其组合。然而，包括在下电极LE中的材料不限于上述材料。
在一些实施例中，介电层160可以设置在下电极LE和支撑部上。例如，可以提供共形地覆盖下电极LE、下支撑部142P和上支撑部144P的介电层160。介电层160可以设置在衬底110的第一区域CR1和第二区域CR2内。
介电层160可以包括高介电常数层。这里使用的术语“高介电常数层”表示具有比氧化硅层的介电常数更大的介电常数的介电层。在实施例中，介电层160可以包括金属氧化物，该金属氧化物包括选自铪(Hf)、锆(Zr)、铝(Al)、Nb、铈(Ce)、镧(La)、钽(Ta)和Ti中的至少一种金属。在一些实施例中，介电层160可以具有包括一个高k介电层的单层结构。在其他实施例中，介电层160可以具有包括多个高k介电层的多层结构。高k介电层可以包括氧化铪(HfO2)、二氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、五氧化二钽(Ta2O3)、氧化铌(Nb2O5)、氧化铈(CeO2)、二氧化钛(TiO2)、二氧化锗(GeO2)或其组合，但不限于此。
在一些实施例中，介电层160可以包括铁电材料层、反铁电材料层和顺电材料层中的至少一种。例如，介电层160可以包括铪锆氧化物(HfZrO2)、ZrO2、铅钛氧化物(PbTiO3)、银铌氧化物(AgNbO3)、HfO2、ZrO2、TiO2、Ta2O3、二氧化钒(VO2)、铝酸盐(AlO2)、二氧化硅(SiO2)、钛酸锶(SrTiO3)、钛酸钡(BaTiO3)、铁酸铋(BiFeO3)或其组合，但不限于此。
在一些实施例中，介电层160可以包括多层，在多层中堆叠有包括彼此不同的材料的多个材料层。例如，介电层160可以包括与下电极LE接触的第一介电层(未示出)以及在第一介电层上的第二介电层(未示出)。
第一介电层可以包括铁电材料层、反铁电材料层或其组合。在实施例中，第一介电层可以包括其中铁电材料和反铁电材料不均匀混合的单层。在其他实施例中，第一介电层可以包括包含铁电材料的单层。在其他实施例中，第一介电层可以包括包含反铁电材料的单层。第二介电层可以包括顺电材料层。
例如，第一介电层可以包括HfZrO2、ZrO2、PbTiO3、AgNbO3或其组合。第二介电层可以包括HfO2、ZrO2、TiO2、Ta2O3、VO2、AlO2、SiO2、SrTiO3、BaTiO3、BiFeO3或其组合。
在一些实施例中，介电层160的厚度可以大于约0nm并小于约6nm。在一些实施例中，第一介电层的厚度和第二介电层的厚度中的每一个可以大于约0nm并小于约3nm。在其他实施例中，第一介电层的厚度和第二介电层的厚度中的每一个可以为约3nm至约6nm，但不限于此。
第一上电极UE1A可以设置在下电极LE和介电层160上。下电极LE可以设置在衬底110的第一区域CR1内，而第一上电极UE1A可以设置在衬底110的第一区域CR1和第二区域CR2内。例如，第一上电极UE1A可以形成为覆盖第一区域CR1和第二区域CR2的介电层160。第一上电极UE1A可以包括选自SiGe和硅(Si)中的一种或多种材料。
在一些实施例中，第一上电极UE1A可以包括在衬底110的第一区域CR1内的第一部分UE1_1以及在衬底110的第二区域CR2内的第二部分UE1_2A。例如，第一上电极UE1A可以包括填充在衬底110的第一区域CR1内的下电极LE与支撑部142P和144P之间并设置在介电层160上的第一部分UE1_1。例如，第一上电极UE1A可以包括在衬底110的第二区域CR2内沿竖直方向(Z方向)延伸的第二部分UE1_2A。在平面图中，第一上电极UE1A的第二部分UE1_2A可以具有水平地围绕电容器CP的其余部分的形状。换句话说，第一上电极UE1A的第二部分UE1_2A可以水平地围绕设置在衬底110的第一区域CR1内的下电极LE、上支撑部144P、下支撑部142P、第一上电极UE1A的第一部分UE1_1、以及布置在下电极LE与第一上电极UE1A的第一部分UE1_1之间的介电层160。
在一些实施例中，第一上电极UE1A的第二部分UE1_2A可以包括第一上电极UE1A的与连接区域BR相邻的部分。换句话说，第一上电极UE1A的第二部分UE1_2A可以包括布置在单元区域CR与连接区域BR之间的边界处的部分。第一上电极UE1A的第二部分UE1_2A可以包括布置在第一区域CR1的下电极LE与连接区域BR之间的部分。
在一些实施例中，第一上电极UE1A的第一部分UE1_1可以包括布置在多个下电极LE之间的部分。另一方面，第一上电极UE1A的第二部分UE1_2A可以包括多个下电极LE中的设置在最外面的下电极LE的侧壁上的部分。
在一些实施例中，第一上电极UE1A的第一部分UE1_1的上表面UE1_1t可以位于与第一上电极UE1A的第二部分UE1_2A的上表面UE1_2At所处的竖直高度相同的竖直高度处。在其他实施例中，与图4所示不同，第一上电极UE1A的第一部分UE1_1的上表面UE1_1t可以位于与第一上电极UE1A的第二部分UE1_2A的上表面UE1_2At的竖直高度不同的竖直高度处。
第二上电极UE2可以设置在第一上电极UE1A上。例如，第二上电极UE2可以设置在第一上电极UE1A的第一部分UE1_1上。换句话说，第二上电极UE2可以设置在衬底110上方处于第一区域CR1内。例如，第二上电极UE2可以不设置在第一上电极UE1A的第二部分UE1_2A上。换句话说，第二上电极UE2可以不设置在衬底110上的第二区域CR2内。在一些实施例中，第二上电极UE2可以具有沿第一水平方向(X方向)和第二水平方向(Y方向)延伸的板形，但是第二上电极UE2的形状不限于此。第二上电极UE2可以包括选自W、TiN及其组合中的一种或多种材料。
在一些实施例中，如上所述，包括选自W、TiN及其组合的一种或多种材料的第二上电极UE2可以不设置在衬底110的第二区域CR2内。换句话说，W、TiN及其组合可以不设置在第二区域CR2内。换句话说，第一上电极UE1A的设置在第二区域CR2内的第二部分UE1_2A可以不包括W、TiN及其组合。
包括绝缘材料的保护层170可以设置在第二上电极UE2上。例如，保护层170可以设置在第二上电极UE2上，第二上电极UE2设置在衬底110的第一区域CR1内。保护层170可以包括选自氧化硅、氮化硅和氮氧化硅中的一种或多种材料。保护层170可以包括多个层。保护层170的多个层中的每一个层可以包括选自氧化硅、氮化硅和氮氧化硅中的一种或多种材料。
在一些实施例中，由于电容器CP布置在半导体器件100A的单元区域CR中，因此可以在单元区域CR与连接区域BR之间形成台阶。例如，由于下电极LE设置在衬底110的第一区域CR1内，因此在单元区域CR与连接区域BR之间可以形成台阶，并且填充在下电极LE之间并覆盖下电极LE的第一上电极UE1A可以包括在第一区域CR1与连接区域BR之间的第二区域CR2中沿竖直方向(Z方向)延伸的第二部分UE1_2A。
绝缘层180A、第一绝缘衬层181和第二绝缘衬层182可以设置在衬底110的连接区域BR上。绝缘层180A、第一绝缘衬层181和第二绝缘衬层182中的每一个可以包括选自氧化硅、氮化硅和氮氧化硅中的一种或多种材料。
例如，可以形成填充由于布置在单元区域CR中的电容器CP而形成的台阶的绝缘层180A。例如，绝缘层180A可以通过水平地围绕电容器CP而形成在连接区域BR上。绝缘层180A可以形成为与第一上电极UE1A的第二部分UE1_2A的侧表面接触。绝缘层180A的上表面可以位于与第一上电极UE1A的第二部分UE1_2A的上表面UE1_2At所处的竖直高度相同的竖直高度处。
例如，可以形成围绕单元区域CR的第二上电极UE2的第一绝缘衬层181。例如，第二上电极UE2可以形成在单元区域CR的第一区域CR1中，并且围绕第二上电极UE2的第一绝缘衬层181可以形成在第二区域CR2和连接区域BR中。第一绝缘衬层181的上表面可以位于与第二上电极UE2的上表面所处的竖直高度相同的竖直高度处。
例如，可以形成围绕单元区域CR的保护层170的第二绝缘衬层182。例如，保护层170可以形成在单元区域CR的第一区域CR1中，并且围绕保护层170的第二绝缘衬层182可以形成在第二区域CR2和连接区域BR中。第二绝缘衬层182的上表面可以位于与保护层170的上表面所处的竖直高度相同的竖直高度处。在一些实施例中，保护层170和围绕保护层170的第二绝缘衬层182可以全部包括绝缘材料，但是可以包括彼此不同的材料或者可以由于工艺顺序的差异而彼此分离。在一些实施例中，保护层170和围绕保护层170的第二绝缘衬层182可以表示覆盖第二上电极UE2和围绕第二上电极UE2的第一绝缘衬层181的绝缘层，并且设置在第一区域CR1内的部分可以被称为保护层170，并且设置在第二区域CR2和连接区域BR内的部分可以被称为第二绝缘衬层182。
通过根据本发明构思的实施例的半导体器件100A，可以提供仅设置在第一区域CR1内的第一上电极UE1的第一部分UE1_1上的第二上电极UE2。在半导体器件100A中，因为第二上电极UE2仅设置在第一区域CR1的第一部分UE1_1上并且没有设置在第二区域CR2的第二部分UE1_2A上，因此设置在第二区域CR2内的电容器CP部分的水平厚度可以减小换句话说，可以减小半导体器件100A的单元区域CR在水平方向上的尺寸，因此可以减小半导体器件100A在水平方向上的尺寸。
通过根据本发明构思的实施例的半导体器件100A，可以降低工艺难度。例如，在半导体器件100A中，因为第二上电极UE2仅设置在第一区域CR1内，所以可以减小设置在第二区域CR2内的电容器CP部分在水平方向上的厚度，因此可以改善由于大厚度而可能出现的工艺缺陷。因此，可以提供具有改善的可靠性的半导体器件100A。
通过根据本发明构思的实施例的半导体器件100A，可以设置仅设置在第一上电极UE1的位于第一区域CR1内的第一部分UE1_1上的第二上电极UE2以及仅设置在第二上电极UE2上的保护层170。在半导体器件100A中，因为保护层170仅设置在第一区域CR1内，所以可以在不另外增加半导体器件100A的单元区域CR在水平方向上的尺寸的情况下形成保护层170。
参照图5，可以提供半导体器件100B。下面主要描述与参照图4描述的半导体器件100A的不同之处。
半导体器件100B可以包括第一上电极UE1B，第一上电极UE1B包括第二部分UE1_2B。第二部分UE1_2B可以包括弯曲的侧表面。例如，第一上电极UE1B的第二部分UE1_2B的上表面UE1_2Bt可以包括位于与第一部分UE1_1的上表面UE1_1t的竖直高度不同的竖直高度处的部分。换句话说，第一上电极UE1B的第二部分UE1_2B的上表面UE1_2Bt可以包括在第二区域CR2内其竖直高度随着距连接区域BR的距离减小而减小的部分。
例如，第一上电极UE1B的第二部分UE1_2B在第一水平方向(X方向)上的厚度在竖直方向(Z方向)上可以不恒定。例如，第一上电极UE1B的第二部分UE1_2B可以包括其在第一水平方向(X方向)上的厚度随着在竖直方向(Z方向)上距衬底110的距离增加而减小的部分。
在一些实施例中，绝缘层180B可以通过在连接区域BR内围绕第一上电极UE1B的第二部分UE1_2B来形成，并且可以填充第二区域CR2中未被第二部分UE1_2B填充的部分。换句话说，绝缘层180B可以包括设置在第二部分UE1_2B的上表面上的部分。换句话说，绝缘层180B可以包括形成在第二区域CR2内的部分。绝缘层180B可以包括沿第二部分UE1_2B的侧表面的弯曲的侧表面。
参照图6，可以提供半导体器件100C。下面主要描述与参照图4描述的半导体器件100A的不同之处。
半导体器件100C可以包括第一上电极UE1C，第一上电极UE1C包括第二部分UE1_2C。第二部分UE1_2C可以包括弯曲的侧表面。例如，第一上电极UE1C的第二部分UE1_2C的上表面可以包括位于与第一部分UE1_1的上表面的竖直高度不同的竖直高度处的部分。换句话说，第一上电极UE1C的第二部分UE1_2C的上表面可以包括在第二区域CR2内其竖直高度随着距连接区域BR的距离减小而减小的部分。
第一上电极UE1C的第二部分UE1_2C还可以包括至少一个突出部UE1_21和UE1_22。例如，第二部分UE1_2C还可以包括在第二区域CR2中朝向连接区域BR突出的至少一个突出部UE1_21和UE1_22。例如，第二部分UE1_2C还可以包括沿第一水平方向(X方向)突出的至少一个突出部UE1_21和UE1_22。至少一个突出部UE1_21和UE1_22还可以沿第二水平方向(Y方向)突出。
至少一个突出部UE1_21和UE1_22的至少一部分可以在第一水平方向(X方向)上与支撑部144P和142P重叠。例如，第一突出部UE1_21的至少一部分可以在第一水平方向(X方向)上与上支撑部144P重叠。换句话说，第一突出部UE1_21的至少一部分可以位于与上支撑部144P所处的竖直高度相同的竖直高度处。例如，第二突出部UE1_22的至少一部分可以在第一水平方向(X方向)上与下支撑部142P重叠。换句话说，第二突出部UE1_22的至少一部分可以位于与下支撑部142P所处的竖直高度相同的竖直高度处。当至少一个突出部UE1_21和UE1_22沿第二水平方向(Y方向)突出时，至少一个突出部UE1_21和UE1_22的至少一部分可以在第二水平方向(Y方向)上与支撑部144P重叠。
在一些实施例中，第一突出部UE1_21和第二突出部UE1_22可以在水平方向上彼此不重叠。在一些其他实施例中，第一突出部UE1_21和第二突出部UE1_22可以包括在水平方向上彼此重叠的部分。
在一些实施例中，绝缘层180C可以通过在连接区域BR内围绕第一上电极UE1C的第二部分UE1_2C来形成，并且可以填充第二区域CR2中未被第二部分UE1_2C填充的部分。换句话说，绝缘层180C可以形成在第二部分UE1_2C的上表面上以及连接区域BR上填充在第一突出部UE1_21与第二突出部UE1_22之间。换句话说，绝缘层180C可以包括设置在第二区域CR2内的部分。绝缘层180C可以具有沿第二部分UE1_2C的侧表面的弯曲的侧表面。
参照图7，可以提供半导体器件100D。下面主要描述与参照图4描述的半导体器件100A的不同之处。
半导体器件100D可以包括第一上电极UE1D，第一上电极UE1D包括第二部分UE1_2D。第二部分UE1_2D还可以包括在第二区域CR2内朝向连接区域BR突出的尾部UE1_23。例如，第二部分UE1_2D还可以包括在第二区域CR2内沿第一水平方向(X方向)突出的尾部UE1_23。换句话说，第一上电极UE1D的第二部分UE1_2D可以具有L形截面。尾部UE1_23还可以沿第二水平方向(Y方向)突出。尾部UE1_23可以包括第二部分UE1_2D的下部在第二区域CR2内朝向连接区域BR突出的部分。换句话说，尾部UE1_23的下表面可以位于与第二部分UE1_2D的下表面所处的竖直高度相同的竖直高度处。尾部UE1_23可以包括设置在第二区域CR2的介电层160上的部分。换句话说，尾部UE1_23的下表面可以位于与第二区域CR2的介电层160的上表面所处的竖直高度相同的竖直高度处。
尾部UE1_23可以在第一水平方向(X方向)上不与支撑部144P和142P重叠。换句话说，尾部UE1_23可以位于与支撑部144P和142P的竖直高度不同的竖直高度处。
在一些实施例中，绝缘层180D可以通过在连接区域BR内围绕第一上电极UE1D的第二部分UE1_2D来形成，并且可以填充第二区域CR2中未被第二部分UE1_2D填充的部分。换句话说，因为第二部分UE1_2D的尾部UE1_23朝向连接区域BR突出，所以绝缘层180D可以通过填充尾部UE1_23上方的上部而形成在第二区域CR2内。换句话说，绝缘层180D可以包括设置在第二区域CR2内的部分。绝缘层180D可以具有沿第二部分UE1_2D的侧表面的弯曲的侧表面。
参照图8，可以提供半导体器件100E。下面主要描述与参照图4描述的半导体器件100A的不同之处。
半导体器件100E可以包括第一上电极UE1E，第一上电极UE1E包括第二部分UE1_2E。第二部分UE1_2E可以包括弯曲的侧表面。
例如，第一上电极UE1E的第二部分UE1_2E的上表面可以包括位于与第一部分UE1_1的上表面的竖直高度不同的竖直高度处的部分。换句话说，第一上电极UE1E的第二部分UE1_2E的上表面可以包括在第二区域CR2内其竖直高度随着距连接区域BR的距离减小而减小的部分。
半导体器件100E的第一上电极UE1E的第二部分UE1_2E还可以包括至少一个突出部UE1_21和UE1_22。例如，第二部分UE1_2E还可以包括在第二区域CR2中朝向连接区域BR突出的至少一个突出部UE1_21和UE1_22。第二部分UE1_2E的至少一个突出部UE1_21和UE1_22与参照图6描述的类似。
半导体器件100E的第一上电极UE1E的第二部分UE1_2E还可以包括在第二区域CR2内朝向连接区域BR突出的尾部UE1_23。例如，第二部分UE1_2E还可以包括在第二区域CR2内沿第一水平方向(X方向)突出的尾部UE1_23。第二部分UE1_2E的尾部UE1_23与参照图7描述的类似。
在一些实施例中，当半导体器件100E包括至少一个突出部UE1_21和UE1_22以及尾部UE1_23两者时，至少一个突出部UE1_21和UE1_22以及尾部UE1_23的竖直高度可以彼此不同。例如，至少一个突出部UE1_21和UE1_22包括在第一水平方向(X方向)上与支撑部144P和142P重叠的至少一部分，而尾部UE1_23可以在第一水平方向(X方向)上不与支撑部144P和142P重叠。例如，尾部UE1_23可以设置在第二区域CR2的介电层160上，并且可以包括位于与第二部分UE1_2E的下表面所处的竖直高度相同的竖直高度处的下表面。另一方面，至少一个突出部UE1_21和UE1_22位于比第二部分UE1_2E的下表面的竖直高度更高的竖直高度处。
在一些实施例中，绝缘层180E通过在连接区域BR内围绕第一上电极UE1E的第二部分UE1_2E形成，并且可以填充第二区域CR2中未被第二部分UE1_2E填充的部分。换句话说，绝缘层180E可以包括设置在第二部分UE1_2E的上表面上的部分。换句话说，由于第二部分UE1_2E的至少一个突出部UE1_21和UE1_22以及尾部UE1_23中的每一个均朝向连接区域BR突出，绝缘层180E可以通过填充在至少一个突出部UE1_21和UE1_22之间以及在至少一个突出部UE1_21和UE1_22中的每一个与尾部UE1_23之间从而形成在第二区域CR2内。换句话说，绝缘层180E可以包括设置在第二区域CR2内的部分。绝缘层180E可以具有沿第二部分UE1_2E的侧表面的弯曲的侧表面。
通过根据本发明构思的实施例的半导体器件100E，第二上电极UE2仅设置在第一区域CR1的第一部分UE1_1上，并且没有设置在第二区域CR2的第二部分UE1_2E上，因此可以减小设置在第二区域CR2内的电容器CP部分在水平方向上的厚度。例如，可以减小电容器CP的设置在第二区域CR2内的突出部和尾部在水平方向上的长度。
图9是示意性地示出了根据本发明构思的实施例的半导体器件200的部分配置的截面图。
半导体器件200可以包括衬底110，衬底110包括单元阵列区域MCA和外围电路区域PCA。单元阵列区域MCA和外围电路区域PCA可以分别与参照图1描述的那些类似。单元阵列区域MCA可以包括单元区域CR和围绕单元区域CR的连接区域BR，并且单元区域CR包括第一区域CR1和第二区域CR2。第一区域CR1、第二区域CR2和连接区域BR可以与参照图2至图4描述的那些类似。
半导体器件200可以包括设置在衬底110的单元阵列区域MCA内的单元晶体管CTR、与其电连接的电容器CP、设置在衬底110的外围电路区域PCA内的外围电路晶体管PTR、以及与其电连接的外围电路接触部PCC。单元晶体管CTR和电容器CP可以分别与参照图2至图4描述的单元晶体管CTR和电容器CP类似。
在一些实施例中，外围电路隔离层114和由其限定的第三有源区域AC3可以布置在衬底110的外围电路区域PCA内。外围电路隔离层114可以包括氧化物层、氮化物层或其组合。在一些实施例中，外围电路隔离层114可以具有各种结构，诸如STI结构。
在一些实施例中，外围电路晶体管PTR可以设置在外围电路区域PCA的第三有源区域AC3内。外围电路晶体管PTR可以包括顺序堆叠在第三有源区域AC3内的栅极介电层212、外围电路栅电极214和栅极封盖图案216。
在一些实施例中，栅极介电层212可以包括选自氧化硅层、氮化硅层、氮氧化硅层、氧化物/氮化物/氧化物(ONO)层、以及介电常数高于氧化硅层的高介电层中的至少一层。外围电路栅电极214可以包括与参照图3描述的布置在单元阵列区域MCA中的位线BL相同的材料。外围电路栅电极214可以具有包括下导电图案(未示出)、中间导电图案(未示出)和上导电图案(未示出)的结构。下导电图案(未示出)可以包括掺杂多晶硅。中间导电图案(未示出)和上导电图案(未示出)中的每一个可以包括TiN、氮化硅钛(TiSiN)、W、硅化钨或其组合。栅极封盖图案216可以包括氮化硅层。
在一些实施例中，外围电路栅电极214和栅极封盖图案216中的每一个的两个侧壁可以被绝缘间隔物218覆盖。绝缘间隔物218可以包括氧化物层、氮化物层或其组合。尽管未示出，外围电路晶体管PTR和绝缘间隔物218可以被外围电路保护层(未示出)覆盖，并且第一层间绝缘层231可以设置在外围电路保护层上并填充两个相邻的外围电路晶体管PTR之间的空间。第一层间绝缘层231可以具有位于与栅极封盖图案216的上表面所处的竖直高度相同的竖直高度处的上表面。第二层间绝缘层232可以设置在第一层间绝缘层231和外围电路晶体管PTR上。
在外围电路区域PCA中，可以形成竖直穿过第一层间绝缘层231和第二层间绝缘层232的接触插塞240。金属硅化物层(未示出)可以位于第三有源区域AC3与接触插塞240之间。
覆盖接触插塞240的第二绝缘图案127P可以设置在第二层间绝缘层232上。第二绝缘图案127P可以位于与布置在单元阵列区域MCA中的第一绝缘图案126P所处的竖直高度相同的竖直高度处。
在外围电路区域PCA中，可以布置沿竖直方向(Z方向)延伸穿过层间绝缘层250和第二绝缘图案127P的外围电路接触部PCC。外围电路接触部PCC可以通过接触插塞240电连接到外围电路晶体管PTR。尽管未示出，外围电路接触部PCC可以包括导电阻挡层和形成在导电阻挡层上的接触导电层。
根据本发明构思的实施例，可以提供设置在单元阵列区域MCA内的电容器CP与设置在外围电路区域PCA内的外围电路接触部PCC之间的距离减小的半导体器件200。例如，在半导体器件200中，由于第二上电极UE2仅设置在第一区域CR1内，因此可以减小设置在第二区域CR2内的电容器CP部分在水平方向上的厚度，因此可以提供设置在第一区域CR1内的下电极LE与设置在外围电路区域PCA内的外围电路接触部PCC之间的距离减小的半导体器件200。
图10A至图10K是用于描述根据本发明构思的实施例的半导体器件的制造方法的截面图。
参照图10A，可以在衬底110的单元区域CR内设置元件隔离层112以限定多个有源区域AC1和AC2，并且可以在连接区域BR内设置连接隔离层113。可以在衬底110的单元区域CR上形成下部结构120和通过下部结构120连接到有源区域AC的导电图案124。此后，可以在单元区域CR和连接区域BR中形成覆盖下部结构120和导电图案124的绝缘层126。
绝缘层126可以在后续工艺中作为蚀刻停止层。绝缘层126可以包括相对于下部结构120具有蚀刻选择性的绝缘材料。在一些实施例中，绝缘层126可以包括SiN层、SiCN层、SiBN层或其组合。
参照图10B，可以在绝缘层126上形成模制结构MST。例如，模制结构MST可以形成在单元区域CR和连接区域BR的绝缘层126上。例如，模制结构MST可以形成在第一区域CR1的多个第一有源区域AC1和第二区域CR2的多个第二有源区域AC2上。例如，模制结构MST可以形成在单元区域CR的元件隔离层112和连接区域BR的连接隔离层113上。
模制结构MST可以包括多个模制层和多个支撑层。例如，模制结构MST可以包括顺序堆叠在绝缘层126上的第一模制层132、下支撑层142、第二模制层134和上支撑层144。因为第一模制层132和第二模制层134中的每一个与包含氟化铵(NH4F)、氟化氢(HF)和水的蚀刻剂相比都具有高蚀刻速率，因此可以包括可以通过使用蚀刻剂的剥离工艺被去除的材料。在一些实施例中，第一模制层132和第二模制层134中的每一个可以包括氧化物层、氮化物层或其组合。例如，第一模制层132可以包括硼磷硅酸盐玻璃(BPSG)层。BPSG层可以包括掺杂剂硼(B)的浓度在BPSG层的厚度方向上变化的第一部分、以及掺杂剂磷(P)的浓度在BPSG层的厚度方向上变化的第二部分中的至少一个。第二模制层134可以包括多层绝缘层或氮化硅层，在多层绝缘层中，各自相对较薄的氧化硅层和氮化硅层交替堆叠多次。然而，第一模制层132和第二模制层134中的每一个的材料不限于上述材料，并且可以在本发明构思的范围内进行各种修改。另外，模制结构MST的堆叠顺序不限于参照图10B描述的堆叠顺序，并且可以在本发明构思的范围内进行各种修改。
下支撑层142和上支撑层144中的每一个可以包括SiN层、SiCN层、SiBN层或其组合。在实施例中，下支撑层142和上支撑层144可以包括彼此相同的材料。在其他实施例中，下支撑层142和上支撑层144可以包括彼此不同的材料。例如，下支撑层142和上支撑层144中的每一个可以包括SiCN层。在另一示例中，下支撑层142可以包括SiCN层，并且上支撑层144可以包括含有硼的SiN层。然而，下支撑层142和上支撑层144的材料不限于上述材料，并且可以在本发明构思的范围内进行各种修改。
参照图10C，在图10B的结果中，可以通过在模制结构MST上形成掩模图案MP，然后使用掩模图案MP作为蚀刻掩模并使用绝缘层126作为蚀刻停止层来各向异性蚀刻模制结构MST，来形成限定多个孔BH的模制结构图案MSP。模制结构图案MSP可以包括第一模制图案132P、下支撑部142P、第二模制图案134P和上支撑部144P。
掩模图案MP可以包括氮化物层、氧化物层、多晶硅层、光致抗蚀剂层或其组合。
形成多个孔BH的工艺还可以包括对各向异性蚀刻模制结构MST的结果进行湿法处理的工艺。当执行了各向异性蚀刻模制结构MST并对其结果执行湿法处理的工艺时，绝缘层126的一部分被一起蚀刻，并且可以获得具有暴露多个导电图案124的多个开口126H的第一绝缘图案126P。在对各向异性蚀刻模制结构MST的结果执行湿法处理的工艺的示例中，可以使用包括稀释的过氧化硫酸(DSP)溶液的蚀刻剂，但不限于此。
在模制结构图案MSP中，可以在下支撑部142P中形成作为多个孔BH的一部分的多个孔142H，并且可以在上支撑部144P中形成作为多个孔BH的一部分的多个孔144H。
参照图10D，可以从图10C的结果中去除掩模图案MP，并且可以形成填充多个孔BH的下电极LE。
在实施例中，为了形成下电极LE，可以在图10C的结果上形成覆盖上支撑部144P的上表面并填充多个孔BH的导电层。为了形成导电层，可以使用化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、金属有机CVD(MOCVD)工艺或原子层沉积(ALD)工艺。此后，可以通过使用回蚀工艺或化学机械抛光(CMP)工艺来去除导电层的一部分，使得可以暴露上支撑部144P的上表面。
参照图10E，可以通过从图10D的结果中去除单元区域CR内的上支撑部144P的一部分来形成多个上孔UH，然后可以通过多个上孔UH湿法去除第二模制图案134P。此后，可以通过去除下支撑部142P的在单元区域CR内的通过多个上孔UH暴露的一部分来形成多个下孔LH，然后可以通过多个下孔LH湿法去除第一模制图案132P，使得可以暴露在单元区域CR内的第一绝缘图案126P的上表面。换句话说，第一绝缘图案126P的在第一区域CR1和第二区域CR2内的上表面可以被暴露。在去除第一模制图案132P和第二模制图案134P之后，可以暴露多个下电极LE的侧壁。
连接区域BR内的第一模制图案132P、下支撑部142P、第二模制图案134P和上支撑部144P全部被去除，并且第一绝缘图案126P的上表面可以被暴露。
在实施例中，为了湿法去除第二模制图案134P和第一模制图案132P，可以使用包括NH4F、HF和水的蚀刻剂，但不限于此。
参照图10F，可以执行形成覆盖在图10E的结果中暴露的下电极LE的介电层160的工艺。介电层160可以形成为不仅覆盖下电极LE的侧壁，而且覆盖下支撑部142P和上支撑部144P中的每一个的暴露的表面以及第一绝缘图案126P的暴露的表面。为了形成介电层160，可以使用CVD工艺、PECVD工艺、MOCVD工艺或ALD工艺。
在执行覆盖下电极LE的介电层160的沉积工艺之后，可以执行退火工艺。在实施例中，可以在约200℃至约700℃的温度下执行退火工艺。介电层160的结晶度可以通过退火工艺来改善，退火工艺可以在形成介电层160的状态下执行。
这里，介电层160形成在单元区域CR和连接区域BR内。然而，在其他实施例中，介电层160可以形成在单元区域CR内，但是可以不形成在连接区域BR内。
参照图10G，可以形成覆盖图10F的结果中的介电层160的第一上电极UE1。在单元区域CR中，第一上电极UE1可以设置在下电极LE上，介电层160位于其间。在单元区域CR中，第一上电极UE1可以设置在上支撑部144P上，介电层160位于其间。在单元区域CR中，第一上电极UE1可以设置在下支撑部142P上，介电层160位于其间。例如，在第二区域CR2中，第一上电极UE1的第二部分UE1_2可以设置在介电层160上。
这里，当介电层160形成在单元区域CR和连接区域BR内时，第一上电极UE1也形成在形成在连接区域BR内的介电层160上。然而，在一些其他实施例中，第一上电极UE1可以形成在单元区域CR内，但是可以不形成在连接区域BR内。
参照图10H，可以在图10G的结果的单元区域CR中的第一上电极UE1上形成掩模图案，并且可以去除形成在连接区域BR内的介电层160和第一上电极UE1。由于形成在连接区域BR内的介电层160和第一上电极UE1被去除，因此介电层160和第一上电极UE1可以仅设置在单元区域CR内。单元区域CR和连接区域BR可以通过介电层160和第一上电极UE1彼此区分。例如，在参照图1至图2描述的单元阵列区域MCA中，其中设置有介电层160和第一上电极UE1的区域可以包括单元区域CR，并且围绕单元区域CR而在其中没有布置介电层160和第一上电极UE1的区域可以包括连接区域BR。
参照图10I，可以形成围绕布置在单元区域CR中的第一上电极UE1的绝缘层180。例如，绝缘层180可以形成在连接区域BR内以水平地围绕第一上电极UE1。绝缘层180的上表面可以位于与第一上电极UE1的第二部分UE1_2的上表面所处的竖直高度相同的竖直高度处。为了形成绝缘层180，可以通过使用诸如CVD、PECVD、MOCVD和ALD之类的工艺将绝缘材料施加到单元区域CR和连接区域BR上，然后可以通过使用回蚀工艺或CMP工艺去除绝缘材料的一部分，使得可以暴露第一上电极UE1的第二部分UE1_2的上表面。
参照图10J，可以形成设置在单元区域CR的第一上电极UE1上的第二上电极UE2。例如，可以形成设置在第一上电极UE1的第一部分UE1_1上的第二上电极UE2。例如，第二上电极UE2可以形成在第一区域CR1内。
为了形成第二上电极UE2，可以在第二区域CR2和连接区域BR内形成掩模图案，然后可以在第一区域CR1内形成第二上电极UE2。此后，可以去除形成在第二区域CR2和连接区域BR内的掩模图案，并且可以形成围绕第二上电极UE2的第一绝缘衬层181。
备选地，为了形成第二上电极UE2，可以将绝缘材料施加到单元区域CR和连接区域BR上，然后可以去除形成在第一区域CR1内的绝缘材料，使得可以形成第一绝缘衬层181。此后，第二上电极UE2可以形成在第一区域CR1内。
参照图10K，可以形成设置在单元区域CR的第二上电极UE2上并包括绝缘材料的保护层170。例如，可以形成设置在第一上电极UE1的第一部分UE1_1上的保护层170。例如，保护层170可以形成在第一区域CR1内。
为了形成保护层170，可以在第二区域CR2和连接区域BR内形成掩模图案，然后可以在第一区域CR1内形成保护层170。此后，可以去除形成在第二区域CR2和连接区域BR内的掩模图案，并且可以形成围绕保护层170的第二绝缘衬层182。
备选地，为了形成保护层170，可以将绝缘材料施加到单元区域CR和连接区域BR上，然后可以去除形成在第一区域CR1内的绝缘材料，使得可以形成第二绝缘衬层182。此后，保护层170可以形成在第一区域CR1内。
通过根据本发明构思的半导体器件的制造方法，可以提供包括仅设置在第一区域CR1内的第一上电极UE1的第一部分UE1_1上的第二上电极UE2的半导体器件100。
虽然参照图10A至图10K描述了制造半导体器件100的方法，但是本发明并不限于此，本领域普通技术人员可以在本发明构思的精神和范围内制造参照图4至图9描述的半导体器件100A、100B、100C、100D、100E和200。
尽管已经参照本发明构思的实施例具体示出并描述了本发明构思，但是将会理解，在不脱离所附权利要求书的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。

Claims (20)

1.一种半导体器件，包括：
衬底，包括第一区域和平面地围绕所述第一区域的第二区域；
下电极，设置在所述衬底的第一区域上并且沿竖直方向延伸；
支撑部，围绕所述下电极的侧壁并且支撑所述下电极；
第一上电极，在所述下电极上覆盖所述下电极，所述第一上电极包括设置在所述第一区域内的第一部分和设置在所述第二区域内的第二部分；
介电层，布置在所述下电极与所述第一上电极之间；以及
第二上电极，设置在所述第一上电极的所述第一部分上，
其中，所述第二上电极不设置在所述第一上电极的所述第二部分上。
2.根据权利要求1所述的半导体器件，其中，所述第一上电极包括选自硅-锗SiGe和硅Si中的一种或多种，以及
所述第二上电极包括选自钨W、氮化钛TiN及其组合中的一种或多种。
3.根据权利要求1所述的半导体器件，其中，所述第一上电极的所述第二部分包括与所述第二上电极的材料实质上不同的材料。
4.根据权利要求1所述的半导体器件，还包括在所述第二上电极上的保护层，所述保护层包括绝缘材料。
5.根据权利要求4所述的半导体器件，其中，所述保护层不设置在所述第一上电极的所述第二部分上。
6.根据权利要求1所述的半导体器件，其中，所述第一上电极的所述第二部分具有L形截面。
7.根据权利要求1所述的半导体器件，其中，所述第一上电极的所述第二部分包括沿与所述竖直方向交叉的水平方向突出的一个或多个突出部，以及
所述突出部的至少一部分在所述水平方向上与所述支撑部重叠。
8.一种半导体器件，包括：
衬底，包括单元区域和连接区域，所述单元区域包括第一区域和第二区域，所述第二区域布置在所述第一区域与所述连接区域之间；
多个导电图案，设置在所述衬底的单元区域上；
多个下电极，分别连接到所述多个导电图案并且每个下电极沿竖直方向延伸；
多个支撑部，围绕所述多个下电极的多个侧壁中的每一个侧壁并且支撑所述多个下电极；
介电层，设置在所述多个下电极和所述多个支撑部上并且不设置在所述连接区域内；
第一上电极，设置在所述介电层上，所述第一上电极包括设置在所述第一区域内的第一部分和设置在所述第二区域内的第二部分；以及
第二上电极，设置在所述第一区域内并且不设置在所述第二区域和所述连接区域内。
9.根据权利要求8所述的半导体器件，其中，所述第一上电极包括选自硅-锗SiGe和硅Si中的一种或多种，以及
所述第二上电极包括选自钨W、氮化钛TiN及其组合中的一种或多种。
10.根据权利要求8所述的半导体器件，其中，所述第一上电极的所述第二部分包括沿与所述竖直方向交叉的水平方向突出的一个或多个突出部，以及
所述突出部的至少一部分在所述水平方向上与所述多个支撑部重叠。
11.根据权利要求8所述的半导体器件，其中，所述第一上电极的所述第二部分包括朝向所述连接区域突出的尾部。
12.根据权利要求8所述的半导体器件，其中，所述第一上电极的所述第二部分的上表面的竖直高度包括竖直高度与所述第一上电极的所述第一部分的上表面的竖直高度不同的部分。
13.根据权利要求8所述的半导体器件，还包括设置在所述第二上电极上的保护层，所述保护层包括绝缘层。
14.根据权利要求13所述的半导体器件，其中，所述保护层不设置在所述第一上电极的所述第二部分上。
15.一种半导体器件，包括：
衬底，包括单元区域、连接区域和外围电路区域，所述单元区域包括第一区域和第二区域，所述第二区域布置在所述第一区域与所述连接区域之间；
单元晶体管，设置在所述衬底的所述单元区域内；
外围电路，设置在所述衬底的所述外围电路区域内；
电容器，设置在所述衬底的所述单元区域内并且电连接到所述单元晶体管；以及
外围电路接触部，设置在所述衬底的所述外围电路区域内并且电连接到所述外围电路，
其中，所述电容器包括：
下电极，设置在所述衬底的第一区域上并且沿竖直方向延伸；
多个支撑部，围绕所述下电极的侧壁并且支撑所述下电极；
第一上电极，在所述下电极上覆盖所述下电极，所述第一上电极包括设置在所述第一区域内的第一部分和设置在所述第二区域内的第二部分；
介电层，布置在所述下电极与所述第一上电极之间；以及
第二上电极，设置在所述第一上电极的所述第一部分上，
其中，所述第二上电极不设置在所述第一上电极的所述第二部分上。
16.根据权利要求15所述的半导体器件，其中，所述第一上电极包括选自硅-锗SiGe和硅Si中的一种或多种，以及
所述第二上电极包括选自钨W、氮化钛TiN及其组合中的一种或多种。
17.根据权利要求15所述的半导体器件，其中，所述第一上电极的所述第二部分不包括与所述第二上电极的材料相同的材料。
18.根据权利要求15所述的半导体器件，其中，所述第一上电极的所述第二部分不包括钨W、氮化钛TiN及其组合。
19.根据权利要求15所述的半导体器件，还包括设置在所述第二上电极上的保护层，所述保护层包括绝缘材料，
其中，所述保护层不设置在所述第一上电极的所述第二部分上。
20.根据权利要求15所述的半导体器件，其中，所述第一上电极的所述第二部分包括选自沿与所述竖直方向交叉的水平方向朝向所述连接区域突出的一个或多个突出部和沿所述水平方向朝向所述连接区域突出的尾部中的一个或多个，
所述突出部的至少一部分在所述水平方向上与所述多个支撑部重叠，以及
所述尾部的下表面位于与所述第一上电极的所述第二部分的下表面所处的竖直高度相同的竖直高度处。
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