CN117956787A - 半导体器件 - Google Patents

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CN117956787A CN202311124026.2A CN202311124026A CN117956787A CN 117956787 A CN117956787 A CN 117956787A CN 202311124026 A CN202311124026 A CN 202311124026A CN 117956787 A CN117956787 A CN 117956787A
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Abstract

一种半导体器件可以包括：衬底，所述衬底包括单元区域连接区域；单元字线，所述单元字线在所述衬底的所述单元区域上跨所述多个有源区域沿第一水平方向延伸；单元位线，所述单元位线包括单元金属导电图案，所述单元金属导电图案在所述衬底的所述单元区域上沿第二水平方向延伸；以及连接位线，所述连接位线包括连接金属导电图案，所述连接金属导电图案在所述衬底的所述连接区域上沿所述第二水平方向延伸。所述连接位线的顶表面可以位于等于或低于所述单元位线的顶表面的垂直高度，并且所述连接金属导电图案在垂直方向上的高度等于或大于所述单元金属导电图案在所述垂直方向上的高度。

Description

半导体器件
相关申请的交叉引用
本申请基于2022年10月27日在韩国知识产权局提交的No.10-2022-0140506韩国专利申请，并要求其优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及一种半导体器件。
背景技术
根据电子工业的快速发展和用户的需求，电子设备变得更加紧凑和轻便。因此，可能需要用于电子设备中的具有高集成度的半导体器件，因此，半导体器件中的组件的设计规则已经减少。
发明内容
本发明构思提供一种具有改善的电气连接的半导体器件。
本发明构思的实施例的各方面不限于上述方面，本领域普通技术人员可以从以下描述中清楚地理解未提及的其他方面。
根据本发明构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括单元区域和围绕所述单元区域的连接区域；多个单元器件隔离层，所述多个单元器件隔离层位于所述衬底的所述单元区域中，并且在所述衬底的所述单元区域中限定多个有源区域；单元字线，所述单元字线在所述衬底的所述单元区域上跨所述多个有源区域沿第一水平方向延伸；单元位线，所述单元位线包括单元金属导电图案，所述单元金属导电图案在所述衬底的所述单元区域上沿第二水平方向延伸，所述第二水平方向与所述第一水平方向相交；以及连接位线，所述连接位线包括连接金属导电图案，所述连接金属导电图案在所述衬底的所述连接区域上沿所述第二水平方向延伸。所述连接位线的顶表面可以位于等于或低于所述单元位线的顶表面的垂直高度。所述连接金属导电图案在垂直方向上的高度可以等于或大于所述单元金属导电图案在所述垂直方向上的高度。
根据本发明构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括单元区域和围绕所述单元区域的连接区域；多个单元器件隔离层，所述多个单元器件隔离层位于所述衬底的所述单元区域中，并且在所述衬底的所述单元区域中限定多个有源区域；单元字线，所述单元字线在所述衬底的所述单元区域上跨所述多个有源区域沿第一水平方向延伸；单元位线，所述单元位线包括单元导电半导体图案，所述单元导电半导体图案在所述衬底的所述单元区域上沿第二水平方向延伸，所述第二水平方向与所述第一水平方向相交；以及连接位线，所述连接位线包括连接导电半导体图案，所述连接导电半导体图案在所述衬底的所述连接区域上沿所述第二水平方向延伸。所述连接导电半导体图案可以包括在垂直方向上的高度低于所述单元导电半导体图案在所述垂直方向上的高度的部分。
根据本发明构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括单元区域和围绕所述单元区域的连接区域；单元器件隔离层，所述单元器件隔离层位于所述衬底的所述单元区域中，并且在所述衬底的所述单元区域中限定有源区域；单元字线，所述单元字线在所述衬底的所述单元区域上跨所述有源区域沿第一水平方向延伸；单元位线，所述单元位线在所述衬底的所述单元区域上沿第二水平方向延伸，所述第二水平方向与所述第一水平方向相交；以及连接位线，所述连接位线在所述衬底的所述连接区域上沿所述第二水平方向延伸。所述单元位线可以包括单元导电半导体图案和位于所述单元导电半导体图案上的单元金属导电图案。所述连接位线可以包括连接导电半导体图案和位于所述连接导电半导体图案上的连接金属导电图案。所述单元导电半导体图案和所述连接导电半导体图案均可以包括多晶硅。所述连接导电半导体图案的顶表面可以位于等于或低于所述单元导电半导体图案的顶表面的垂直高度。所述连接金属导电图案的顶表面与所述单元金属导电图案的顶表面之间的垂直高度差可以等于或小于所述连接金属导电图案的底表面与所述单元金属导电图案的底表面之间的垂直高度差。
附图说明
通过以下结合附图进行的详细说明，可以更清楚地理解实施例，其中：
图1为根据实施例的半导体器件的示意性布局图；
图2为图1的区域R1的示意性布局图；
图3A至图3D为沿着图2的线A-A’、B-B’、C-C’和D-D’截取的截面图；
图4为图1的区域R2的示意性布局图；
图5A、图6A和图7A为根据实施例的半导体器件的对应于沿着图4的线E-E’截取的截面的截面图；
图5B、图6B和图7B分别为沿着图5A、图6A和图7A的线I-I和线II-II截取的截面图；
图8A和图8B为根据实施例的半导体器件的对应于沿着图4的线E-E’截取的截面的截面图；以及
图9至图16C为根据实施例的制造半导体器件的方法的截面图。
具体实施方式
下文将参考附图对实施例进行详细描述。
图1为根据实施例的半导体器件的示意性布局图。
参考图1，根据实施例的半导体器件可以包括单元区域20、连接区域22和外围电路区域24。连接区域22可以沿着单元区域20的周边形成。连接区域22可以形成在单元区域20和外围电路区域24之间，并且可以将单元区域20与外围电路区域24隔离开。外围电路区域24可以被限定在单元区域20周围。
图2为图1的区域R1的示意性布局图，并示出了根据实施例的半导体器件的主要组件。图3A至图3D是沿着图2的线A-A’、B-B’、C-C’和D-D’截取的截面图。
参考图2，半导体器件1可以包括形成在存储单元区域CR中的多个有源区域ACT。存储单元区域CR可以对应于图1的单元区域20。在一些实施例中，布置在存储单元区域CR中的多个有源区域ACT可以被布置为在相对于第一水平方向(X方向)和第二水平方向(Y方向)的斜线方向上具有主轴。多个有源区域ACT可以构成图3A和图3D所示的多个有源区域118。
多条字线WL可以跨多个有源区域ACT在第一水平方向(X方向)上彼此平行地延伸。在多条字线WL上，多条位线BL可以在与第一水平方向(X方向)相交的第二水平方向(Y方向)上彼此平行地延伸。
在一些实施例中，多个掩埋接触BC可以形成在多条位线BL当中的两条相邻位线BL之间。在一些实施例中，多个掩埋接触BC可以在第一水平方向(X方向)和第二水平方向(Y方向)中的每个方向上布置在一条线上。
多个定位焊盘LP可以形成在多个掩埋接触BC上。多个定位焊盘LP可以布置成至少部分地与多个掩埋接触BC交叠。在一些实施例中，多个定位焊盘LP中的每一个定位焊盘可以延伸到两条相邻位线BL中的任何一条位线BL的顶部。
多个存储节点(未显示)可形成在多个定位焊盘LP上。多个存储节点可以形成在多条位线BL上。多个存储节点可以分别是多个电容器的下电极。存储节点可以通过定位焊盘LP和掩埋接触BC连接到有源区域ACT。
半导体器件1可以为动态随机存取存储器(DRAM)器件。
同时参考图3A至图3D，半导体器件1包括由器件隔离层111限定的多个有源区域118，并且包括具有跨多个有源区域118的多个字线沟槽120T的衬底110、布置在多个字线沟槽120T内部的多条字线120、多个位线结构140以及包括多个下电极210、电容器电介质层220和上电极230的的多个电容器结构200。
例如，衬底110可以包括硅(Si)、晶体硅、多晶硅或非晶硅。在一些实施例中，衬底110可以包括诸如锗(Ge)的半导体元素，或者选自硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的至少一种化合物半导体。在一些实施例中，衬底110可以具有绝缘体上硅(SOI)结构。例如，衬底110可以包括掩埋氧化物(BOX)层。衬底110可以包括导电区域，例如掺杂有杂质的阱，或者掺杂有杂质的结构。
多个有源区域118可以为衬底110的由器件隔离沟槽111T限定的部分。在平面图中，多个有源区域118可以具有相对长的岛形状，其具有短轴和长轴。在一些实施例中，多个有源区域118可以被布置为在相对于第一水平方向(X方向)和第二水平方向(Y方向)的斜线方向上具有主轴。多个有源区域118可以延伸为在长轴方向上具有基本相同的长度，并且可以被重复布置以具有大致恒定的节距。
器件隔离层111可以填充器件隔离沟槽111T。可以由器件隔离层111在衬底110中限定多个有源区域118。
在一些实施例中，器件隔离层111可以包括具有第一器件隔离层、第二器件隔离层和第三器件隔离层的三层，但是不限于此。例如，第一器件隔离层可以共形地覆盖器件隔离沟槽111T的内侧表面和底表面。在一些实施例中，第一器件隔离层可以包括氧化硅。例如，第二器件隔离层可以共形地覆盖第一器件隔离层。在一些实施例中，第二器件隔离层可以包括氮化硅。例如，第三器件隔离层可以覆盖第二器件隔离层并填充器件隔离沟槽111T。在一些实施例中，第三器件隔离层可以包括氧化硅。例如，第三器件隔离层可以包括包含东燃硅氮烷(TOSZ)的氧化硅。在一些实施例中，器件隔离层111可以包括由一种绝缘层形成的单层、由两种绝缘层形成的双层、或者由至少四种绝缘层的组合形成的多层。例如，器件隔离层111可以包括包含氧化硅的单层。
多个字线沟槽120T可以形成在包括由器件隔离层111限定的多个有源区域118的衬底110中。多个字线沟槽120T可以在第一水平方向(X方向)上彼此平行地延伸，并且可以各自具有布置成跨有源区域118的线形，并且在第二水平方向(Y方向)上具有近似相等的间隔。在一些实施例中，台阶部分可以形成在多个字线沟槽120T的底表面上。
多个栅极电介质层122、多条字线120和多个虚设掩埋绝缘层124可以依次形成在多个字线沟槽120T内。多条字线120可以构成图2所示的多条字线WL。多条字线120可以在第一水平方向(X方向)上平行地延伸，并且可以各自具有布置成跨有源区域118的线形，并且在第二水平方向(Y方向)上具有近似相等的间隔。多条字线120中的每一条字线的顶表面可以位于比衬底110的顶表面低的垂直高度。多条字线120的底表面可以具有不平坦的形状，并且具有鞍形鳍式结构的鞍形鳍式场效应晶体管(FinFET)可以形成在多个有源区域118中。
多条字线120可以填充多个字线沟槽120T的下部。多条字线120中的每一条字线可以具有下字线层120a和上字线层120b的堆叠结构。例如，下字线层120a可以共形地覆盖字线沟槽120T的下部的内壁和底表面，并且栅极电介质层122位于下字线层120a与字线沟槽120T的下部的内壁和底表面之间。例如，上字线层120b可以覆盖下字线层120a，并且可以填充字线沟槽120T的下部，并且栅极电介质层122位于上字线层120b与字线沟槽120的下部之间。在一些实施例中，下字线层120a可以包括诸如Ti、TiN、Ta或TaN的金属材料或者导电金属氮化物。在一些实施例中，上字线层120b可以包括例如掺杂多晶硅、诸如W的金属材料、诸如WN、TiSiN或WSiN的导电金属氮化物或它们的组合。
通过将杂质离子注入到有源区域118的一部分中形成的源极区域和漏极区域可以布置在衬底110的有源区域118的位于多条字线120中的每一条字线的两侧的部分中。
栅极电介质层122可以覆盖字线沟槽120T的内壁和底表面。在一些实施例中，栅极电介质层122可以从字线120与字线沟槽120T之间延伸到虚设掩埋绝缘层124与字线沟槽120T之间。栅极电介质层122可以包括选自氧化硅、氮化硅、氮氧化硅、氧化物/氮化物/氧化物(ONO)和介电常数高于氧化硅的高k电介质材料中的至少一种。例如，栅极电介质层122的介电常数可以为大约10至大约25。在一些实施例中，栅极电介质层122可以包括选自氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽中的至少一种材料。例如，栅极电介质层122可以包括HfO2、Al2O3、HfAlO3、Ta2O3或TiO2。
多个虚设掩埋绝缘层124可以填充多个字线沟槽120T的上部。在一些实施例中，多个虚设掩埋绝缘层124的顶表面可以与衬底110的顶表面位于基本上相同的垂直高度。虚设掩埋绝缘层124可以包括选自氧化硅、氮化硅、氮氧化硅及它们的组合中的至少一个材料层。例如，虚设掩埋绝缘层124可以包括氮化硅。
绝缘层112、114和116可以设置在器件隔离层111、多个有源区域118和多个虚设掩埋绝缘层124上。例如，绝缘层112、114和116可以包括氧化硅、氮化硅、氮氧化硅、金属电介质或它们的组合。在一些实施例中，绝缘层112、114和116可以具有包括第一绝缘层112、第二绝缘层114和第三绝缘层116的多个绝缘层的堆叠结构。在一些实施例中，第一绝缘层112可以包括氧化硅，第二绝缘层114可以包括氮氧化硅，第三绝缘层116可以包括氧化硅。在一些实施例中，第一绝缘层112可以包括非金属电介质，第二绝缘层114可以包括金属电介质，第三绝缘层116可以包括非金属电介质。在一些实施例中，第二绝缘层114可以比第一绝缘层112厚。例如，第一绝缘层112的厚度可以为大约至大约/>第二绝缘层114的厚度可以为大约/>至大约/>该厚度大于第一绝缘层112的厚度。
多个直接接触导电图案134可以填充穿过绝缘层112、114和116以暴露有源区域118中的源极区域的多个直接接触孔134H的一部分。在一些实施例中，直接接触孔134H可以延伸到有源区域118中，即延伸到源极区域中。直接接触导电图案134可以包括例如掺杂多晶硅。在一些实施例中，直接接触导电图案134可以包括外延硅层。多个直接接触导电图案134可以构成图2所示的多个直接接触DC。
多个位线结构140可以设置在绝缘层112、114和116上。多个位线结构140各自可以包括位线147和覆盖位线147的绝缘覆盖线148。多个位线结构140可以在平行于衬底110的主表面的第二水平方向(Y方向)上彼此平行地延伸。多条位线147可以构成图2所示的多条位线BL。多条位线147可以通过多个直接接触导电图案134电连接到多个有源区域118。在一些实施例中，多条绝缘覆盖线148可以包括氮化硅。
位线147可以具有为线形的第一单元金属导电图案145和第二单元金属导电图案146的堆叠结构。在一些实施例中，第一单元金属导电图案145可以包括氮化钛(TiN)或Ti-Si-N(TSN)，并且第二单元金属导电图案146可以包括钨(W)，或者钨(W)和硅化钨(WSix)。在一些实施例中，第一单元金属导电图案145可以用作扩散阻挡层。
在一些实施例中，多条位线147还可以包括布置在绝缘层112、114和116与第一单元金属导电图案145和第二单元金属导电图案146之间的导电半导体图案132。导电半导体图案132可以包括例如掺杂多晶硅。
多个绝缘间隔物结构150可以覆盖多个位线结构140的两个侧壁。多个绝缘间隔物结构150各自可以包括第一绝缘间隔物152、第二绝缘间隔物154和第三绝缘间隔物156。在一些实施例中，多个绝缘间隔物结构150可以延伸到多个直接接触孔134H中，以覆盖多个直接接触导电图案134的两个侧壁。第二绝缘间隔物154可以包括与第一绝缘间隔物152和第三绝缘间隔物156相比具有较低介电常数的材料。在一些实施例中，第一绝缘间隔物152和第三绝缘间隔物156可以包括氮化物，第二绝缘间隔物154可以包括氧化物。在一些实施例中，第一绝缘间隔物152和第三绝缘间隔物156可以包括氮化物，第二绝缘间隔物154可以包括相对于第一绝缘间隔物152和第三绝缘间隔物156具有蚀刻选择性的材料。例如，第一绝缘间隔物152和第三绝缘间隔物156可以包括氮化物，第二绝缘间隔物154可以是空气间隔物。在一些实施例中，绝缘间隔物结构150可以包括包含氧化物的第二绝缘间隔物154和包含氮化物的第三绝缘间隔物156。
多个绝缘栅栏180各自可以位于在一对相邻位线结构140之间彼此面对的一对绝缘间隔物结构150之间的空间中。多个绝缘栅栏180可以彼此间隔开，并且可以在彼此面对的一对绝缘间隔物结构150之间，即在第二水平方向(Y方向)上，排成一行。例如，多个绝缘栅栏180可以包括氮化物。
在一些实施例中，多个绝缘栅栏180可以形成为穿过绝缘层112、114和116，并且延伸到虚设掩埋绝缘层124中，但是不限于此。在一些实施例中，多个绝缘栅栏180可以形成为穿过绝缘层112、114和116，但不延伸到虚设掩埋绝缘层124中；可以形成为延伸到绝缘层112、114和116中，但不穿过绝缘层112、114和116；或者可以形成为不延伸到绝缘层112、114和116中，使得其底表面接触绝缘层112、114和116。
在多条位线147之间，多个掩埋接触孔170H可以被限定在多个绝缘栅栏180之间。多个掩埋接触孔170H和多个绝缘栅栏180可以交替地布置在覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150当中的彼此面对的一对绝缘间隔物结构150之间，即在第二水平方向(Y方向)上。多个掩埋接触孔170H各自可以具有由绝缘间隔物结构150、绝缘栅栏180和有源区域118限定的内部空间，该绝缘间隔物结构150在多条位线147中的两条相邻位线147之间覆盖这两条相邻位线147中的每一条位线的侧壁。在一些实施例中，多个掩埋接触孔170H各自可以从绝缘间隔物结构150与绝缘栅栏180之间延伸到有源区域118中。
多个掩埋接触170可以布置在多个掩埋接触孔170H中。多个掩埋接触170可以填充多个绝缘栅栏180与覆盖多个位线结构140中的每一个位线结构的两个侧壁的多个绝缘间隔物结构150之间的空间的下部。多个掩埋接触170和多个绝缘栅栏180可以交替地布置在覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150当中的彼此面对的一对绝缘间隔物结构150之间，即在第二水平方向(Y方向)上。例如，多个掩埋接触170可以包括多晶硅。
在一些实施例中，多个掩埋接触170可以在第一水平方向(X方向)和第二水平方向(Y方向)中的每一个方向上布置在一条线上。多个掩埋接触170各自可以从有源区域118在垂直于衬底110的垂直方向(Z方向)上延伸。多个掩埋接触170可以构成图2所示的多个掩埋接触BC。
多个掩埋接触170的顶表面的水平高度可以低于多条绝缘覆盖线148的顶表面的水平高度。多个绝缘栅栏180的顶表面和多条绝缘覆盖线148的顶表面可以相对于垂直方向(Z方向)位于相同的垂直高度。
多个定位焊盘孔190H可以由多个掩埋接触170、多个绝缘间隔物结构150和多个绝缘栅栏180限定。多个掩埋接触170可以暴露在多个定位焊盘孔190H的底部。
多个定位焊盘190可以填充多个定位焊盘孔190H的至少一部分，并且可以延伸到多个位线结构140上。多个定位焊盘190可以通过凹陷部分190R彼此隔离。多个定位焊盘190各自可以包括导电阻挡层和导电阻挡层上的导电焊盘材料层。例如，导电阻挡层可以包括金属、导电金属氮化物或它们的组合。在一些实施例中，导电阻挡层可以具有Ti/TiN的堆叠结构。在一些实施例中，导电焊盘材料层可以包括钨(W)。在一些实施例中，金属硅化物层可以形成在定位焊盘190与掩埋接触170之间。金属硅化物层可以包括硅化钴(CoSix)、硅化镍(NiSix)或硅化锰(MnSix)，但是不限于此。
多个定位焊盘190可以设置在多个掩埋接触170上，因此彼此对应的多个掩埋接触170和多个定位焊盘190可以彼此电连接。多个定位焊盘190可以通过多个掩埋接触170连接到有源区域118。多个定位焊盘190可以构成图2所示的多个定位焊盘LP。掩埋接触170可以布置在两个相邻的位线结构140之间，并且定位焊盘190可以从其间具有掩埋接触170的彼此相邻的两个位线结构140之间延伸到一个位线结构140上。
凹陷部分190R可以填充有绝缘结构195。在一些实施例中，绝缘结构195可以包括层间绝缘层和蚀刻停止层。例如，层间绝缘层可以包括氧化物，蚀刻停止层可以包括氮化物。例如，蚀刻停止层可以包括氮化硅层或氮化硅硼(SiBN)。如图3A和图3C所示，绝缘结构195的顶表面和多个定位焊盘190的顶表面位于相同的垂直高度，但是不限于此。例如，绝缘结构195可以填充凹陷部分190R并且覆盖多个定位焊盘190的顶表面，因此可以具有与多个定位焊盘190的顶表面相比位于较高垂直高度的顶表面。
包括多个下电极210、电容器电介质层220和上电极230的多个电容器结构200可以设置在多个定位焊盘190和绝缘结构195上。彼此对应的下电极210和定位焊盘190可以彼此电连接。如图3A和图3C所示，绝缘结构195的顶表面和下电极210的底表面位于相同的垂直高度，但是不限于此。
在一些实施例中，半导体器件1还可以包括接触多个下电极210的侧壁以支撑多个下电极210的至少一个支撑图案。至少一个支撑图案可以包括氮化硅(SiN)、碳氮化硅(SiCN)、富氮氮化硅(富氮SiN)和富硅氮化硅(富硅SiN)中的任何一种材料，但是不限于此。在一些实施例中，至少一个支撑图案可以包括接触多个下电极210的侧壁并且位于不同的垂直高度处以在垂直方向(Z方向)上彼此间隔开的多个支撑图案。
多个下电极210各自可以具有内部被填充的柱状，以具有圆形水平截面，即柱形状，但是不限于此。在一些实施例中，多个下电极210各自可以具有下部封闭的圆柱形。在一些实施例中，多个下电极210可以相对于第一水平方向(X方向)或第二水平方向(Y方向)以锯齿形排列成蜂窝状。在一些实施例中，多个下电极210可以在第一水平方向(X方向)和第二水平方向(Y方向)中的每一个方向上以排成线的矩阵形式布置。多个下电极210可以包括掺杂有杂质的硅、诸如钨或铜的金属、或者诸如氮化钛的导电金属化合物。在一些实施例中，多个下电极210可以包括TiN、CrN、VN、MoN、NbN、TiSiN、TiAlN或TaAlN。
电容器电介质层220可以共形地覆盖多个下电极210的表面。在一些实施例中，电容器电介质层220可以在某一区域(例如，图2的一个存储单元区域CR)内一体地形成以一起覆盖多个下电极210的表面。
电容器电介质层220可以包括具有反铁电特性的材料、具有铁电特性的材料或同时具有反铁电特性和铁电特性的材料。例如，电容器电介质层220可以包括氧化硅、金属氧化物或它们的组合。在一些实施例中，电容器电介质层220可以包括包含ABO3或MOx的电介质材料。例如，电容器电介质层220可以包括SiO、TaO、TaAlO、TaON、AlO、AlSiO、HfO、HfSiO、ZrO、RuO、WO、HfZrO、ZrSiO、TiO、TiAlO、VO、NbO、MoO、MnO、LaO YO、CoO、NiO、CuO、ZnO、FeO、SrO、BaO、(Ba,Sr)TiO(BST)、SrTiO(STO)、BaTiO(BTO)、PbTiO(PTO)、AgNbO、BiFeO、Pb(Zr,Ti)O(PZT)、(Pb,La)(Zr,Ti)O、Ba(Zr,Ti)O、Sr(Zr,Ti)O或它们的组合。
上电极230可以在某一区域(例如，图2的一个存储单元区域CR)内一体地形成在多个下电极210上。在某一区域(例如，图2的一个存储单元区域CR)内，多个下电极210、电容器电介质层220和上电极230可以构成多个电容器结构200。
上电极230可以包括掺杂有杂质的硅、诸如钨或铜的金属或诸如氮化钛的导电金属化合物。在一些实施例中，上电极230可以包括TiN、CrN、VN、MoN、NbN、TiSiN、TiAlN或TaAlN。在一些实施例中，上电极230可以具有掺杂有杂质的半导体材料层、主电极层和界面层中的至少两者的堆叠结构。掺杂半导体材料层可以包括例如掺杂多晶硅或掺杂多晶硅锗聚乙烯(SiGe)。主电极层可以包括金属材料。主电极层可以包括例如W、Ru、RuO、Pt、PtO、Ir、IrO、SrRuO(SRO)、(Ba,Sr)RuO(BSRO)、CaRuO(CRO)、BaRuO、La(Sr,Co)O等。在一些实施例中，主电极层可以包括W。界面层可以包括金属氧化物、金属氮化物、金属碳化物和金属硅化物中的至少一种。
图4为图1的区域R2的示意性布局图。图5A、图6A和图7A是根据实施例的半导体器件1A、1B和1C的对应于沿着图4的线E-E’截取的截面的截面图。图5B、图6B和图7B分别是沿着图5A、图6A和图7A的线I-I和II-II截取的截面图。图8A和图8B是根据实施例的半导体器件2和3的对应于沿着图4的线E-E’截取的截面的截面图。
图4示出了单元区域20、连接区域22和外围电路区域24中的一些组件的示意性布局。单元区域20的描述如参考图2的描述。
图5A和图5B示出了根据实施例的半导体器件1A的截面图。
在一些实施例中，连接区域隔离层115可以布置在衬底110内，以将单元区域20、连接区域22和外围电路区域24彼此分开。详细地，其中布置有连接区域隔离层115的区域可以是连接区域22，并且单元区域20和外围电路区域24可以被连接区域22分开。例如，单元区域20、连接区域22和外围电路区域24可以由连接区域隔离层115限定。在一些实施例中，多条字线120可以布置在单元区域20中。
在一些实施例中，连接区域隔离层115可以包括多个绝缘层。例如，连接区域隔离层115可以包括多个连接区域隔离层115A、115B和115C。连接区域隔离层115可以包括氧化硅层、氮化硅层和氮氧化硅层中的至少一种。
在一些实施例中，连接区域隔离层115的顶表面可以位于比衬底110的顶表面高的垂直高度。详细地，连接区域隔离层115的顶表面可以位于比单元区域20中的衬底110的顶表面高的垂直高度。详细地，连接区域隔离层115的顶表面可以位于比外围电路区域24中的衬底110的顶表面高的垂直高度。
在一些实施例中，单元绝缘层112、114和116以及连接绝缘层112_2、114_2和116_2可以设置在衬底110和连接区域隔离层115上。图5A和图5B的单元绝缘层112、114和116可以对应于参考图2和图3A至图3D描述的绝缘层112、114和116。在一些实施例中，单元绝缘层112、114和116以及连接绝缘层112_2、114_2和116_2可以通过相同的工艺形成。在一些实施例中，单元绝缘层112、114和116以及连接绝缘层112_2、114_2和116_2可以包括相同的材料。例如，连接绝缘层112_2、114_2和116_2可以包括氧化硅、氮化硅、氮氧化硅、金属电介质或它们的组合。
详细地，连接区域22中的连接区域隔离层115的顶表面位于比单元区域20中的衬底110的顶表面高的垂直高度，因此，布置在连接区域22中的连接绝缘层112_2、114_2、116_2可以位于比布置在单元区域20中的单元绝缘层112、114和116高的垂直高度。换句话说，连接绝缘层112_2、114_2和116_2中的每一者的顶表面可以位于比单元绝缘层112、114和116中的每一者的顶表面高的垂直高度。换句话说，连接绝缘层112_2、114_2和116_2中的每一者的底表面可以位于比单元绝缘层112、114和116中的每一者的底表面高的垂直高度。
在一些实施例中，单元绝缘层112、114和116以及连接绝缘层112_2、114_2和116_2可以不布置在连接区域22中的连接区域隔离层115上的部分区域以及外围电路区域24中的衬底110上。
在一些实施例中，单元位线147和连接位线147_2A可以分别设置在单元区域20中的单元绝缘层112、114和116上以及连接区域22中的连接绝缘层112_2、114_2和116_2上。图5A和图5B的单元位线147可以对应于参考图2和图3A至图3D描述的位线147。在一些实施例中，连接区域22中的连接位线147_2A与单元区域20中的单元位线147可以通过相同的工艺和后续工艺形成。单元位线147和连接位线147_2A可以构成全局位线。
在一些实施例中，连接区域22中的连接位线147_2A与单元区域20中的单元位线147可以具有基本上相同的结构。详细地，单元位线147可以具有第一单元金属导电图案145和第二单元金属导电图案146的堆叠结构，并且第一单元金属导电图案145和第二单元金属导电图案146可以分别对应于参考图2和图3A至图3D描述的第一单元金属导电图案145和第二单元金属导电图案146。例如，连接位线147_2A可以具有第一连接金属导电图案145_2A和第二连接金属导电图案146_2A的堆叠结构。
在一些实施例中，单元位线147还可以包括单元导电半导体图案132，并且单元导电半导体图案132可以对应于参考图2和图3A至图3D描述的导电半导体图案132。例如，连接位线147_2A还可以包括连接导电半导体图案132_2A。
在一些实施例中，连接区域22中的连接位线147_2A与单元区域20中的单元位线147可以包括相同的材料。在一些实施例中，第一连接金属导电图案145_2A可以包括氮化钛(TiN)或Ti-Si-N(TSN)，第二连接金属导电图案146_2A可以包括钨(W)，或者钨(W)和硅化钨(WSix)。在一些实施例中，连接导电半导体图案132_2A可以包括掺杂多晶硅。
在一些实施例中，连接区域22中的连接位线147_2A的底表面可以位于比单元区域20中的单元位线147的底表面高的垂直高度。例如，单元区域20中的单元位线147的底表面可以位于第三垂直高度LV3，连接区域22中的连接位线147_2A的底表面可以位于高于第三垂直高度LV3的第二垂直高度LV2。
详细地，连接区域22中的连接位线147_2A的连接导电半导体图案132_2A的底表面可以位于比单元区域20中的单元位线147的单元导电半导体图案132的底表面高的垂直高度。例如，单元区域20中的单元导电半导体图案132的底表面可以位于第三垂直高度LV3，连接区域22中的连接导电半导体图案132_2A的底表面可以位于高于第三垂直高度LV3的第二垂直高度LV2。
详细地，连接区域22中的连接位线147_2A的连接导电半导体图案132_2A的顶表面可以位于与单元区域20中的单元位线147的单元导电半导体图案132的顶表面相同的垂直高度。例如，单元区域20中的单元导电半导体图案132的顶表面和连接区域22中的连接导电半导体图案132_2A的顶表面都可以位于第一垂直高度LV1。
换句话说，连接区域22中的连接位线147_2A的连接导电半导体图案132_2A在垂直方向(Z方向)上的厚度L1A可以小于单元区域20中的单元位线147的单元导电半导体图案132在垂直方向(Z方向)上的厚度L1。
在一些实施例中，连接区域22中的连接位线147_2A的顶表面可以位于与单元区域20中的单元位线147的顶表面相同的垂直高度。详细地，连接区域22中的连接位线147_2A的第一连接金属导电图案145_2A的顶表面可以位于与单元区域20中的单元位线147的第一单元金属导电图案145的顶表面相同的垂直高度。详细地，连接位线147_2A的第二连接金属导电图案146_2A的顶表面可以位于与单元区域20中的单元位线147的第二单元金属导电图案146的顶表面相同的垂直高度。换句话说，连接区域22中的第一连接金属导电图案145_2A和第二连接金属导电图案146_2A在垂直方向(Z方向)上的厚度L2A和L3A可以分别与单元区域20中的第一单元金属导电图案145和第二单元金属导电图案146在垂直方向(Z方向)上的厚度L2和L3基本相同。
换句话说，连接区域22中的连接位线147_2A在垂直方向(Z方向)上的厚度可以小于单元区域20中的单元位线147在垂直方向(Z方向)上的厚度。
在一些其他实施例中，连接区域22中的第一连接金属导电图案145_2A和第二连接金属导电图案146_2A在垂直方向(Z方向)上的厚度L2A和L3A可以分别大于单元区域20中的第一单元金属导电图案145和第二单元金属导电图案146在垂直方向(Z方向)上的厚度L2和L3。
根据实施例，可以提供包括具有垂直厚度L1A的连接导电半导体图案132_2A的半导体器件1A，该垂直厚度L1A小于单元导电半导体图案132的垂直厚度L1。由于连接导电半导体图案132_2A具有与单元导电半导体图案132位于相同垂直高度LV1的顶表面，所以设置在连接导电半导体图案132_2A上的第一连接金属导电图案145_2A和第二连接金属导电图案146_2A与第一单元金属导电图案145和第二单元金属导电图案146可以布置在相同的垂直高度。在这种情况下，在后续工艺中，可以改善由于将第一连接金属导电图案145_2A和第二连接金属导电图案146_2A蚀刻到比第一单元金属导电图案145和第二单元金属导电图案146更高的程度而导致的连接区域22中的电连接的劣化。换句话说，可以提供具有垂直厚度基本等于或大于第一单元金属导电图案145和第二单元金属导电图案146的垂直厚度的第一连接金属导电图案145_2A和第二连接金属导电图案146_2A的半导体器件1A。换句话说，可以通过实施例提供在连接区域22中具有改善的电连接的半导体器件1A。
在一些实施例中，覆盖单元位线147和连接位线147_2A的绝缘覆盖线148可以设置在单元位线147和连接位线147_2A上。绝缘覆盖线148可以包括多条绝缘覆盖线148A、148B和148C。多条绝缘覆盖线148A、148B和148C均可以包括氮化硅。
在一些实施例中，在单元区域20和连接区域22中，绝缘覆盖线148可以具有位于相同垂直高度的底表面。详细地，在单元区域20和连接区域22中，多条绝缘覆盖线148A、148B和148C均可以具有位于相同垂直高度的底表面。
在一些实施例中，端部间隔物172和174可以设置在连接区域22中的连接区域隔离层115上。端部间隔物172和174可以穿过连接绝缘层112_2、114_2和116_2、连接位线147_2A和第一绝缘覆盖线148A的一部分。
图6A和图6B示出了根据实施例的半导体器件1B的截面图。在下文中，将主要描述与参考图5A和图5B描述的半导体器件1A的不同之处。
在一些实施例中，连接位线147_2B可以设置在连接区域22中的连接绝缘层112_2、114_2和116_2上。
在一些实施例中，连接区域22中的连接位线147_2B的底表面可以位于比单元区域20中的单元位线147的底表面高的垂直高度。例如，单元区域20中的单元位线147的底表面可以位于第三垂直高度LV3，连接区域22中的连接位线147_2B的底表面可以位于高于第三垂直高度LV3的第二垂直高度LV2。
详细地，连接区域22中的连接位线147_2B的连接导电半导体图案132_2B的底表面可以位于比单元区域20中的单元位线147的单元导电半导体图案132的底表面高的垂直高度。例如，单元区域20中的单元导电半导体图案132的底表面可以位于第三垂直高度LV3，连接区域22中的连接导电半导体图案132_2B的底表面可以位于高于第三垂直高度LV3的第二垂直高度LV2。
详细地，连接区域22中的连接位线147_2B的连接导电半导体图案132_2B的顶表面可以位于比单元区域20中的单元位线147的单元导电半导体图案132的顶表面低的垂直高度。例如，单元区域20中的单元导电半导体图案132的顶表面可以位于第一垂直高度LV1，连接区域22中的连接导电半导体图案132_2B的顶表面可以位于低于第一垂直高度LV1的第四垂直高度LV4。
换句话说，连接区域22中的连接位线147_2B的连接导电半导体图案132_2B在垂直方向(Z方向)上的厚度L1B可以小于单元区域20中的单元位线147的单元导电半导体图案132在垂直方向(Z方向)上的厚度L1。
在一些实施例中，连接区域22中的连接位线147_2B的顶表面可以位于比单元区域20中的单元位线147的顶表面低的垂直高度。详细地，连接区域22中的连接位线147_2B的第一连接金属导电图案145_2B的顶表面可以位于比单元区域20中的单元位线147的第一单元金属导电图案145的顶表面低的垂直高度。详细地，连接位线147_2B的第二连接金属导电图案146_2B的顶表面可以位于比单元区域20中的单元位线147的第二单元金属导电图案146的顶表面低的垂直高度。例如，连接区域22中的第一连接金属导电图案145_2B和第二连接金属导电图案146_2B的垂直厚度L2B和L3B可以分别与单元区域20中的第一单元金属导电图案145和第二单元金属导电图案146的垂直厚度L2和L3基本相同。
换句话说，连接区域22中的连接位线147_2B在垂直方向(Z方向)上的厚度可以小于单元区域20中的单元位线147在垂直方向(Z方向)上的厚度。
在一些其他实施例中，连接区域22中的第一连接金属导电图案145_2B和第二连接金属导电图案146_2B的垂直厚度L2B和L3B可以大于单元区域20中的第一单元金属导电图案145和第二单元金属导电图案146的垂直厚度L2和L3。
在一些实施例中，与在单元区域20中相比，绝缘覆盖线148在连接区域22中可以具有位于较低垂直高度的底表面。详细地，与在单元区域20中相比，多条绝缘覆盖线148A、148B和148C在连接区域22中可以各自具有位于较低垂直高度的底表面。
根据实施例，可以提供包括具有垂直厚度L1B的连接导电半导体图案132_2B的半导体器件1B，该垂直厚度L1B小于单元导电半导体图案132的垂直厚度L1。当半导体器件1B的第一连接金属导电图案145_2B和第二连接金属导电图案146_2B布置在比第一单元金属导电图案145和第二单元金属导电图案146低的垂直高度时，可以改善由于将第一连接金属导电图案145_2B和第二连接金属导电图案146_2B蚀刻到比第一单元金属导电图案145和第二单元金属导电图案146更高的程度而导致的连接区域22中的电连接的劣化。换句话说，可以提供具有垂直厚度基本等于或大于第一单元金属导电图案145和第二单元金属导电图案146的垂直厚度的第一连接金属导电图案145_2B和第二连接金属导电图案146_2B的半导体器件1B。换句话说，可以通过实施例提供在连接区域22中具有改善的电连接的半导体器件1B。
图7A和图7B示出了根据实施例的半导体器件1C的截面图。将主要描述与参考图5A和图5B描述的半导体器件1A的不同之处。
在一些实施例中，连接位线147_2C可以设置在连接区域22中的连接绝缘层112_2、114_2和116_2上。不同于在半导体器件1A中，半导体器件1C的连接位线147_2C可以不包括设置在连接绝缘层112_2、114_2和116_2上的连接导电半导体图案。换句话说，半导体器件1C的设置在连接区域22中的连接位线147_2C可以包括直接设置在连接绝缘层112_2、114_2和116_2上的第一连接金属导电图案145_2C和第二连接金属导电图案146_2C。详细地，第一连接金属导电图案145_2C可以直接接触并设置在连接绝缘层112_2、114_2和116_2上。换句话说，第一连接金属导电图案145_2C的底表面的至少一部分可以位于与连接绝缘层112_2、114_2和116_2的顶表面相同的垂直高度。
在一些实施例中，连接区域22中的连接位线147_2C的底表面可以位于比单元区域20中的单元位线147的底表面高的垂直高度。例如，单元区域20中的单元位线147的底表面可以位于第三垂直高度LV3，连接区域22中的连接位线147_2C的底表面可以位于高于第三垂直高度LV3的第二垂直高度LV2。
详细地，连接区域22中的连接位线147_2C的第一连接金属导电图案145_2C的底表面可以位于比单元区域20中的单元位线147的单元导电半导体图案132的底表面高的垂直高度。例如，单元区域20中的单元导电半导体图案132的底表面可以位于第三垂直高度LV3，连接区域22中的第一连接金属导电图案145_2C的底表面可以位于高于第三垂直高度LV3的第二垂直高度LV2。
详细地，当单元区域20中的单元位线147的第一单元金属导电图案145的底表面位于第一垂直高度LV1时，连接区域22中的连接位线147_2C的第一连接金属导电图案145_2C的底表面可以位于低于第一垂直高度LV1的第二垂直高度LV2。详细地，连接区域22中的连接位线147_2C的第一连接金属导电图案145_2C的顶表面可以位于低于第一垂直高度LV1的第五垂直高度LV5。
在一些实施例中，连接区域22中的连接位线147_2C的顶表面可以位于比单元区域20中的单元位线147的顶表面低的垂直高度。详细地，连接区域22中的连接位线147_2C的第一连接金属导电图案145_2C的顶表面可以位于比单元区域20中的单元位线147的第一单元金属导电图案145的顶表面低的垂直高度。详细地，连接位线147_2C的第二连接金属导电图案146_2C的顶表面可以位于比单元区域20中的单元位线147的第二单元金属导电图案146的顶表面低的垂直高度。例如，连接区域22中的第一连接金属导电图案145_2C和第二连接金属导电图案146_2C在垂直方向(Z方向)上的厚度L2C和L3C可以分别与单元区域20中的第一单元金属导电图案145和第二单元金属导电图案146在垂直方向(Z方向)上的厚度L2和L3基本相同。
换句话说，连接区域22中的连接位线147_2C在垂直方向(Z方向)上的厚度可以小于单元区域20中的单元位线147在垂直方向(Z方向)上的厚度。
在一些其他实施例中，连接区域22中的第一连接金属导电图案145_2C和第二连接金属导电图案146_2C在垂直方向(Z方向)上的厚度L2C和L3C可以大于单元区域20中的第一单元金属导电图案145和第二单元金属导电图案146在垂直方向(Z方向)上的厚度L2和L3。
在一些实施例中，与在单元区域20中相比，绝缘覆盖线148在连接区域22中可以具有位于较低垂直高度的底表面。详细地，与在单元区域20中相比，多条绝缘覆盖线148A、148B和148C在连接区域22中可以各自具有位于较低垂直高度的底表面。
同时参考图5A、图5B、图6A、图6B、图7A和图7B，半导体器件1A、1B和1C可以分别包括在垂直方向(Z方向)上具有不同厚度的连接位线147_2A、147_2B和147_2C。详细地，半导体器件1A和半导体器件1B可以分别包括在垂直方向(Z方向)上具有不同厚度的连接导电半导体图案132_2A和连接导电半导体图案132_2B，而半导体器件1C可以不包括连接导电半导体图案。详细地，半导体器件1A、1B和1C的第一连接金属导电图案145_2A、145_2B和145_2C在垂直方向(Z方向)上的厚度可以基本上彼此相同，第二连接金属导电图案146_2A、146_2B和146_2C在垂直方向(Z方向)上的厚度可以基本上彼此相同。
例如，半导体器件1B的连接位线147_2B在垂直方向(Z方向)上的厚度可以小于半导体器件1A的连接位线147_2A在垂直方向(Z方向)上的厚度。例如，半导体器件1C的连接位线147_2C在垂直方向(Z方向)上的厚度可以小于半导体器件1B的连接位线147_2B在垂直方向(Z方向)上的厚度。
例如，半导体器件1A可以包括在垂直方向(Z方向)上具有厚度L1A的连接导电半导体图案132_2A，半导体器件1B可以包括在垂直方向(Z方向)上具有小于厚度L1A的厚度L1B的连接导电半导体图案132_2B。
例如，半导体器件1A的第一连接金属导电图案145_2A在垂直方向(Z方向)上的厚度L2A、半导体器件1B的第一连接金属导电图案145_2C在垂直方向(Z方向)上的厚度L2B和半导体器件1C的第一连接金属导电图案145_2C在垂直方向(Z方向)上的厚度L2C可以基本上彼此相同。类似地，第二连接金属导电图案146_2A在垂直方向(Z方向)上的厚度L3A、第二连接金属导电图案146_2B在垂直方向(Z方向)上的厚度L3B以及第二连接金属导电图案146_2C在垂直方向(Z方向)上的厚度L3C可以基本上彼此相同。
继续同时参考图5A、图5B、图6A、图6B、图7A和图7B，半导体器件1A、1B和1C的连接位线147_2A、147_2B和147_2C的底表面可以位于相同的垂直高度LV2。相比之下，半导体器件1A、1B和1C的连接位线147_2A、147_2B和147_2C的顶表面可以位于不同的垂直高度。详细地，连接位线147_2A、连接位线147_2B和连接位线147_2C可以以该顺序位于更高的垂直高度。
详细地，半导体器件1A的连接导电半导体图案132_2A的顶表面可以位于第一垂直高度LV1，半导体器件1B的连接导电半导体图案132_2B的顶表面可以位于低于第一垂直高度LV1的第四垂直高度LV4。
详细地，半导体器件1A的第一连接金属导电图案145_2A、半导体器件1B的第一连接金属导电图案145_2B和半导体器件1C的第一连接金属导电图案145_2C可以位于不同的垂直高度。例如，第一连接金属导电图案145_2A、第一连接金属导电图案145_2B和第一连接金属导电图案145_2C可以以该顺序位于更高的垂直高度。类似地，第二连接金属导电图案146_2A、第二连接金属导电图案146_2B和第二连接金属导电图案146_2C可以位于不同的垂直高度，并且第二连接金属导电图案146_2A、第二连接金属导电图案146_2B和第二连接金属导电图案146_2C可以以该顺序位于更高的垂直高度。
图8A示出了根据实施例的半导体器件2的截面图。将主要描述与参考图6A和图6B描述的半导体器件1B的不同之处。
在一些实施例中，布置在单元区域20中的衬底110内的多个有源区域118可以包括外部有源区域118O和内部有源区域118I。详细地，外部有源区域118O可以是多个有源区域118中与连接区域隔离层115相邻的有源区域。详细地，内部有源区域118I可以是多个有源区域118中的除了外部有源区域118O之外的如下有源区域：该有源区域与连接区域隔离层115通过位于其间的外部有源区域118O间隔开。多个有源区域118可以包括至少一个内部有源区域118I。多个有源区域118可以包括多个内部有源区域118I。
在一些实施例中，设置在单元区域20中的衬底110上的单元位线147可以包括设置在外部有源区域118O上的部分147_1。详细地，单元导电半导体图案132可以包括设置在外部有源区域118O上的部分132_1。详细地，第一单元金属导电图案145可以包括设置在外部有源区域118O上的部分145_1。详细地，第二单元金属导电图案146可以包括设置在外部有源区域118O上的部分146_1。
在一些实施例中，单元位线147的设置在外部有源区域118O上的部分147_1的顶表面可以具有比设置在内部有源区域118I上的其余部分的顶表面低的垂直高度。单元位线147的设置在外部有源区域118O上的部分147_1的底表面与设置在内部有源区域118I上的其余部分的底表面可以具有相同的垂直高度。
在一些实施例中，单元位线147的设置在单元区域20中的外部有源区域118O上的部分147_1的顶表面与连接区域22中的连接位线147_3的顶表面可以具有相同的垂直高度。单元位线147的设置在单元区域20中的外部有源区域118O上的部分147_1的底表面可以具有比连接区域22中的连接位线147_3的底表面低的垂直高度。
详细地，单元导电半导体图案132的设置在单元区域20中的外部有源区域118O上的部分132_1的顶表面的垂直高度低于设置在内部有源区域118I上的其余部分的顶表面，并且与连接区域22中的连接导电半导体图案132_3的顶表面相同。单元导电半导体图案132的设置在单元区域20中的外部有源区域118O上的部分132_1的底表面的垂直高度可以与设置在内部有源区域118I上的其余部分的底表面相同，并且低于连接区域22中的连接导电半导体图案132_3的底表面。
详细地，第一单元金属导电图案145的设置在单元区域20中的外部有源区域118O上的部分145_1的顶表面的垂直高度可以低于设置在内部有源区域118I上的其余部分的顶表面，并且与连接区域22中的第一连接金属导电图案145_3的顶表面相同。第一单元金属导电图案145的设置在单元区域20中的外部有源区域118O上的部分145_1的底表面的垂直高度可以低于设置在内部有源区域118I上的其余部分的底表面，并且与连接区域中的第一连接金属导电图案145_3的底表面相同。
详细地，第二单元金属导电图案146的设置在单元区域20中的外部有源区域118O上的部分146_1的顶表面的垂直高度可以低于设置在内部有源区域118I上的其余部分的顶表面，并且与连接区域22中的第二连接金属导电图案146_3的顶表面相同。第二单元金属导电图案146的设置在单元区域20中的外部有源区域118O上的部分146_1的底表面的垂直高度可以低于设置在内部有源区域118I上的其余部分的底表面，并且与连接区域22中的第二连接金属导电图案146_3的底表面相同。
图8B示出了根据实施例的半导体器件3的截面图。将主要描述与参考图5A和图5B描述的半导体器件1A的不同之处。
在一些实施例中，连接区域22可以包括与外围电路区域24相邻的部分和与单元区域20相邻的部分。从截面角度看，与外围电路区域24相邻的部分可以被定位成关于端部间隔物172和174和与单元区域20相邻的部分相对。连接导电半导体图案132_4可以包括与外围电路区域24相邻的部分132_5。
在一些实施例中，连接绝缘层112_2、114_2和116_2可以不设置在与外围电路区域24相邻的部分的连接区域隔离层115上。因此，连接导电半导体图案132_4的设置在连接区域22的与外围电路区域24相邻的部分的连接区域隔离层115上的部分132_5可以被布置成与连接区域隔离层115接触。换句话说，连接导电半导体图案132_4的部分132_5的底表面与连接区域隔离层115的顶表面可以位于相同的垂直高度。
在一些实施例中，连接导电半导体图案132_4的与外围电路区域24相邻的部分132_5的顶表面可以位于比单元导电半导体图案132的顶表面高的垂直高度。在一些实施例中，连接导电半导体图案132_4的部分132_5的顶表面可以位于比与单元区域20相邻的其余部分的顶表面更高的垂直高度。
在一些实施例中，第一连接金属导电图案145_4的设置在与外围电路区域24相邻的部分中的部分145_5的顶表面可以位于比第一单元金属导电图案145的顶表面高的垂直高度。在一些实施例中，第一连接金属导电图案145_4的部分145_5的顶表面可以位于比与单元区域20相邻的其余部分的顶表面高的垂直高度。
图9至图16C为根据实施例的制造半导体器件1A、1B和1C的方法的截面图。详细地，图9至图12是制造半导体器件1A、1B和1C的方法中共同的截面图，并且图13A至图16A、图13B至图16B和图13C至图16C分别是制造半导体器件1A、半导体器件1B和半导体器件1C的方法的截面图。
参考图9，可以在衬底110内布置连接区域隔离层115，以限定单元区域20、连接区域22和外围电路区域24。
参考图10，可以在单元区域20和连接区域22中的衬底110上设置绝缘层。详细地，可以在单元区域20中的衬底110上设置单元绝缘层112、114和116，可以在连接区域22中的连接区域隔离层115上设置连接绝缘层112_2、114_2和116_2。在一些实施例中，可以不在连接区域22中的连接区域隔离层115上的以及外围电路区域24中的衬底110上的部分区域中设置绝缘层。在一些实施例中，连接区域22中的连接区域隔离层115上的连接绝缘层112_2、114_2和116_2可以布置在比单元区域20中的衬底110上的单元绝缘层112、114和116高的垂直高度。
参考图11，可以在衬底110上设置预备导电半导体图案P132。详细地，在单元区域20中，可以在单元绝缘层112、114和116上设置预备导电半导体图案P132。详细地，在连接区域22中，可以在连接绝缘层112_2、114_2和116_2以及连接区域隔离层115上设置预备导电半导体图案P132。详细地，在外围电路区域24中，可以在衬底110上设置预备导电半导体图案P132。
在一些实施例中，布置在连接区域22中的预备导电半导体图案P132的顶表面和底表面的垂直高度可以分别高于布置在单元区域20和外围电路区域24中的预备导电半导体图案P132的顶表面和底表面。
参考图12，可以在预备导电半导体图案P132上设置第一掩模MK1。第一掩模MK1可以包括暴露预备导电半导体图案P132的部分区域的第一掩模孔MKH1。第一掩模孔MKH1可以暴露连接区域22中的预备导电半导体图案P132的一部分。详细地，第一掩模孔MKH1可以暴露连接区域22中的预备导电半导体图案P132的位于高垂直高度的部分。
在一些实施例中，尽管未示出，第一掩模孔MKH1可以暴露连接区域22中的预备导电半导体图案P132的位于高垂直高度的部分和单元区域20中的预备导电半导体图案P132的一部分。详细地，单元区域20中的预备导电半导体图案P132的由第一掩模孔MKH1暴露的部分可以包括预备导电半导体图案P132的设置在外部有源区域118O上的部分。
参考图13A、图13B和图13C，可以蚀刻图12的预备导电半导体图案P132的由图12的第一掩模孔MKH1暴露的部分，以形成单元导电半导体图案132和连接导电半导体图案132_2A和132_2B。
在一些实施例中，如图13A所示，预备导电半导体图案P132的由第一掩模孔MKH1暴露的部分可以被蚀刻成与单元区域20中的单元导电半导体图案132具有相同的垂直高度。换句话说，连接导电半导体图案132_2A的顶表面与单元导电半导体图案132的顶表面可以具有相同的垂直高度。
在一些实施例中，如图13B所示，预备导电半导体图案P132的由第一掩模孔MKH1暴露的部分可以被蚀刻成具有比单元区域20中的单元导电半导体图案132低的垂直高度。换句话说，连接导电半导体图案132_2B的顶表面可以具有比单元导电半导体图案132的顶表面低的垂直高度。
在一些实施例中，如图13C所示，可以蚀刻由第一掩模孔MKH1暴露的全部预备导电半导体图案P132。换句话说，可以蚀刻由第一掩模孔MKH1暴露的全部预备导电半导体图案P132，从而暴露连接绝缘层112_2、114_2和116_2。
在一些实施例中，尽管未示出，但是当第一掩模孔MKH1还暴露设置在外部有源区域118O上的预备导电半导体图案P132的一部分时，可以蚀刻由第一掩模孔MKH1暴露的该部分。换句话说，设置在外部有源区域118O上的单元导电半导体图案的该部分可以具有位于比其余部分低的垂直高度的顶表面。
参考图14A、图14B和图14C，可以通过布置单元金属导电图案145和146以及连接金属导电图案145_2A、146_2A、145_2B、146_2B、145_2C和146_2C，来形成单元位线147和连接位线147_2A、147_2B和147_2C。详细地，第一单元金属导电图案145和第一连接金属导电图案145_2A、145_2B和145_2C可以具有相同的垂直厚度。详细地，第二单元金属导电图案146和第二连接金属导电图案146_2A、146_2B和146_2C可以具有相同的垂直厚度。可以在单元位线147和连接位线147_2A、147_2B和147_2C上设置第一绝缘覆盖线148A。
在一些实施例中，如图14A所示，第一连接金属导电图案145_2A与第一单元金属导电图案145可以具有相同的垂直高度。第二连接金属导电图案146_2A与第二单元金属导电图案146可以具有相同的垂直高度。第一绝缘覆盖线148A在单元区域20和连接区域22中可以具有布置在相同垂直高度的底表面。
在一些实施例中，如图14B所示，第一连接金属导电图案145_2B可以具有比第一单元金属导电图案145低的垂直高度。第二连接金属导电图案146_2B可以具有比第二单元金属导电图案146低的垂直高度。与在单元区域20中相比，第一绝缘覆盖线148A在连接区域22中可以具有布置在较低垂直高度的底表面。
在一些实施例中，如图14C所示，第一连接金属导电图案145_2C可以具有比第一单元金属导电图案145低的垂直高度。第二连接金属导电图案146_2C可以具有比第二单元金属导电图案146低的垂直高度。与在单元区域20中相比，第一绝缘覆盖线148A在连接区域22中可以具有布置在较低垂直高度的底表面。
参考图15A、图15B和图15C，可以通过蚀刻第一绝缘覆盖线148A的一部分和连接位线147_2A、147_2B和147_2C的一部分，来形成第一端部间隔物172和第二端部间隔物174，然后可以形成覆盖第一绝缘覆盖线148A和第二端部间隔物174的第二绝缘覆盖线148B。第一端部间隔物172可以包括氮化物，第二端部间隔物174可以包括氧化物。第二绝缘覆盖线148B可以包括氮化物。第二端部间隔物174可以形成为比第一端部间隔物172厚。第二绝缘覆盖线148B可以形成为比第二端部间隔物174薄。在一些实施例中，第二绝缘覆盖线148B可以形成为共形地覆盖第一绝缘覆盖线148A的顶表面、第二端部间隔物174的侧表面和连接区域隔离层115的顶表面的一部分。
随后，可以在第二绝缘覆盖线148B上形成逻辑填充层176。逻辑填充层176可以包括氧化物。在一些实施例中，第二绝缘覆盖线148B的最上端和逻辑填充层176的最上端可以位于相同的垂直高度。
参考图16A、图16B和图16C，可以在逻辑填充层176和第二绝缘覆盖线148B上形成第三绝缘覆盖线148C。例如，第三绝缘覆盖线148C可以包括氮化物。第二绝缘覆盖线148B可以形成为具有比第一绝缘覆盖线148A和第三绝缘覆盖线148C中的每一者小的厚度。
尽管上文已参考附图对实施例进行了描述，但是本领域普通技术人员将理解，在不改变本发明构思的精神或基本特征的情况下，可以以其他特定形式来实现本发明构思。因此，应理解，上述实施例应理解为说明性的，而不是在所有方面都受到限制。
尽管已参考本发明构思的实施例具体展示和描述了本发明构思，但是应理解，在不脱离所附权利要求的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括单元区域和围绕所述单元区域的连接区域；
多个单元器件隔离层，所述多个单元器件隔离层位于所述衬底的所述单元区域中，并且在所述衬底的所述单元区域中限定多个有源区域；
单元字线，所述单元字线在所述衬底的所述单元区域上跨所述多个有源区域沿第一水平方向延伸；
单元位线，所述单元位线包括单元金属导电图案，所述单元金属导电图案在所述衬底的所述单元区域上沿第二水平方向延伸，所述第二水平方向与所述第一水平方向相交；以及
连接位线，所述连接位线包括连接金属导电图案，所述连接金属导电图案在所述衬底的所述连接区域上沿所述第二水平方向延伸，
其中，
所述连接位线的顶表面位于等于或低于所述单元位线的顶表面的垂直高度，并且
所述连接金属导电图案在垂直方向上的高度等于或大于所述单元金属导电图案在所述垂直方向上的高度。
2.根据权利要求1所述的半导体器件，所述半导体器件还包括：
连接区域隔离层，所述连接区域隔离层位于所述衬底的所述连接区域中，
其中，所述连接区域隔离层的顶表面位于比所述单元区域中的所述衬底高的垂直高度。
3.根据权利要求1所述的半导体器件，其中，
所述单元位线还包括位于所述单元金属导电图案与所述衬底之间的单元导电半导体图案，
所述连接位线还包括位于所述连接金属导电图案与所述衬底之间的连接导电半导体图案，并且
所述连接导电半导体图案的顶表面位于等于或低于所述单元导电半导体图案的顶表面的垂直高度。
4.根据权利要求1所述的半导体器件，其中，
所述连接位线的底表面位于等于或高于所述单元位线的底表面的垂直高度。
5.根据权利要求1所述的半导体器件，其中，所述连接位线在所述垂直方向上的厚度小于所述单元位线在所述垂直方向上的厚度。
6.根据权利要求1所述的半导体器件，所述半导体器件还包括：
连接绝缘层，所述连接绝缘层位于所述连接区域中的所述衬底与所述连接位线之间，
其中，所述连接金属导电图案的底表面的至少一部分与所述连接绝缘层的顶表面直接接触。
7.根据权利要求1所述的半导体器件，所述半导体器件还包括：
连接区域隔离层，所述连接区域隔离层位于所述衬底的所述连接区域中，
其中，
所述多个有源区域包括外部有源区域和至少一个内部有源区域，
所述外部有源区域与所述连接区域隔离层相邻，
所述至少一个内部有源区域与所述连接区域隔离层通过位于其间的所述外部有源区域间隔开，并且
所述单元位线的位于所述外部有源区域上的至少一部分的顶表面的垂直高度等于或低于所述单元位线的设置在所述内部有源区域上的其余部分的顶表面。
8.根据权利要求1所述的半导体器件，所述半导体器件还包括：
单元绝缘层，所述单元绝缘层位于所述单元区域中的所述衬底与所述单元位线之间；以及
连接绝缘层，所述连接绝缘层位于所述连接区域中的所述衬底与所述连接位线之间，
其中，所述连接绝缘层的顶表面位于比所述单元绝缘层的顶表面高的垂直高度。
9.根据权利要求1所述的半导体器件，其中，
所述连接金属导电图案的底表面位于等于或低于所述单元金属导电图案的底表面的垂直高度。
10.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括单元区域和围绕所述单元区域的连接区域；
多个单元器件隔离层，所述多个单元器件隔离层位于所述衬底的所述单元区域中，并且在所述衬底的所述单元区域中限定多个有源区域；
单元字线，所述单元字线在所述衬底的所述单元区域上跨所述多个有源区域沿第一水平方向延伸；
单元位线，所述单元位线包括单元导电半导体图案，所述单元导电半导体图案在所述衬底的所述单元区域上沿第二水平方向延伸，所述第二水平方向与所述第一水平方向相交；以及
连接位线，所述连接位线包括连接导电半导体图案，所述连接导电半导体图案在所述衬底的所述连接区域上沿所述第二水平方向延伸，
其中，所述连接导电半导体图案的一部分在垂直方向上的高度低于所述单元导电半导体图案在所述垂直方向上的高度。
11.根据权利要求10所述的半导体器件，其中，所述连接导电半导体图案的顶表面位于等于或低于所述单元导电半导体图案的顶表面的垂直高度。
12.根据权利要求10所述的半导体器件，其中，所述连接导电半导体图案的底表面位于等于或高于所述单元导电半导体图案的底表面的垂直高度。
13.根据权利要求10所述的半导体器件，其中，
所述单元位线包括单元金属导电图案，
所述连接位线包括连接金属导电图案，并且
所述连接金属导电图案的底表面位于等于或低于所述单元金属导电图案的底表面的垂直高度。
14.根据权利要求10所述的半导体器件，其中，
所述单元位线包括单元金属导电图案，
所述连接位线包括连接金属导电图案，并且
所述连接金属导电图案在所述垂直方向上的高度等于或大于所述单元金属导电图案在所述垂直方向上的高度。
15.根据权利要求10所述的半导体器件，其中，所述连接位线在所述垂直方向上的高度小于所述单元位线在所述垂直方向上的高度。
16.根据权利要求10所述的半导体器件，所述半导体器件还包括：
连接区域隔离层，所述连接区域隔离层位于所述衬底的所述连接区域中，
其中，所述连接区域隔离层的顶表面位于比所述单元区域中的所述衬底高的垂直高度。
17.根据权利要求10所述的半导体器件，其中，
所述衬底还包括外围电路区域，所述外围电路区域与所述单元区域通过位于其间的所述连接区域间隔开，并且
所述连接导电半导体图案的与所述外围电路区域相邻的部分的顶表面位于比所述单元导电半导体图案的顶表面高的垂直高度。
18.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括单元区域和围绕所述单元区域的连接区域；
单元器件隔离层，所述单元器件隔离层位于所述衬底的所述单元区域中，并且在所述衬底的所述单元区域中限定有源区域；
单元字线，所述单元字线在所述衬底的所述单元区域上跨所述有源区域沿第一水平方向延伸；
单元位线，所述单元位线在所述衬底的所述单元区域上沿第二水平方向延伸，所述第二水平方向与所述第一水平方向相交；以及
连接位线，所述连接位线在所述衬底的所述连接区域上沿所述第二水平方向延伸，
其中，
所述单元位线包括单元导电半导体图案和位于所述单元导电半导体图案上的单元金属导电图案，
所述连接位线包括连接导电半导体图案和位于所述连接导电半导体图案上的连接金属导电图案，
所述单元导电半导体图案和所述连接导电半导体图案均包括多晶硅，
所述连接导电半导体图案的顶表面位于等于或低于所述单元导电半导体图案的顶表面的垂直高度，并且
所述连接金属导电图案的顶表面与所述单元金属导电图案的顶表面之间的垂直高度差等于或小于所述连接金属导电图案的底表面与所述单元金属导电图案的底表面之间的垂直高度差。
19.根据权利要求18所述的半导体器件，其中，所述连接导电半导体图案的底表面位于等于或高于所述单元导电半导体图案的底表面的垂直高度。
20.根据权利要求18所述的半导体器件，其中，所述连接位线在垂直方向上的高度小于所述单元位线在所述垂直方向上的高度。
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