JPH02312242A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH02312242A JPH02312242A JP13344489A JP13344489A JPH02312242A JP H02312242 A JPH02312242 A JP H02312242A JP 13344489 A JP13344489 A JP 13344489A JP 13344489 A JP13344489 A JP 13344489A JP H02312242 A JPH02312242 A JP H02312242A
- Authority
- JP
- Japan
- Prior art keywords
- extraction electrode
- base
- collector
- emitter
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000605 extraction Methods 0.000 claims description 53
- 238000009792 diffusion process Methods 0.000 claims description 31
- 239000012535 impurity Substances 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000011049 filling Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 9
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229910020169 SiOa Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速・高密度の半導体装置及びその製造方法
特にバイポーラ型トランジスタの製造方法に関するもの
であも 従来の技術 従来 高速・高密度の半導体装置として(友 例えば昭
和58年電子通信学会半導体材料部門全国大会(P 、
247)で提案されている自己整合技術を用いた第2
図のごとき構造のものがある。このバイポーラ型トラン
ジスタ(よ エミッタ16とベース17が自己整合的に
形成され エミッタ16の微細化及びエミッタ引出し電
極8とベース引出し電極13の距離を短くすることによ
って、エミッタ・ベース間容i ベース・コレクタ間容
重 ベース抵抗等を低減してトランジスタの高速化を図
っていも発明が解決しようとする課題 このような従来の方法において(戴 自己整合技術によ
りエミッ久 ベースを微細化している爪エミッ久 ベー
スの微細化に比べて、コレクタ領域の微細化があまり行
なわれておらず、コレクタ面構 コレクタ・基板間容重
コレクタ抵抗が大きいという問題点があった 本発明(友 かかる点に鑑みてなされたもので、素子面
構 寄生容量、寄生抵抗を低減した高速・高密度の半導
体装置を提供することを目的とす4課題を解決するため
の手段 本発明(よ 第1の溝部及び第2の溝部をエミッタ引出
し電極に対して自己整合的に形成し 前記第1の溝部及
び第2の溝部に導電膜を充填してベース引出し電極及び
コレクタ引出し電極を形成するとともに ベース拡散層
とコレクタ引出し電極間と、エミッタ拡散層、エミッタ
引出し電極とベース引出し電極及びコレクタ引出し電極
間が第1の溝部、第2の溝部及びエミッタ引出し電極の
側面に同時形成された薄い絶縁膜で自己整合的に分離さ
せるという構成を備えたものである。
特にバイポーラ型トランジスタの製造方法に関するもの
であも 従来の技術 従来 高速・高密度の半導体装置として(友 例えば昭
和58年電子通信学会半導体材料部門全国大会(P 、
247)で提案されている自己整合技術を用いた第2
図のごとき構造のものがある。このバイポーラ型トラン
ジスタ(よ エミッタ16とベース17が自己整合的に
形成され エミッタ16の微細化及びエミッタ引出し電
極8とベース引出し電極13の距離を短くすることによ
って、エミッタ・ベース間容i ベース・コレクタ間容
重 ベース抵抗等を低減してトランジスタの高速化を図
っていも発明が解決しようとする課題 このような従来の方法において(戴 自己整合技術によ
りエミッ久 ベースを微細化している爪エミッ久 ベー
スの微細化に比べて、コレクタ領域の微細化があまり行
なわれておらず、コレクタ面構 コレクタ・基板間容重
コレクタ抵抗が大きいという問題点があった 本発明(友 かかる点に鑑みてなされたもので、素子面
構 寄生容量、寄生抵抗を低減した高速・高密度の半導
体装置を提供することを目的とす4課題を解決するため
の手段 本発明(よ 第1の溝部及び第2の溝部をエミッタ引出
し電極に対して自己整合的に形成し 前記第1の溝部及
び第2の溝部に導電膜を充填してベース引出し電極及び
コレクタ引出し電極を形成するとともに ベース拡散層
とコレクタ引出し電極間と、エミッタ拡散層、エミッタ
引出し電極とベース引出し電極及びコレクタ引出し電極
間が第1の溝部、第2の溝部及びエミッタ引出し電極の
側面に同時形成された薄い絶縁膜で自己整合的に分離さ
せるという構成を備えたものである。
作用
本発明は上述の構成によって、エミッタ引出し電極に対
して自己整合的に形成した第1の溝部及び第2の溝部に
導電膜を充填してベース引出し電極及びコレクタ引出し
電極を形成するとともに第1の溝部、第2の溝部及びエ
ミッタ引出し電極の側面に同時形成した薄い絶縁膜でベ
ース拡散層とコレクタ引出し電極間と、エミッタ拡散層
及びエミッタ引出し電極とベース引出し電極及びコレク
タ引出し電極間を自己整合的に分離することにより、素
子面構 寄生容量、寄生抵抗を大幅に低減することがで
き、高速・高密度の半導体装置を実現することができる
。
して自己整合的に形成した第1の溝部及び第2の溝部に
導電膜を充填してベース引出し電極及びコレクタ引出し
電極を形成するとともに第1の溝部、第2の溝部及びエ
ミッタ引出し電極の側面に同時形成した薄い絶縁膜でベ
ース拡散層とコレクタ引出し電極間と、エミッタ拡散層
及びエミッタ引出し電極とベース引出し電極及びコレク
タ引出し電極間を自己整合的に分離することにより、素
子面構 寄生容量、寄生抵抗を大幅に低減することがで
き、高速・高密度の半導体装置を実現することができる
。
実施例
第1図は本発明の半導体装置の一実施例を示す製造工程
断面図であム 以上 第1図に基づいて半導体装置の製
造方法を説明すも P型半導体基板lにN型埋込み層2を形成しN型エピタ
キシャル層3を成長した後、例えばBOX分離法を用い
て分離領域4を形成すも 次に分離領域4に囲まれた島
領域に例えばレジストをマスクにしてボロン等のP型不
純物をイオン注入した後、例えば900℃30分程度の
熱処理を行い、 ベース拡散層5を形成すも この場合
、島領域表面に薄い5in2膜を形成し この薄い5i
02膜を通してイオン注入し ベース拡散層5を形成し
熱処理をした後、薄い5if2膜を除去してもよ(−次
に例えば減圧CVD法により批点 あるいは燐等のN型
不純物を含む約3000人の導電膜たとえば多結晶シリ
コン膜6を堆積すム この場合ノンドープ多結晶シリコ
ン膜を堆積した後、例えばイオン注入法により多結晶シ
リコン膜中にN型不純物を導入してもよ(℃ さらに例
えば常圧CVD法により約3000人のS i Oa膜
7を堆積する(第1図a)。
断面図であム 以上 第1図に基づいて半導体装置の製
造方法を説明すも P型半導体基板lにN型埋込み層2を形成しN型エピタ
キシャル層3を成長した後、例えばBOX分離法を用い
て分離領域4を形成すも 次に分離領域4に囲まれた島
領域に例えばレジストをマスクにしてボロン等のP型不
純物をイオン注入した後、例えば900℃30分程度の
熱処理を行い、 ベース拡散層5を形成すも この場合
、島領域表面に薄い5in2膜を形成し この薄い5i
02膜を通してイオン注入し ベース拡散層5を形成し
熱処理をした後、薄い5if2膜を除去してもよ(−次
に例えば減圧CVD法により批点 あるいは燐等のN型
不純物を含む約3000人の導電膜たとえば多結晶シリ
コン膜6を堆積すム この場合ノンドープ多結晶シリコ
ン膜を堆積した後、例えばイオン注入法により多結晶シ
リコン膜中にN型不純物を導入してもよ(℃ さらに例
えば常圧CVD法により約3000人のS i Oa膜
7を堆積する(第1図a)。
次にレジスト100をマスクにして、例えばドライエツ
チングによりSing膜7及び多結晶シリコン膜6をエ
ツチングして、エミッタ引出し電極8となる多結晶シリ
コンパターンを形成するとともくさらにベース拡散層5
をエツチングしてベース拡散層5内に浅い溝部9を形成
する(第1図b))。
チングによりSing膜7及び多結晶シリコン膜6をエ
ツチングして、エミッタ引出し電極8となる多結晶シリ
コンパターンを形成するとともくさらにベース拡散層5
をエツチングしてベース拡散層5内に浅い溝部9を形成
する(第1図b))。
次にレジスト100を除去した微 ベースコンタクト5
0となる領域に形成された溝部9をレジスト101でカ
バーし コレクタコンタクトとなる領域の溝部9をさら
にエツチングしてN型埋込み層2に達する深い溝部lO
を形成する(第1図C)。
0となる領域に形成された溝部9をレジスト101でカ
バーし コレクタコンタクトとなる領域の溝部9をさら
にエツチングしてN型埋込み層2に達する深い溝部lO
を形成する(第1図C)。
次にレジスト101を除去した後、900℃30分程度
の酸化を行なl、X、約500人の5in2膜11を形
成した後、CVD法により約2000人のSiO2膜1
2膜形2すも さらに5102膜11.5iOa膜12
を異方性ドライエツチングによりエツチングしてエミッ
タ引出し電極8、溝部9及び溝部10の側面にのみS
i 02膜II、 !2を残す。 この場合 熱酸化よ
り約1000人のSiO2膜を形成した表 この5in
1!膜を異方性ドライエツチングによりエツチングして
エミッタ引出し電極8、溝部9及び溝部10の側面にの
み5iC)a膜を残してもよ(−次に例えば減圧CVD
法により約15000人の導電膜たとえば多結晶シリコ
ン膜を堆積した後、例えばエッチバック法あるいはウェ
ットエツチング法により溝部9及び溝部10に多結晶シ
リコン膜を充填してベース引出し電極13及びコレクタ
引出し電極14を形成する(第1図d)。
の酸化を行なl、X、約500人の5in2膜11を形
成した後、CVD法により約2000人のSiO2膜1
2膜形2すも さらに5102膜11.5iOa膜12
を異方性ドライエツチングによりエツチングしてエミッ
タ引出し電極8、溝部9及び溝部10の側面にのみS
i 02膜II、 !2を残す。 この場合 熱酸化よ
り約1000人のSiO2膜を形成した表 この5in
1!膜を異方性ドライエツチングによりエツチングして
エミッタ引出し電極8、溝部9及び溝部10の側面にの
み5iC)a膜を残してもよ(−次に例えば減圧CVD
法により約15000人の導電膜たとえば多結晶シリコ
ン膜を堆積した後、例えばエッチバック法あるいはウェ
ットエツチング法により溝部9及び溝部10に多結晶シ
リコン膜を充填してベース引出し電極13及びコレクタ
引出し電極14を形成する(第1図d)。
次にレジストをマスクにしてベース引出し電極I3にボ
ロン等のP型不純物をイオン注入し レジストを除去し
た抵 新たにレジストをマスクにしてコレクタ引出し電
極14に砒素等のN型不純物をイオン注入すも 次に例
えばCVD法により約3000人のSiO2膜15膜形
5した抵 例えば950℃60分程度の熱処理を行な(
\ エミッタ引出し電極8、コレクタ引出し電極14.
ベース引出し電極13から不純物を拡散L エミッタ拡
散層Rベースコンタクト拡散層17、コレクタコンタク
ト拡散層18を形成すa この時エミッタ・ベース接合
面が溝部9の底面よりも上に位置するように拡散を行な
う。
ロン等のP型不純物をイオン注入し レジストを除去し
た抵 新たにレジストをマスクにしてコレクタ引出し電
極14に砒素等のN型不純物をイオン注入すも 次に例
えばCVD法により約3000人のSiO2膜15膜形
5した抵 例えば950℃60分程度の熱処理を行な(
\ エミッタ引出し電極8、コレクタ引出し電極14.
ベース引出し電極13から不純物を拡散L エミッタ拡
散層Rベースコンタクト拡散層17、コレクタコンタク
ト拡散層18を形成すa この時エミッタ・ベース接合
面が溝部9の底面よりも上に位置するように拡散を行な
う。
またベースコンタクト拡散層17がベース拡散層5と接
続されも 最後にS i Oe膜7及び5ift膜15
を開口してコンタクト窓19.20.21を形成LA1
等により電極配線22.23.24を形成してこの半導
体装置は完成する(第1図e)。
続されも 最後にS i Oe膜7及び5ift膜15
を開口してコンタクト窓19.20.21を形成LA1
等により電極配線22.23.24を形成してこの半導
体装置は完成する(第1図e)。
本実施例ではレジストをマスクにしてボロン等のP型不
純物をイオン注入した徽 例えば900℃30分程度の
熱処理を行しく ベース拡散層5を形成しため(ノンド
ープ多結晶シリコン膜を堆積した眞例えばイオン注入法
により多結晶シリコン膜中にボロン等のP型不純物を導
入し 熱処理により多結晶シリコン膜からP型不純物を
拡散してベース拡散層5を形成してもよ(〜 この場合
多結晶シリコン膜を引き続いてエミッタ引出し電極8
として用いることができも また 本実施例ではコンタ
クト窓19を素子領域上に形成している力丈 分離酸化
膜上に形成することも可能であも 発明の効果 以上のよう(ミ 本発明はエミッタ引出し電極に対して
自己整合的に形成した第1の溝部及び第2の溝部に導電
膜を充填してベース引出し電極及びコレクタ引出し電極
を形成するとともに ベース拡散層とコレクタ引出し電
極間と、エミッタ拡散層、エミッタ引出し電極とベース
引出し電極及びコレクタ引出し電極間が第1の溝部 第
2の溝部及びエミッタ引出し電極の側面に同時形成され
た薄い絶縁膜で自己整合的に分離されるようにしている
ことにより、素子面積を低減することができ、コレクタ
・基板間容1 エミッタ・ベース間容量コレクタ・ベー
ス間容1 コレクタ抵抗の小さい高速・高密度の半導体
装置を実現でき、実用的にきわめて有眉であも さらに加えて、本発明では多結晶シリコンによりエミッ
タ電極を形成しており、素子領域上の外にコンタクト窓
を形成することも可能であり、素子面積を低減でき、高
速・高密度の半導体装置を実現することができも
純物をイオン注入した徽 例えば900℃30分程度の
熱処理を行しく ベース拡散層5を形成しため(ノンド
ープ多結晶シリコン膜を堆積した眞例えばイオン注入法
により多結晶シリコン膜中にボロン等のP型不純物を導
入し 熱処理により多結晶シリコン膜からP型不純物を
拡散してベース拡散層5を形成してもよ(〜 この場合
多結晶シリコン膜を引き続いてエミッタ引出し電極8
として用いることができも また 本実施例ではコンタ
クト窓19を素子領域上に形成している力丈 分離酸化
膜上に形成することも可能であも 発明の効果 以上のよう(ミ 本発明はエミッタ引出し電極に対して
自己整合的に形成した第1の溝部及び第2の溝部に導電
膜を充填してベース引出し電極及びコレクタ引出し電極
を形成するとともに ベース拡散層とコレクタ引出し電
極間と、エミッタ拡散層、エミッタ引出し電極とベース
引出し電極及びコレクタ引出し電極間が第1の溝部 第
2の溝部及びエミッタ引出し電極の側面に同時形成され
た薄い絶縁膜で自己整合的に分離されるようにしている
ことにより、素子面積を低減することができ、コレクタ
・基板間容1 エミッタ・ベース間容量コレクタ・ベー
ス間容1 コレクタ抵抗の小さい高速・高密度の半導体
装置を実現でき、実用的にきわめて有眉であも さらに加えて、本発明では多結晶シリコンによりエミッ
タ電極を形成しており、素子領域上の外にコンタクト窓
を形成することも可能であり、素子面積を低減でき、高
速・高密度の半導体装置を実現することができも
第1図は本発明の一実施例にかかる半導体装置の製造方
法を示す工程断面は 第2図は従来の半導体装置の構造
断面図であム 5・・・ベース拡散層 8・・・エミッタ引出し電極I
I、12. 15・・・5iOa風 I3・・・ベース
引出し電楓工4・・・コレクタ引出し電i 16・・
・エミッタ拡散層I7・・・ベースコンタクト拡散#1
8・・・コレクタコンタクト拡散層50・・・ベースコ
ンタクト、51・・・コレクタコンタクト。 代理人の氏名 弁理士 粟野重孝 はか1名萬 1 区 51フレクタコンタグト コレフグフンダクト多装χC− 司 2 図 ペースゴンタクト層
法を示す工程断面は 第2図は従来の半導体装置の構造
断面図であム 5・・・ベース拡散層 8・・・エミッタ引出し電極I
I、12. 15・・・5iOa風 I3・・・ベース
引出し電楓工4・・・コレクタ引出し電i 16・・
・エミッタ拡散層I7・・・ベースコンタクト拡散#1
8・・・コレクタコンタクト拡散層50・・・ベースコ
ンタクト、51・・・コレクタコンタクト。 代理人の氏名 弁理士 粟野重孝 はか1名萬 1 区 51フレクタコンタグト コレフグフンダクト多装χC− 司 2 図 ペースゴンタクト層
Claims (2)
- (1)一方導電型半導体基板と、この半導体基板に形成
された他方導電型埋込み層と、前記半導体基板上に形成
された他方導電型のエピタキシャル層と、このエピタキ
シャル層に形成された絶縁分離膜に囲まれた島領域と、
他方導電型の不純物を含む導電膜からなり、前記島領域
上の所定位置に形成され、その一組の向かい合う辺が二
辺とも前記絶縁膜上に延在してなるエミッタ引出し電極
と、このエミッタ引出し電極に対して自己整合的に形成
された第1の溝部及び第2の溝部と、前記第1の溝部、
第2の溝部及びエミッタ引出し電極の側面に同時形成さ
れた薄い絶縁膜と、前記第1の溝部内に充填された一方
導電型の不純物を含む導電膜からなるベース引出し電極
と、前記第2の溝部内に充填された他方導電型の不純物
を含む導電膜からなるコレクタ引出し電極と、前記ベー
ス引出し電極から前記第1の溝部の底面を通して一方導
電型の不純物が拡散されて形成されたベースコンタクト
拡散層と、前記コレクタ引出し電極から前記第2の溝部
の底面を通して他方導電型の不純物が拡散されて形成さ
れたコレクタコンタクト拡散層と、前記エミッタ引出し
電極の下方に形成され前記ベースコンタクト拡散層に接
続されてなる一方導電型のベース拡散層と、前記エミッ
タ引出し電極から他方導電型の不純物が拡散されて前記
ベース拡散層内に形成された他方導電型のエミッタ拡散
層を具備し、前記第1の溝部よりも第2の溝部が深く、
また前記エミッタ拡散層の底面が前記第1の溝部の底面
よりも上方に位置し、さらに前記ベース拡散層と前記コ
レクタ引出し電極間と、前記エミッタ拡散層及び前記エ
ミッタ引出し電極と前記ベース引出し電極及び前記コレ
クタ引出し電極間が前記第1の溝部、第2の溝部及びエ
ミッタ引出し電極の側面に同時形成された薄い絶縁膜で
自己整合的に分離されていることを特徴とする半導体装
置。 - (2)一方導電型半導体基板に他方導電型の埋込み層及
びエピタキシャル層を形成した後に 絶縁分離膜を形成
し、エピタキシャル層内に島領域を形成する工程と、前
記島領域に一方導電型のベース拡散層を形成する工程と
、前記島領域の所定位置に その上面に第1の絶縁膜が
形成されてなる他方導電型の不純物を含む第1の導電膜
からなるエミッタ引出し電極を形成するとともに ベー
スコンタクト及びコレクタコンタクトとなる領域に所定
の深さの第1の溝部を形成する工程と、前記第1の溝部
の内、前記ベースコンタクトとなる領域のみレジストで
被覆した後、前記絶縁分離膜、前記第1の絶縁膜及び前
記レジストをマスクにしてエッチングを行い、コレクタ
コンタクトとなる領域に前記埋込み層に達する第2の溝
部を形成する工程と、前記第1、第2の溝部及び前記エ
ミッタ引出し電極の側面に第2の絶縁膜を形成する工程
と、前記第1及び第2の溝部にそれぞれベース引出し電
極及びコレクタ引出し電極となる第2の導電膜を充填す
る工程と、前記ベース引出し電極に一方導電型の不純物
を導入する工程と、前記コレクタ引出し電極に他方導電
型の不純物を導入する工程と、前記エミッタ引出し電極
、前記コレクタ引出し電極及び前記ベース引出し電極か
ら不純物を拡散してエミッタ拡散層、前記埋込み層と接
続されてなるコレクタコンタクト拡散層及び前記ベース
拡散層と接続されてなるベースコンタクト拡散層を形成
する工程とを備えた半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13344489A JPH02312242A (ja) | 1989-05-26 | 1989-05-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13344489A JPH02312242A (ja) | 1989-05-26 | 1989-05-26 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02312242A true JPH02312242A (ja) | 1990-12-27 |
Family
ID=15104920
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13344489A Pending JPH02312242A (ja) | 1989-05-26 | 1989-05-26 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02312242A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5358884A (en) * | 1992-09-11 | 1994-10-25 | Micron Technology, Inc. | Dual purpose collector contact and isolation scheme for advanced bicmos processes |
-
1989
- 1989-05-26 JP JP13344489A patent/JPH02312242A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5358884A (en) * | 1992-09-11 | 1994-10-25 | Micron Technology, Inc. | Dual purpose collector contact and isolation scheme for advanced bicmos processes |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH03145759A (ja) | 半導体装置の製造方法 | |
JP2762851B2 (ja) | 半導体装置の製造方法 | |
JPH0812865B2 (ja) | バイポーラトランジスタとその製造方法 | |
JPS62211917A (ja) | P型領域に低抵抗オ−ム接点を形成する方法 | |
KR100346010B1 (ko) | 베이스 폭의 변화를 억제하기 위한 바이폴라 트랜지스터를형성하는 방법 | |
JPH0241170B2 (ja) | ||
JPS60202965A (ja) | 改良した酸化物画定型トランジスタの製造方法及びその結果得られる構成体 | |
JP2515055B2 (ja) | 半導体デバイス | |
JPH02312242A (ja) | 半導体装置及びその製造方法 | |
JP2663632B2 (ja) | 半導体装置及びその製造方法 | |
KR930004720B1 (ko) | 반도체장치 및 그 제조방법 | |
JP2538077B2 (ja) | 半導体装置の製造方法 | |
JP2712889B2 (ja) | 半導体装置の製造方法 | |
US6808999B2 (en) | Method of making a bipolar transistor having a reduced base transit time | |
JP3207561B2 (ja) | 半導体集積回路およびその製造方法 | |
JPS6158981B2 (ja) | ||
KR0154309B1 (ko) | Npn 트랜지스터의 제조방법 | |
JPS63237471A (ja) | 半導体装置及びその製造方法 | |
JP3312384B2 (ja) | ラテラルバイポーラトランジスタとその製造方法 | |
JP2764988B2 (ja) | 半導体装置 | |
JPS62141768A (ja) | 半導体装置およびその製造方法 | |
JPS644351B2 (ja) | ||
JPH0240921A (ja) | バイポーラトランジスタの製造方法 | |
JPS6276554A (ja) | 半導体装置 | |
JPS61198778A (ja) | 半導体装置の製造方法 |