JPS6164148A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6164148A JPS6164148A JP18680484A JP18680484A JPS6164148A JP S6164148 A JPS6164148 A JP S6164148A JP 18680484 A JP18680484 A JP 18680484A JP 18680484 A JP18680484 A JP 18680484A JP S6164148 A JPS6164148 A JP S6164148A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関し、特に接地電位よりも低い基
板電位発生回路を有する半導体装置に関する。
板電位発生回路を有する半導体装置に関する。
（従来の技術）
従来１例えば、ＮチャンネｙＭＯ８）ランジスタを用い
た集積回路装置では半導体基板内に所望の回路を形成し
、望ましい特性を得るために、この半導体基板の電位を
接地電位にぜず、接地電位よりも低い電位にする事が多
い。基板電位を接地電位にせずに、それよりも低い電位
にする事はこの半導体基板内に形成されたＭＯＳトラン
ジスタのしきい値電圧を上げる事等槙々の利点がある。
た集積回路装置では半導体基板内に所望の回路を形成し
、望ましい特性を得るために、この半導体基板の電位を
接地電位にぜず、接地電位よりも低い電位にする事が多
い。基板電位を接地電位にせずに、それよりも低い電位
にする事はこの半導体基板内に形成されたＭＯＳトラン
ジスタのしきい値電圧を上げる事等槙々の利点がある。
しかも、この接地電位を外部から与えず、この半導体基
板内に形成された回路を用いて行う事が行われている。
板内に形成された回路を用いて行う事が行われている。
第３口拡従来の柄版電位発生回路の回路図である。
発振回路５で発生した波形を容ｆｌで微分する事で対極
の節点Ａが接地電位よりも低い電位となる。この電位を
ダイオードの働きをするＭＯＳ）ランジスタ２を通して
基板に供給する。
の節点Ａが接地電位よりも低い電位となる。この電位を
ダイオードの働きをするＭＯＳ）ランジスタ２を通して
基板に供給する。
（発明が解決しようとする問題点）
Ｐ型半導体基板！ｃＮｍ不純物拡散層で上記のＭＯＳト
ランジスタのソース響ドレイン領域ヲ形成したＮチャン
ネルＭＯＳトランジスタを用いると、Ｐ型基板とＮ型ド
レイン領域でできるＰＮダイオード４を通しても電流が
流れる。
ランジスタのソース響ドレイン領域ヲ形成したＮチャン
ネルＭＯＳトランジスタを用いると、Ｐ型基板とＮ型ド
レイン領域でできるＰＮダイオード４を通しても電流が
流れる。
しかし、このＰＮダイオードから与えられた電子は、特
に抵抗の高いＰ型基板を用いた場合、すぐに基板製面の
金酋電極には到達せず、その内のいく分かは拡散によシ
半導体基板中を拡がって近くにあるＮ型不純物拡散層中
へ吸収される０この電子による効果は基板リーク電流と
して銃側され、保持している電荷を失って基板電位発生
回路近傍の他の回路が誤動作を起したシする。特に、ラ
ンダム・アクセスメモリー装置では、各メモリー・セル
が徽小信号を保持しておプ、基板電位発生回路からの電
子によるリーク電流の影響を受けやすいＯ 本発明の目的はと導体装置上に形成された基板電位発生
回路によるリーク電流を防止し、誤動作を起さない半導
体装置を提供することにある。
に抵抗の高いＰ型基板を用いた場合、すぐに基板製面の
金酋電極には到達せず、その内のいく分かは拡散によシ
半導体基板中を拡がって近くにあるＮ型不純物拡散層中
へ吸収される０この電子による効果は基板リーク電流と
して銃側され、保持している電荷を失って基板電位発生
回路近傍の他の回路が誤動作を起したシする。特に、ラ
ンダム・アクセスメモリー装置では、各メモリー・セル
が徽小信号を保持しておプ、基板電位発生回路からの電
子によるリーク電流の影響を受けやすいＯ 本発明の目的はと導体装置上に形成された基板電位発生
回路によるリーク電流を防止し、誤動作を起さない半導
体装置を提供することにある。
（問題点を解決する足めの手段）
本発明の半導体装置は、電源電位と接地電位とを用いて
該接地電位よりも低い電位を発生する基板電位発生回路
を同一半導体基板内に有する半導体装置において、前記
半導体基板内に該半導体基板と反対導電型でおるウェル
を設け、前記基板電位発生回路を構成する素子領域のう
ち少くとも接地電位よりも低い電位となる不純物拡散層
を前記ウェル内にかつ前記半導体基板と同一導電型で形
成することを特徴として構成される。
該接地電位よりも低い電位を発生する基板電位発生回路
を同一半導体基板内に有する半導体装置において、前記
半導体基板内に該半導体基板と反対導電型でおるウェル
を設け、前記基板電位発生回路を構成する素子領域のう
ち少くとも接地電位よりも低い電位となる不純物拡散層
を前記ウェル内にかつ前記半導体基板と同一導電型で形
成することを特徴として構成される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の断面図、第２図は第１図に
示す実施例を用いた基板電位発生回路の回路図でるる。
示す実施例を用いた基板電位発生回路の回路図でるる。
比抵抗１０Ω−信の２世シリコン基板１１にＮ型ウェル
１２を形成する。絶縁膜１６ａを介して多結晶シリコン
を被着し、パターニングして容Ｉｔ１の一方の電極１４
ａとＭＯＳ）９ンジスタのゲート電極１４ｂを形成する
。ゲート電極１４ｂをマスクにしてホウ素等をイオン注
入してＰ製のソース・ドレイン領域１３ａ、１３ｂを形
成する。しかる後、絶縁Ｗ７＆１６ｂで覆い、コンタク
ト大ｔ−あけてＡノ配線１５を形成する。
１２を形成する。絶縁膜１６ａを介して多結晶シリコン
を被着し、パターニングして容Ｉｔ１の一方の電極１４
ａとＭＯＳ）９ンジスタのゲート電極１４ｂを形成する
。ゲート電極１４ｂをマスクにしてホウ素等をイオン注
入してＰ製のソース・ドレイン領域１３ａ、１３ｂを形
成する。しかる後、絶縁Ｗ７＆１６ｂで覆い、コンタク
ト大ｔ−あけてＡノ配線１５を形成する。
この半導体装置におりて、容量の電極１４ａとゲート電
極１４ｂとで囲まれたソース・ドレイン領域１３ａが第
２図及び第３図に示す節点ＡＩＣ相当する部分となる。
極１４ｂとで囲まれたソース・ドレイン領域１３ａが第
２図及び第３図に示す節点ＡＩＣ相当する部分となる。
っまシ、接地電位よシ低い電位の不純物拡散層となる。
ソース・ドレイン領域ｔａａはＮ型ウェル１２に囲まれ
ているので、いくら低い電位になっても順方向にはなら
ず、電子の注入は起らない。従って、リーク電流の発生
はない。この低い電位をダイオードを通して整流してλ
！配線１５．１５’で基板１１に接続する。ＭＯＳ）ラ
ンジスタ２２゜２３Ｊｄ、Ｐｆチャンネルエンハンスメ
ント型テある。
ているので、いくら低い電位になっても順方向にはなら
ず、電子の注入は起らない。従って、リーク電流の発生
はない。この低い電位をダイオードを通して整流してλ
！配線１５．１５’で基板１１に接続する。ＭＯＳ）ラ
ンジスタ２２゜２３Ｊｄ、Ｐｆチャンネルエンハンスメ
ント型テある。
尚、容量１はディプレッジ曹ン型Ｐチャンネル・トラン
ジスタを用いても良い。
ジスタを用いても良い。
（発明の効果）
以上説明し次ように、本発明によれば、基板電位発生回
路から生じていたようなリーク電流を完全に無くすこと
ができるので誤動作が少く、信頼性を向上させた半導体
装置が得られる。
路から生じていたようなリーク電流を完全に無くすこと
ができるので誤動作が少く、信頼性を向上させた半導体
装置が得られる。
第１図は本発明の一実施例の断面図、紀２図は第１図に
示す実施例を用いた基板電位発生回路の回路図、第３図
は従来の基板電位発生回路の回路図である。 １・・・・・・容量、２．３・・・・・・ＭＯＳトラン
ジスタ、４・・・・・・ダイオード、５・川・・発振回
路、１１・・・・・・Ｐ裂シリコン基板、１２・則・・
Ｎ型ウェル、１３ａ。 １３ｂ・・・・・・Ｐ型ソース・ドレイン領域、１４ａ
・・・・・・容量の電極％ １４ｂ・・・・・・グー１
１極、 １５．１５’・・・・・・Ａｌ電線ｍ１６ａ
、１６ｂ・・・・・・絶縁膜、２２゜２３・・・・・・
Ｐチャンネル・エンハンスメントｍＭｏ５トランジスタ
、Ｖｃｃ・・・・・・電源電位、Ｖｓｕｂ・・・・・・
基板電位。
示す実施例を用いた基板電位発生回路の回路図、第３図
は従来の基板電位発生回路の回路図である。 １・・・・・・容量、２．３・・・・・・ＭＯＳトラン
ジスタ、４・・・・・・ダイオード、５・川・・発振回
路、１１・・・・・・Ｐ裂シリコン基板、１２・則・・
Ｎ型ウェル、１３ａ。 １３ｂ・・・・・・Ｐ型ソース・ドレイン領域、１４ａ
・・・・・・容量の電極％ １４ｂ・・・・・・グー１
１極、 １５．１５’・・・・・・Ａｌ電線ｍ１６ａ
、１６ｂ・・・・・・絶縁膜、２２゜２３・・・・・・
Ｐチャンネル・エンハンスメントｍＭｏ５トランジスタ
、Ｖｃｃ・・・・・・電源電位、Ｖｓｕｂ・・・・・・
基板電位。
Claims (1)
- 電源電位と接地電位とを用いて該接地電位よりも低い
電位を発生する基板電位発生回路を同一半導体基板内に
有する半導体装置において、前記半導体基板内に該半導
体基板と反対導電型であるウェルを設け、前記基板電位
発生回路を構成する素子領域のうち少くとも接地電位よ
りも低い電位となる不純物拡散層を前記ウェル内にかつ
前記半導体基板と同一導電型で形成することを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18680484A JPS6164148A (ja) | 1984-09-06 | 1984-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18680484A JPS6164148A (ja) | 1984-09-06 | 1984-09-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6164148A true JPS6164148A (ja) | 1986-04-02 |
| JPH0481865B2 JPH0481865B2 (ja) | 1992-12-25 |
Family
ID=16194876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18680484A Granted JPS6164148A (ja) | 1984-09-06 | 1984-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6164148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472924B1 (en) | 1999-02-02 | 2002-10-29 | Oki Electric Industry Co., Ltd. | Integrated semiconductor circuit having analog and logic circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122766A (ja) * | 1982-01-14 | 1983-07-21 | Toshiba Corp | 半導体装置 |
-
1984
- 1984-09-06 JP JP18680484A patent/JPS6164148A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122766A (ja) * | 1982-01-14 | 1983-07-21 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472924B1 (en) | 1999-02-02 | 2002-10-29 | Oki Electric Industry Co., Ltd. | Integrated semiconductor circuit having analog and logic circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0481865B2 (ja) | 1992-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |