JPH0945862A - 半導体素子 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
Abstract
(57)【要約】
【課題】 負の静電パルスの印加により、発生する静電
破壊から半導体集積回路。を保護する。 【解決手段】 Ｐ型半導体基板１にＮウェル２と、Ｎウ
ェル２内に形成され入出力端子１０に接続されたＰ型拡
散層３とＮウェルに接するようにして形成されたＮ型拡
散層４と、これに対向して設けられたＰ型拡散層６と、
共通配線に接続されたＮ型拡散層５と、入出力端子１０
とＮ型拡散層４とを接続する抵抗１１と、共通配線とＰ
型拡散層６とを接続する抵抗１２とを有している。
破壊から半導体集積回路。を保護する。 【解決手段】 Ｐ型半導体基板１にＮウェル２と、Ｎウ
ェル２内に形成され入出力端子１０に接続されたＰ型拡
散層３とＮウェルに接するようにして形成されたＮ型拡
散層４と、これに対向して設けられたＰ型拡散層６と、
共通配線に接続されたＮ型拡散層５と、入出力端子１０
とＮ型拡散層４とを接続する抵抗１１と、共通配線とＰ
型拡散層６とを接続する抵抗１２とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子に関し、
特に半導体集積回路の静電破壊を保護する素子構造に関
するものである。
特に半導体集積回路の静電破壊を保護する素子構造に関
するものである。
【０００２】
【従来の技術】従来、半導体集積回路の静電保護を実施
する素子として用いられる横型サイリスタは、例えばＵ
ＳＰ５２７４２６２号明細書や特公平２−５２４２６号
公報に開示されている。ＵＳＰ５２７４２６２号明細書
の場合を例にとって図を用いて説明する。図５は従来例
の横型サイリスタを示す断面図、図７は同等価回路であ
る。図５に示すようにＰ型半導体基板１にＮウェル２を
有し、Ｎウェル２内には端子（（入力端子，出力端子，
ＧＮＤ（接地）端子，電圧端子（ＶCC）等を含む。以下
同じ）１０に接続されるＰ型拡散層３及びＮ型拡散層４
を有し、共通配線（図示の場合は接地線）Ｇに接続され
たＮ型拡散層５とＰ型拡散層６を備えた構造になってい
る。
する素子として用いられる横型サイリスタは、例えばＵ
ＳＰ５２７４２６２号明細書や特公平２−５２４２６号
公報に開示されている。ＵＳＰ５２７４２６２号明細書
の場合を例にとって図を用いて説明する。図５は従来例
の横型サイリスタを示す断面図、図７は同等価回路であ
る。図５に示すようにＰ型半導体基板１にＮウェル２を
有し、Ｎウェル２内には端子（（入力端子，出力端子，
ＧＮＤ（接地）端子，電圧端子（ＶCC）等を含む。以下
同じ）１０に接続されるＰ型拡散層３及びＮ型拡散層４
を有し、共通配線（図示の場合は接地線）Ｇに接続され
たＮ型拡散層５とＰ型拡散層６を備えた構造になってい
る。
【０００３】Ｎ型拡散層７とＰ型拡散層８はＮウェル２
の基板に対するアバランシェ降伏耐圧を下げるために用
いられている。
の基板に対するアバランシェ降伏耐圧を下げるために用
いられている。
【０００４】接地線Ｇに対して端子１０に正の静電パル
スが印加された場合、Ｎ型拡散層４を通じてＮウェル２
と基板１との間に逆バイアスが加わるが、高濃度のＮ型
拡散層７とＰ型拡散層８が隣接しているため、その接合
部分にブレイクダウンが生じ、トリガ電流が流れる。こ
のとき、電流は端子１０からＮ型拡散層４，Ｎウェル
２，Ｎ型拡散層７，Ｐ型拡散層８を通り、基板１を経由
し、Ｐ型拡散層６を経て接地線Ｇに至るが、基板１の抵
抗ＲsubのためにＮ型拡散層５付近の基板電位が上昇す
る。
スが印加された場合、Ｎ型拡散層４を通じてＮウェル２
と基板１との間に逆バイアスが加わるが、高濃度のＮ型
拡散層７とＰ型拡散層８が隣接しているため、その接合
部分にブレイクダウンが生じ、トリガ電流が流れる。こ
のとき、電流は端子１０からＮ型拡散層４，Ｎウェル
２，Ｎ型拡散層７，Ｐ型拡散層８を通り、基板１を経由
し、Ｐ型拡散層６を経て接地線Ｇに至るが、基板１の抵
抗ＲsubのためにＮ型拡散層５付近の基板電位が上昇す
る。
【０００５】基板電位の上昇値が基板１とＮ型拡散層５
で形成されるＰＮ接合のビルトイン電圧を越えると、基
板１からＮ型拡散層５へ順方向電流が流れる。これは、
図７の等価回路ではＮＰＮトランジスタのベース電流が
流れることに相当するため、これによってＮＰＮトラン
ジスタが導通することになる。ＮＰＮトランジスタが導
通してコレクタ電流が流れると、図７の基板抵抗Ｒの存
在によってＰＮＰトランジスタのベース電位が低下し、
端子からＰ型拡散層３を経てＮウェル２へとＰＮＰトラ
ンジスタのベース電流が流れ、ＰＮＰトランジスタも導
通状態となる。
で形成されるＰＮ接合のビルトイン電圧を越えると、基
板１からＮ型拡散層５へ順方向電流が流れる。これは、
図７の等価回路ではＮＰＮトランジスタのベース電流が
流れることに相当するため、これによってＮＰＮトラン
ジスタが導通することになる。ＮＰＮトランジスタが導
通してコレクタ電流が流れると、図７の基板抵抗Ｒの存
在によってＰＮＰトランジスタのベース電位が低下し、
端子からＰ型拡散層３を経てＮウェル２へとＰＮＰトラ
ンジスタのベース電流が流れ、ＰＮＰトランジスタも導
通状態となる。
【０００６】ＰＮＰトランジスタのコレクタ電流はＮＰ
Ｎトランジスタのベース電位を上昇させ、増々ベース電
流を増加させる役割を果たすため、結局、両ＰＮＰ，Ｎ
ＰＮトランジスタが互いにコレクタ電流を増加させあう
サイリスタ動作に入る。このため、端子−接地線間は非
常に低インピーダンスとなり、静電パルスは速やかに放
電されることになる。
Ｎトランジスタのベース電位を上昇させ、増々ベース電
流を増加させる役割を果たすため、結局、両ＰＮＰ，Ｎ
ＰＮトランジスタが互いにコレクタ電流を増加させあう
サイリスタ動作に入る。このため、端子−接地線間は非
常に低インピーダンスとなり、静電パルスは速やかに放
電されることになる。
【０００７】
【発明が解決しようとする課題】従来の横型サイリスタ
は共通配線に対して正の静電パルスが加わった場合に、
上述したサイリスタ動作によって静電パルスを効率よく
放電させて内部回路を保護するようになっているが、逆
に負のパルスが印加された場合、必ずしも効率よく放電
させることはできない。
は共通配線に対して正の静電パルスが加わった場合に、
上述したサイリスタ動作によって静電パルスを効率よく
放電させて内部回路を保護するようになっているが、逆
に負のパルスが印加された場合、必ずしも効率よく放電
させることはできない。
【０００８】つまり接地線Ｇに対して端子１０に負のパ
ルスが加わった場合、静電パルスの放電経路は図７の等
価回路中の経路ａとなり、接地線Ｇから基板１の抵抗Ｒ
sub，ダイオード，抵抗Ｒを経由し、端子１０に至る。
これは、図６において電流は主に接地線ＧからＰ型拡散
層６，基板１，Ｐ型拡散層８，Ｎ型拡散層７，Ｎウェル
２，Ｎ型拡散層４を経て端子１０に至ることになる。
ルスが加わった場合、静電パルスの放電経路は図７の等
価回路中の経路ａとなり、接地線Ｇから基板１の抵抗Ｒ
sub，ダイオード，抵抗Ｒを経由し、端子１０に至る。
これは、図６において電流は主に接地線ＧからＰ型拡散
層６，基板１，Ｐ型拡散層８，Ｎ型拡散層７，Ｎウェル
２，Ｎ型拡散層４を経て端子１０に至ることになる。
【０００９】この経路の抵抗のうち、抵抗Ｒの抵抗値は
Ｎウェル２の層抵抗及びＮ型拡散層４と７との距離ｄ１
によって主に決定される。Ｎウェル２の層抵抗値を１０
０Ω／□とし、距離ｄ１を１０μｍ，サイリスタの電流
経路の幅を１００μｍとした場合、概算で抵抗Ｒの抵抗
値＝（１０／１００）×１００Ω＝１０Ωとなる。
Ｎウェル２の層抵抗及びＮ型拡散層４と７との距離ｄ１
によって主に決定される。Ｎウェル２の層抵抗値を１０
０Ω／□とし、距離ｄ１を１０μｍ，サイリスタの電流
経路の幅を１００μｍとした場合、概算で抵抗Ｒの抵抗
値＝（１０／１００）×１００Ω＝１０Ωとなる。
【００１０】一方、基板抵抗Ｒsubの抵抗値は基板の層
抵抗値、及びＰ型拡散層８と６との距離ｄ２によって主
に決定される。基板の層抵抗値が５００Ω／□，距離ｄ
２を５０μｍとした場合、抵抗Ｒsubの抵抗値＝（５０
／１００）×５００Ω＝２５０Ωとなる。ダイオードの
寄生抵抗値は数Ωであるため、結局、負印加時の放電経
路の抵抗値は抵抗Ｒsubの抵抗値が主であり、その値は
２５０Ω以上である。上述の場合、Ｐ型拡散層６がＮ型
拡散層５の近傍に配置されていることを仮定したが、各
保護素子の近傍には、このＰ型拡散層６が設置されない
場合もあり、その場合には抵抗Ｒsubの抵抗値はさらに
大きな値となりうる。
抵抗値、及びＰ型拡散層８と６との距離ｄ２によって主
に決定される。基板の層抵抗値が５００Ω／□，距離ｄ
２を５０μｍとした場合、抵抗Ｒsubの抵抗値＝（５０
／１００）×５００Ω＝２５０Ωとなる。ダイオードの
寄生抵抗値は数Ωであるため、結局、負印加時の放電経
路の抵抗値は抵抗Ｒsubの抵抗値が主であり、その値は
２５０Ω以上である。上述の場合、Ｐ型拡散層６がＮ型
拡散層５の近傍に配置されていることを仮定したが、各
保護素子の近傍には、このＰ型拡散層６が設置されない
場合もあり、その場合には抵抗Ｒsubの抵抗値はさらに
大きな値となりうる。
【００１１】負の静電パルス印加時の放電経路の抵抗値
が大であるということによって、静電放電時に保護素子
経由で電流が流れにくく内部回路により大きなストレス
がかかり、破壊されやすいという問題が生ずる。
が大であるということによって、静電放電時に保護素子
経由で電流が流れにくく内部回路により大きなストレス
がかかり、破壊されやすいという問題が生ずる。
【００１２】本発明の目的は、正の静電パルスに対して
のみならず負の静電パルスに対しても十分に低インピー
ダンス動作して静電破壊を防止する半導体素子を提供す
ることにある。
のみならず負の静電パルスに対しても十分に低インピー
ダンス動作して静電破壊を防止する半導体素子を提供す
ることにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体素子は、サイリスタとダイオー
ドとを内部回路側端子と共通配線との間に有し、内部回
路の静電破壊を防止する半導体素子であって、サイリス
タとダイオードとは、半導体基板中に形成されたもので
あり、サイリスタは、導電型の異なるバイポーラトラン
ジスタの組と、半導体基板に外付けされた基板抵抗値よ
り小さく、サイリスタ動作の特性を決定する調整用抵抗
とを有し、正の静電パルス印加時に順方向に電流を流す
ものであり、ダイオードは、ＰＮ接合を接近させて前記
半導体基板中での寄生抵抗値を小さくしたものであっ
て、負の静電パルス印加時に低インピーダンスのパスを
形成するものである。
め、本発明に係る半導体素子は、サイリスタとダイオー
ドとを内部回路側端子と共通配線との間に有し、内部回
路の静電破壊を防止する半導体素子であって、サイリス
タとダイオードとは、半導体基板中に形成されたもので
あり、サイリスタは、導電型の異なるバイポーラトラン
ジスタの組と、半導体基板に外付けされた基板抵抗値よ
り小さく、サイリスタ動作の特性を決定する調整用抵抗
とを有し、正の静電パルス印加時に順方向に電流を流す
ものであり、ダイオードは、ＰＮ接合を接近させて前記
半導体基板中での寄生抵抗値を小さくしたものであっ
て、負の静電パルス印加時に低インピーダンスのパスを
形成するものである。
【００１４】また前記調整用抵抗は、正方向のサイリス
タ特性の保持電圧，保持電流，導通抵抗を制御調整する
ものである。
タ特性の保持電圧，保持電流，導通抵抗を制御調整する
ものである。
【００１５】またサイリスタとダイオードとを内部回路
側端子と共通配線との間に有し、内部回路の静電破壊を
防止する半導体素子であって、サイリスタとダイオード
とは、半導体基板中に形成されたものであり、サイリス
タは、導電型の異なる第１と第２のバイポーラトランジ
スタの組と、半導体基板に外付けされた調整用抵抗とを
有し、前記第１のバイポーラトランジスタは、第１，第
２の拡散層と、これらの拡散層とは導電型の異なる第３
の拡散層とを有しており、前記第２のバイポーラトラン
ジスタは、前記第２の拡散層と、この拡散層とは導電型
の異なる前記第３の拡散層及び第４の拡散層とを有して
おり、前記調整用抵抗は、前記第１の拡散層と第３の拡
散層との間に外付けされた第１の抵抗と、前記第２の拡
散層と第４の拡散層との間に外付けされた第２の抵抗と
からなるものであり、ダイオードは、前記第２の拡散層
と第３の拡散層とからなり、これらの拡散層を接近して
設けたものである。
側端子と共通配線との間に有し、内部回路の静電破壊を
防止する半導体素子であって、サイリスタとダイオード
とは、半導体基板中に形成されたものであり、サイリス
タは、導電型の異なる第１と第２のバイポーラトランジ
スタの組と、半導体基板に外付けされた調整用抵抗とを
有し、前記第１のバイポーラトランジスタは、第１，第
２の拡散層と、これらの拡散層とは導電型の異なる第３
の拡散層とを有しており、前記第２のバイポーラトラン
ジスタは、前記第２の拡散層と、この拡散層とは導電型
の異なる前記第３の拡散層及び第４の拡散層とを有して
おり、前記調整用抵抗は、前記第１の拡散層と第３の拡
散層との間に外付けされた第１の抵抗と、前記第２の拡
散層と第４の拡散層との間に外付けされた第２の抵抗と
からなるものであり、ダイオードは、前記第２の拡散層
と第３の拡散層とからなり、これらの拡散層を接近して
設けたものである。
【００１６】また前記第１の拡散層は、半導体基板中に
形成された異なる導電型の第５の拡散層中に設けられた
ものである。
形成された異なる導電型の第５の拡散層中に設けられた
ものである。
【００１７】また前記第４の拡散層は、半導体基板中に
形成された異なる導電型の第６の拡散層中に設けられた
ものである。
形成された異なる導電型の第６の拡散層中に設けられた
ものである。
【００１８】また前記第５の拡散層または前記第６の拡
散層は半導体基板中に深く形成されたものである。
散層は半導体基板中に深く形成されたものである。
【００１９】また前記第６の拡散層は、前記第４の拡散
層より低濃度である。
層より低濃度である。
【００２０】以上のように本発明によれば、ダイオード
をなすＰ，Ｎ拡散層を接近させて基板中における寄生抵
抗値を小さくする。さらに半導体基板に調整用抵抗を外
付けし、この抵抗によりサイリスタの動作を制御し、そ
の動作を安定させる。
をなすＰ，Ｎ拡散層を接近させて基板中における寄生抵
抗値を小さくする。さらに半導体基板に調整用抵抗を外
付けし、この抵抗によりサイリスタの動作を制御し、そ
の動作を安定させる。
【００２１】
【発明の実施の形態】以下、本発明を図により説明す
る。図１は本発明の一実施形態に係る半導体素子を示す
断面図、図２は同平面図、図３は等価回路図である。
る。図１は本発明の一実施形態に係る半導体素子を示す
断面図、図２は同平面図、図３は等価回路図である。
【００２２】図１において本発明に係る半導体素子は基
本的構成として、サイリスタＳとダイオードＤとを内部
回路側端子１０と共通配線Ｇとの間に有し（図３参
照）、内部回路の静電破壊を防止するようにしたもので
ある。
本的構成として、サイリスタＳとダイオードＤとを内部
回路側端子１０と共通配線Ｇとの間に有し（図３参
照）、内部回路の静電破壊を防止するようにしたもので
ある。
【００２３】各構成の構成について説明すると、サイリ
スタＳとダイオードＤとは、同一の半導体基板１中に形
成されている。
スタＳとダイオードＤとは、同一の半導体基板１中に形
成されている。
【００２４】サイリスタは、導電型の異なるバイポーラ
トランジスタの組と、半導体基板１に外付けされた基板
抵抗値より小さく、サイリスタ動作の特性を決定する調
整用抵抗１１，１２とを有し、正の静電パルス印加時に
順方向に電流を流すようになっている。
トランジスタの組と、半導体基板１に外付けされた基板
抵抗値より小さく、サイリスタ動作の特性を決定する調
整用抵抗１１，１２とを有し、正の静電パルス印加時に
順方向に電流を流すようになっている。
【００２５】ダイオードＤは、ＰＮ接合を接近させて半
導体基板１中での寄生抵抗値を小さくしたものであっ
て、負の静電パルス印加時に低インピーダンスのパスを
形成するようになっている。
導体基板１中での寄生抵抗値を小さくしたものであっ
て、負の静電パルス印加時に低インピーダンスのパスを
形成するようになっている。
【００２６】また前記端子１０には、内部回路（図３参
照）の入力端子，出力端子，ＧＮＤ（接地）端子，電圧
（ＶCC）端子等が含まれ、また共通配線には、内部回路
とは別回路としての接地線（図１参照），共通放電線
（図３参照）等が含まれる。
照）の入力端子，出力端子，ＧＮＤ（接地）端子，電圧
（ＶCC）端子等が含まれ、また共通配線には、内部回路
とは別回路としての接地線（図１参照），共通放電線
（図３参照）等が含まれる。
【００２７】また調整用抵抗１１，１２は、サイリスタ
Ｓの正方向のサイリスタ特性の保持電圧，保持電流，導
通抵抗を制御調整するものである。
Ｓの正方向のサイリスタ特性の保持電圧，保持電流，導
通抵抗を制御調整するものである。
【００２８】さらに詳細に説明すると、サイリスタＳ
は、導電型の異なる第１と第２のバイポーラトランジス
タＴr1，Ｔr2の組と、半導体基板１に外付けされた調整
用抵抗Ｒ1，Ｒ2とを有している（図１，図３参照）。第
１のバイポーラトランジスタＴr1は、第１，第２の拡散
層３，６と、これらの拡散層３，６とは導電型の異なる
第３の拡散層４とを有しており、第２のバイポーラトラ
ンジスタＴr2は、第２の拡散層６と、この拡散層６とは
導電型の異なる第３の拡散層４及び第４の拡散層５とを
有している。
は、導電型の異なる第１と第２のバイポーラトランジス
タＴr1，Ｔr2の組と、半導体基板１に外付けされた調整
用抵抗Ｒ1，Ｒ2とを有している（図１，図３参照）。第
１のバイポーラトランジスタＴr1は、第１，第２の拡散
層３，６と、これらの拡散層３，６とは導電型の異なる
第３の拡散層４とを有しており、第２のバイポーラトラ
ンジスタＴr2は、第２の拡散層６と、この拡散層６とは
導電型の異なる第３の拡散層４及び第４の拡散層５とを
有している。
【００２９】調整用抵抗１１，１２は、第１の拡散層３
と第３の拡散層４との間に外付けされた第１の抵抗１１
と、第２の拡散層６と第４の拡散層５との間に外付けさ
れた第２の抵抗１２とからなっている。
と第３の拡散層４との間に外付けされた第１の抵抗１１
と、第２の拡散層６と第４の拡散層５との間に外付けさ
れた第２の抵抗１２とからなっている。
【００３０】またダイオードＤは、第２の拡散層６と第
３の拡散層４とからなり、これらの拡散層６，４を接近
して設けてある。
３の拡散層４とからなり、これらの拡散層６，４を接近
して設けてある。
【００３１】また第１の拡散層３は、半導体基板１中に
形成された異なる導電型の第５の拡散層２中に設けら
れ、また第４の拡散層５は、半導体基板１中に形成され
た異なる導電型の第６の拡散層１３中に設けられ、また
第５の拡散層２または第６の拡散層１３は半導体基板１
中に深く形成されており、また第６の拡散層１３は、第
４の拡散層５より低濃度に形成されている。
形成された異なる導電型の第５の拡散層２中に設けら
れ、また第４の拡散層５は、半導体基板１中に形成され
た異なる導電型の第６の拡散層１３中に設けられ、また
第５の拡散層２または第６の拡散層１３は半導体基板１
中に深く形成されており、また第６の拡散層１３は、第
４の拡散層５より低濃度に形成されている。
【００３２】次に本発明に係る半導体素子を具体例を用
いて説明する。図１，図２において、Ｐ型半導体基板１
上にＮウェル（第５の拡散層）２が深く形成され、Ｎウ
ェル２内にはＰ型拡散層（第１の拡散層）３を有し、Ｎ
ウェル２に接してＮ型拡散層（第３の拡散層）４を有
し、Ｎ型拡散層４に対向してＰ型拡散層（第２の拡散
層）６を有し、Ｎ型拡散層（第４の拡散層）５及びＮウ
ェル（第６の拡散層）１３を有している。ここに拡散層
３，４，６により第１のバイポーラトランジスタとして
のＰＮＰトランジスタＴr1が構成され、拡散層４，６，
５により第２のバイポーラトランジスタとしてのＮＰＮ
トランジスタとしてのＮＰＮトランジスタＴr2が構成さ
れる。
いて説明する。図１，図２において、Ｐ型半導体基板１
上にＮウェル（第５の拡散層）２が深く形成され、Ｎウ
ェル２内にはＰ型拡散層（第１の拡散層）３を有し、Ｎ
ウェル２に接してＮ型拡散層（第３の拡散層）４を有
し、Ｎ型拡散層４に対向してＰ型拡散層（第２の拡散
層）６を有し、Ｎ型拡散層（第４の拡散層）５及びＮウ
ェル（第６の拡散層）１３を有している。ここに拡散層
３，４，６により第１のバイポーラトランジスタとして
のＰＮＰトランジスタＴr1が構成され、拡散層４，６，
５により第２のバイポーラトランジスタとしてのＮＰＮ
トランジスタとしてのＮＰＮトランジスタＴr2が構成さ
れる。
【００３３】またＰ型拡散層３とＮ型拡散層４との間に
は抵抗値Ｒ1をもつ抵抗１１が、Ｎ型拡散層５とＰ型拡
散層６との間には抵抗値Ｒ2をもつ抵抗１２がそれぞれ
設けられている。抵抗１１，１２は基板１の抵抗値より
小さい抵抗値Ｒ1，Ｒ2をもち、基板１に外付けされてい
る。
は抵抗値Ｒ1をもつ抵抗１１が、Ｎ型拡散層５とＰ型拡
散層６との間には抵抗値Ｒ2をもつ抵抗１２がそれぞれ
設けられている。抵抗１１，１２は基板１の抵抗値より
小さい抵抗値Ｒ1，Ｒ2をもち、基板１に外付けされてい
る。
【００３４】また入出力端子１０からのアルミ配線１４
はＰ型拡散層３に、共通配線としての接地線Ｇからのア
ルミ配線１５はＮ型拡散層５にコンタクト１６を介して
それぞれ接続されている。
はＰ型拡散層３に、共通配線としての接地線Ｇからのア
ルミ配線１５はＮ型拡散層５にコンタクト１６を介して
それぞれ接続されている。
【００３５】端子１０に正の静電パルスが加わった場
合、Ｎ型拡散層４とＰ型拡散層６で形成されるダイオー
ドはアバランシェプレイクダウンを引き起こし、これが
トリガー電流となる。トリガー電流は抵抗１２を通して
接地線Ｇへ流れるためＰ型拡散層８近傍の基板電位が上
昇し、その上昇値が基板１とＮウェル１３とで形成され
るＰＮ接合のビルトイン電圧以上になると、基板１から
Ｎウェル１３へ順方向電流が流れる。
合、Ｎ型拡散層４とＰ型拡散層６で形成されるダイオー
ドはアバランシェプレイクダウンを引き起こし、これが
トリガー電流となる。トリガー電流は抵抗１２を通して
接地線Ｇへ流れるためＰ型拡散層８近傍の基板電位が上
昇し、その上昇値が基板１とＮウェル１３とで形成され
るＰＮ接合のビルトイン電圧以上になると、基板１から
Ｎウェル１３へ順方向電流が流れる。
【００３６】前記順方向電流は、図３の等価回路におい
て、ＮＰＮトランジスタＴr2のベース電流に相当するた
め、ＮＰＮトランジスタＴr2が導通状態となる。この
際、コレクタ電流は、端子１０から抵抗１１を経て流
れ、ＰＮＰトランジスタＴr1のベース電位を低下させベ
ース電流を流す原因となる。こうしてＰＮＰトランジス
タＴr1も導通状態となると、このコレクタ電流はＮＰＮ
トランジスタＴr2のベース電位を上昇させ、ますますベ
ース電流を増加させる役割を果たすため、結局、両トラ
ンジスタＴr1，Ｔr2が互いにコレクタ電流を増加させ合
ってサイリスタ動作に入る。このため、端子１０−接地
線Ｇ間は非常に低インピーダンスとなり、静電パルスは
速やかに放電されることになる。
て、ＮＰＮトランジスタＴr2のベース電流に相当するた
め、ＮＰＮトランジスタＴr2が導通状態となる。この
際、コレクタ電流は、端子１０から抵抗１１を経て流
れ、ＰＮＰトランジスタＴr1のベース電位を低下させベ
ース電流を流す原因となる。こうしてＰＮＰトランジス
タＴr1も導通状態となると、このコレクタ電流はＮＰＮ
トランジスタＴr2のベース電位を上昇させ、ますますベ
ース電流を増加させる役割を果たすため、結局、両トラ
ンジスタＴr1，Ｔr2が互いにコレクタ電流を増加させ合
ってサイリスタ動作に入る。このため、端子１０−接地
線Ｇ間は非常に低インピーダンスとなり、静電パルスは
速やかに放電されることになる。
【００３７】またＮウェル１３は、なくても動作するが
設けることによって次の２点で有利になる。第１は、Ｎ
型拡散層５よりも低濃度としてあるため、ビルトイン電
圧が低下し、順方向電流が流れ易くなり、サイリスタ動
作に入りやすい。第２は、深い拡散層１３を設けること
によってダイオードＤのアノードから注入された正孔が
より効率良く収集されるため、サイリスタ動作後の導通
抵抗を小さくすることができる点にある。
設けることによって次の２点で有利になる。第１は、Ｎ
型拡散層５よりも低濃度としてあるため、ビルトイン電
圧が低下し、順方向電流が流れ易くなり、サイリスタ動
作に入りやすい。第２は、深い拡散層１３を設けること
によってダイオードＤのアノードから注入された正孔が
より効率良く収集されるため、サイリスタ動作後の導通
抵抗を小さくすることができる点にある。
【００３８】従来例では、サイリスタ動作の特性を決定
する基板抵抗ＲとＲsubは、寄生抵抗値で決定されるた
め制御が困難であるが、本発明では外付けの抵抗１１，
１２の抵抗値Ｒ1，Ｒ2を調整することによって容易に制
御できる。図４は従来例と本発明の素子の電圧−電流特
性を示したものであるが、正方向のサイリスタ特性の保
持電圧Ｖｈ，保持電流Ｉｈや導通抵抗値Ｒｏｎは抵抗１
１，１２の抵抗値Ｒ1，Ｒ2によって変化する。例えば本
発明の素子を端子１０が電源端子である場合のものに取
付ける際、ノイズ時の渦電流防止のため、Ｖｈ，Ｉｈを
他の端子に比べて大きめに設定するには抵抗１１，１２
の抵抗値Ｒ1，Ｒ2を然るべき値だけ増加させればよい。
する基板抵抗ＲとＲsubは、寄生抵抗値で決定されるた
め制御が困難であるが、本発明では外付けの抵抗１１，
１２の抵抗値Ｒ1，Ｒ2を調整することによって容易に制
御できる。図４は従来例と本発明の素子の電圧−電流特
性を示したものであるが、正方向のサイリスタ特性の保
持電圧Ｖｈ，保持電流Ｉｈや導通抵抗値Ｒｏｎは抵抗１
１，１２の抵抗値Ｒ1，Ｒ2によって変化する。例えば本
発明の素子を端子１０が電源端子である場合のものに取
付ける際、ノイズ時の渦電流防止のため、Ｖｈ，Ｉｈを
他の端子に比べて大きめに設定するには抵抗１１，１２
の抵抗値Ｒ1，Ｒ2を然るべき値だけ増加させればよい。
【００３９】次に接地線Ｇに対し端子１０に負の静電パ
ルスが加わった場合を考える。放電経路は図３のように
なり、経路の抵抗値はダイオードＤの寄生抵抗値を無視
すると、外付けの抵抗１１，１２の抵抗値Ｒ1＋Ｒ2であ
るから抵抗１１，１２の抵抗値が小さいほど負の静電パ
ルス印加時は有利である。実用的な抵抗１１，１２の抵
抗値Ｒ1，Ｒ2を知るために正電圧印加時のトリガー電流
が１００ｍＡでサイリスタ動作に入るように抵抗１１，
１２の抵抗値Ｒ1，Ｒ2を求めてみる。Ｐ型拡散層３とＮ
ウェル２で形成されるＰＮ接合，基板１とＮウェル１３
で形成されるＰＮ接合のビルトイン電圧がそれぞれ０．
９Ｖ，０．６Ｖであるとすると抵抗値Ｒ1＝０．９Ｖ／
１００ｍＡ＝９Ω抵抗値Ｒ2＝０．６Ｖ／１００ｍＡ＝
９Ω以上であれば、順方向電流が流れサイリスタ動作に
入ることになる。
ルスが加わった場合を考える。放電経路は図３のように
なり、経路の抵抗値はダイオードＤの寄生抵抗値を無視
すると、外付けの抵抗１１，１２の抵抗値Ｒ1＋Ｒ2であ
るから抵抗１１，１２の抵抗値が小さいほど負の静電パ
ルス印加時は有利である。実用的な抵抗１１，１２の抵
抗値Ｒ1，Ｒ2を知るために正電圧印加時のトリガー電流
が１００ｍＡでサイリスタ動作に入るように抵抗１１，
１２の抵抗値Ｒ1，Ｒ2を求めてみる。Ｐ型拡散層３とＮ
ウェル２で形成されるＰＮ接合，基板１とＮウェル１３
で形成されるＰＮ接合のビルトイン電圧がそれぞれ０．
９Ｖ，０．６Ｖであるとすると抵抗値Ｒ1＝０．９Ｖ／
１００ｍＡ＝９Ω抵抗値Ｒ2＝０．６Ｖ／１００ｍＡ＝
９Ω以上であれば、順方向電流が流れサイリスタ動作に
入ることになる。
【００４０】このとき、負の静電パルスの放電経路の抵
抗値は、Ｒ1＋Ｒ2＝１５Ωとなり、従来例（２５０Ω以
上）の１５分の１以下である。
抗値は、Ｒ1＋Ｒ2＝１５Ωとなり、従来例（２５０Ω以
上）の１５分の１以下である。
【００４１】つまり、図４の負方向の特性にも示されて
いるとおり、ある負の電圧−Ｖに対し、従来例に比べ本
発明では１５倍以上の電流を流すことになるため、内部
回路にかかるストレスが大幅に緩和される。
いるとおり、ある負の電圧−Ｖに対し、従来例に比べ本
発明では１５倍以上の電流を流すことになるため、内部
回路にかかるストレスが大幅に緩和される。
【００４２】図５は本発明に係る半導体素子を用いたＬ
ＳＩの保護回路の例である。すなわち各端子を（電圧
（ＶCC）端子，入力端子，出力端子，ＧＮＤ端子）１０
を本発明の半導体素子（サイリスタＳ，ダイオードＤ）
を介して共通配線としての共通放電線Ｈに接続してあ
る。またＩＣは内部回路，ＩＶは入力初段インバータ，
Ｔｒ3は出力トランジスタである。
ＳＩの保護回路の例である。すなわち各端子を（電圧
（ＶCC）端子，入力端子，出力端子，ＧＮＤ端子）１０
を本発明の半導体素子（サイリスタＳ，ダイオードＤ）
を介して共通配線としての共通放電線Ｈに接続してあ
る。またＩＣは内部回路，ＩＶは入力初段インバータ，
Ｔｒ3は出力トランジスタである。
【００４３】任意の２端子間に正，負いずれのパルスが
加わろうとも、正側端子の半導体素子（サイリスタＳ）
はサイリスタ動作し、負側端子の半導体素子（ダイオー
ドＤ）は寄生抵抗値が小さいダイオードとして動作し、
低インピーダンスのパスが形成される。もし、この保護
回路を従来の素子に置き換えたならば、正側の特性はサ
イリスタ動作によって低インピーダンスになっても、負
側の寄生抵抗値が大きすぎるため、パス全体のインピー
ダンスは低くならない。このため、従来の素子と低イン
ピーダンスのダイオードとを別々に形成せざるをえない
が、これは保護素子の面積の増大を招くことになる。
加わろうとも、正側端子の半導体素子（サイリスタＳ）
はサイリスタ動作し、負側端子の半導体素子（ダイオー
ドＤ）は寄生抵抗値が小さいダイオードとして動作し、
低インピーダンスのパスが形成される。もし、この保護
回路を従来の素子に置き換えたならば、正側の特性はサ
イリスタ動作によって低インピーダンスになっても、負
側の寄生抵抗値が大きすぎるため、パス全体のインピー
ダンスは低くならない。このため、従来の素子と低イン
ピーダンスのダイオードとを別々に形成せざるをえない
が、これは保護素子の面積の増大を招くことになる。
【００４４】
【発明の効果】以上説明したように本発明によれば、正
の静電パルスのみならず、負の静電パルス印加に対して
も十分低いインピーダンスとなり、電流を流すことがで
きるため、内部回路に対するストレスを緩和でき、静電
破壊耐量を向上することができる。
の静電パルスのみならず、負の静電パルス印加に対して
も十分低いインピーダンスとなり、電流を流すことがで
きるため、内部回路に対するストレスを緩和でき、静電
破壊耐量を向上することができる。
【００４５】また余分なダイオード素子を形成する必要
がないため、素子の占有面積を縮小できる。
がないため、素子の占有面積を縮小できる。
【００４６】また抵抗は半導体基板の内部に設けずに外
付けとしたため、その抵抗値より小さくすることによ
り、サイリスタ動作を制御することができる。
付けとしたため、その抵抗値より小さくすることによ
り、サイリスタ動作を制御することができる。
【００４７】また第６の拡散層を設けて第４の拡散層よ
りも低濃度に設定することにより、ビルトイン電圧が低
下し、順方向電流が流れ易くなり、サイリスタ動作に入
りやすくすることができる。また深い第６の拡散層を設
けることによってダイオードのアノードから注入された
正孔がより効率良く収集されるため、サイリスタ動作後
の導通抵抗を小さくすることができる。
りも低濃度に設定することにより、ビルトイン電圧が低
下し、順方向電流が流れ易くなり、サイリスタ動作に入
りやすくすることができる。また深い第６の拡散層を設
けることによってダイオードのアノードから注入された
正孔がより効率良く収集されるため、サイリスタ動作後
の導通抵抗を小さくすることができる。
【図１】本発明の実施形態を示す断面図である。
【図２】本発明の実施形態を示す平面図である。
【図３】本発明の実施形態における等価回路図である。
【図４】本発明及び従来例の電圧−電流特性を示す図で
ある。
ある。
【図５】本発明をＣＭＯＳＬＳＩの保護回路に応用した
例を示す図である。
例を示す図である。
【図６】従来例を示す断面図である。
【図７】従来例を示す等価回路図である。
１ Ｐ型半導体基板 ２ Ｎウェル（第５の拡散層） ３ Ｐ型拡散層（第１の拡散層） ４ Ｎ型拡散層（第３の拡散層） ５ Ｎ型拡散層（第４の拡散層） ６ Ｐ型拡散層（第２の拡散層） １０ 入出力端子 １１，１２ 抵抗 １３ Ｎウェル（第６の拡散層） １４，１５ アルミ配線 １６ コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092
Claims (7)
- 【請求項１】 サイリスタとダイオードとを内部回路側
端子と共通配線との間に有し、内部回路の静電破壊を防
止する半導体素子であって、 サイリスタとダイオードとは、半導体基板中に形成され
たものであり、 サイリスタは、導電型の異なるバイポーラトランジスタ
の組と、半導体基板に外付けされた基板抵抗値より小さ
く、サイリスタ動作の特性を決定する調整用抵抗とを有
し、正の静電パルス印加時に順方向に電流を流すもので
あり、 ダイオードは、ＰＮ接合を接近させて前記半導体基板中
での寄生抵抗値を小さくしたものであって、負の静電パ
ルス印加時に低インピーダンスのパスを形成するもので
あることを特徴とする半導体素子。 - 【請求項２】 前記調整用抵抗は、正方向のサイリスタ
特性の保持電圧，保持電流，導通抵抗を制御調整するも
のであることを特徴とする請求項１に記載の半導体素
子。 - 【請求項３】 サイリスタとダイオードとを内部回路側
端子と共通配線との間に有し、内部回路の静電破壊を防
止する半導体素子であって、 サイリスタとダイオードとは、半導体基板中に形成され
たものであり、 サイリスタは、導電型の異なる第１と第２のバイポーラ
トランジスタの組と、半導体基板に外付けされた調整用
抵抗とを有し、 前記第１のバイポーラトランジスタは、第１，第２の拡
散層と、これらの拡散層とは導電型の異なる第３の拡散
層とを有しており、 前記第２のバイポーラトランジスタは、前記第２の拡散
層と、この拡散層とは導電型の異なる前記第３の拡散層
及び第４の拡散層とを有しており、 前記調整用抵抗は、前記第１の拡散層と第３の拡散層と
の間に外付けされた第１の抵抗と、前記第２の拡散層と
第４の拡散層との間に外付けされた第２の抵抗とからな
るものであり、 ダイオードは、前記第２の拡散層と第３の拡散層とから
なり、これらの拡散層を接近して設けたものであること
を特徴とする請求項１に記載の半導体素子。 - 【請求項４】 前記第１の拡散層は、半導体基板中に形
成された異なる導電型の第５の拡散層中に設けられたも
のであることを特徴とする請求項２に記載の半導体素
子。 - 【請求項５】 前記第４の拡散層は、半導体基板中に形
成された異なる導電型の第６の拡散層中に設けられたも
のであることを特徴とする請求項２に記載の半導体素
子。 - 【請求項６】 前記第５の拡散層または前記第６の拡散
層は半導体基板中に深く形成されたものであることを特
徴とする請求項４又は５に記載の半導体素子。 - 【請求項７】 前記第６の拡散層は、前記第４の拡散層
より低濃度であることを特徴とする請求項５に記載の半
導体素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193339A JP2850801B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体素子 |
| US08/686,545 US5717559A (en) | 1995-07-28 | 1996-07-26 | Input/output protection device for use in semiconductor device |
| KR1019960030907A KR100237262B1 (ko) | 1995-07-28 | 1996-07-29 | 반도체 장치내에서 사용하기 위한 입력/출력 보호장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193339A JP2850801B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945862A true JPH0945862A (ja) | 1997-02-14 |
| JP2850801B2 JP2850801B2 (ja) | 1999-01-27 |
Family
ID=16306257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7193339A Expired - Fee Related JP2850801B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5717559A (ja) |
| JP (1) | JP2850801B2 (ja) |
| KR (1) | KR100237262B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7154152B2 (en) | 2003-03-14 | 2006-12-26 | Rohm Co., Ltd. | Semiconductor device |
| KR100679943B1 (ko) * | 2004-11-10 | 2007-02-08 | 주식회사 하이닉스반도체 | 낮은 촉발전압에서 동작이 가능한 실리콘제어정류기구조의 정전기방전 보호 회로 |
| JP2009081458A (ja) * | 1998-08-25 | 2009-04-16 | Sharp Corp | 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路 |
| JP2013531890A (ja) * | 2010-06-09 | 2013-08-08 | アナログ デバイシス， インコーポレイテッド | 集積回路保護のための装置および方法 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2690786A1 (fr) * | 1992-04-30 | 1993-10-29 | Sgs Thomson Microelectronics Sa | Dispositif de protection d'un circuit intégré contre les décharges électrostatiques. |
| US5616943A (en) * | 1993-09-29 | 1997-04-01 | At&T Global Information Solutions Company | Electrostatic discharge protection system for mixed voltage application specific integrated circuit design |
| JP2826498B2 (ja) * | 1996-01-17 | 1998-11-18 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| JP3144308B2 (ja) * | 1996-08-01 | 2001-03-12 | 日本電気株式会社 | 半導体装置 |
| US5982600A (en) * | 1998-04-20 | 1999-11-09 | Macronix International Co., Ltd. | Low-voltage triggering electrostatic discharge protection |
| JP4256544B2 (ja) * | 1998-08-25 | 2009-04-22 | シャープ株式会社 | 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路 |
| US6396025B1 (en) | 1999-07-01 | 2002-05-28 | Aeromet Corporation | Powder feed nozzle for laser welding |
| US6479869B1 (en) * | 1999-10-01 | 2002-11-12 | Rohm Co., Ltd. | Semiconductor device with enhanced protection from electrostatic breakdown |
| US6512662B1 (en) | 1999-11-30 | 2003-01-28 | Illinois Institute Of Technology | Single structure all-direction ESD protection for integrated circuits |
| US6501630B1 (en) | 1999-12-17 | 2002-12-31 | Koninklijke Philips Electronics N.V. | Bi-directional ESD diode structure |
| US6674129B1 (en) | 1999-12-17 | 2004-01-06 | Koninklijke Phillips Electronics N.V. | ESD diode structure |
| US6700164B1 (en) * | 2000-07-07 | 2004-03-02 | International Business Machines Corporation | Tungsten hot wire current limiter for ESD protection |
| US6678133B2 (en) | 2001-03-09 | 2004-01-13 | Micron Technology, Inc. | Electrostatic discharge protection with input impedance |
| US6635931B1 (en) | 2002-04-02 | 2003-10-21 | Illinois Institute Of Technology | Bonding pad-oriented all-mode ESD protection structure |
| US6826025B2 (en) | 2002-05-20 | 2004-11-30 | International Business Machines Corporation | Method and apparatus for providing ESD protection and/or noise reduction in an integrated circuit |
| JP3794368B2 (ja) * | 2002-10-29 | 2006-07-05 | セイコーエプソン株式会社 | Ｅｌ表示装置 |
| US7746606B2 (en) * | 2004-01-12 | 2010-06-29 | Conexant Systems, Inc. | ESD protection for integrated circuits having ultra thin gate oxides |
| US7164185B1 (en) * | 2004-02-02 | 2007-01-16 | Advanced Micro Devices, Inc. | Semiconductor component and method of manufacture |
| KR100887884B1 (ko) * | 2007-10-01 | 2009-03-06 | 주식회사 동부하이텍 | 반도체 소자 |
| US7911750B2 (en) * | 2008-02-27 | 2011-03-22 | Freescale Semiconductor, Inc. | Resistor triggered electrostatic discharge protection |
| US8363365B2 (en) * | 2008-06-17 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101040859B1 (ko) * | 2009-09-02 | 2011-06-14 | 삼성모바일디스플레이주식회사 | 유기전계발광 표시장치 |
| US8503140B2 (en) | 2010-10-05 | 2013-08-06 | International Business Machines Corporation | Bi-directional back-to-back stacked SCR for high-voltage pin ESD protection, methods of manufacture and design structures |
| KR101281784B1 (ko) | 2011-06-30 | 2013-07-03 | 단국대학교 산학협력단 | Ｅｓｄ 보호소자 |
| US8759871B2 (en) * | 2011-07-06 | 2014-06-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bidirectional dual-SCR circuit for ESD protection |
| US9252202B2 (en) * | 2011-08-23 | 2016-02-02 | Wafertech, Llc | Test structure and method for determining overlay accuracy in semiconductor devices using resistance measurement |
| KR102410020B1 (ko) * | 2015-12-21 | 2022-06-22 | 에스케이하이닉스 주식회사 | 낮은 트리거전압을 갖는 정전기 방전 보호 소자 |
| US10411006B2 (en) * | 2016-05-09 | 2019-09-10 | Infineon Technologies Ag | Poly silicon based interface protection |
| US10256233B2 (en) * | 2017-05-26 | 2019-04-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Device including resistor-capacitor (RC) structure and method of making the same |
| CN110491873B (zh) * | 2019-08-01 | 2024-03-01 | 富芯微电子有限公司 | 一种基于晶闸管结构的浪涌保护阵列及制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961169A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 半導体装置 |
| JPS62263670A (ja) * | 1986-05-12 | 1987-11-16 | Hitachi Ltd | 半導体装置 |
| JPH05299598A (ja) * | 1992-04-20 | 1993-11-12 | Hitachi Ltd | 半導体装置 |
| JPH0786510A (ja) * | 1993-06-30 | 1995-03-31 | Nec Corp | 半導体装置 |
| JP3090456U (ja) * | 2002-06-04 | 2002-12-13 | 谷川商事株式会社 | スタンプ付スライム時計 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0252426A (ja) * | 1988-08-16 | 1990-02-22 | Sony Corp | 不純物含有領域の形成方法 |
| US5274262A (en) * | 1989-05-17 | 1993-12-28 | David Sarnoff Research Center, Inc. | SCR protection structure and circuit with reduced trigger voltage |
| US5602404A (en) * | 1995-01-18 | 1997-02-11 | National Semiconductor Corporation | Low voltage triggering silicon controlled rectifier structures for ESD protection |
| US5572394A (en) * | 1995-04-06 | 1996-11-05 | Industrial Technology Research Institute | CMOS on-chip four-LVTSCR ESD protection scheme |
-
1995
- 1995-07-28 JP JP7193339A patent/JP2850801B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-26 US US08/686,545 patent/US5717559A/en not_active Expired - Lifetime
- 1996-07-29 KR KR1019960030907A patent/KR100237262B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961169A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 半導体装置 |
| JPS62263670A (ja) * | 1986-05-12 | 1987-11-16 | Hitachi Ltd | 半導体装置 |
| JPH05299598A (ja) * | 1992-04-20 | 1993-11-12 | Hitachi Ltd | 半導体装置 |
| JPH0786510A (ja) * | 1993-06-30 | 1995-03-31 | Nec Corp | 半導体装置 |
| JP3090456U (ja) * | 2002-06-04 | 2002-12-13 | 谷川商事株式会社 | スタンプ付スライム時計 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081458A (ja) * | 1998-08-25 | 2009-04-16 | Sharp Corp | 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路 |
| US7154152B2 (en) | 2003-03-14 | 2006-12-26 | Rohm Co., Ltd. | Semiconductor device |
| KR100679943B1 (ko) * | 2004-11-10 | 2007-02-08 | 주식회사 하이닉스반도체 | 낮은 촉발전압에서 동작이 가능한 실리콘제어정류기구조의 정전기방전 보호 회로 |
| JP2013531890A (ja) * | 2010-06-09 | 2013-08-08 | アナログ デバイシス， インコーポレイテッド | 集積回路保護のための装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US5717559A (en) | 1998-02-10 |
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