JPS6339194A - 駆動回路 - Google Patents
駆動回路Info
- Publication number
- JPS6339194A JPS6339194A JP61179922A JP17992286A JPS6339194A JP S6339194 A JPS6339194 A JP S6339194A JP 61179922 A JP61179922 A JP 61179922A JP 17992286 A JP17992286 A JP 17992286A JP S6339194 A JPS6339194 A JP S6339194A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- potential
- signal
- transistor
- channel mis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置である駆動回路に係わ。
特に高い出力振巾を高速かつ低消費電力で得ることに好
適な駆動回路に関する。
適な駆動回路に関する。
ｎチャンネルＭＩＳ トランジスタを用いて負荷を駆動
する回路の従来例として、特開昭５７−１７２５８７号
第４図に記載のワード線電圧昇圧回路がある。第２図に
その主要部であるワードドライバーを示す。第２図の回
路は、端子’］’ ２１ Ｋパルス信号φを印加し、ｎ
チャンネルＭＩＳトランジスタＭ２Ｃを通して端子Ｔ２
ｍへ伝える回路である。以下。
する回路の従来例として、特開昭５７−１７２５８７号
第４図に記載のワード線電圧昇圧回路がある。第２図に
その主要部であるワードドライバーを示す。第２図の回
路は、端子’］’ ２１ Ｋパルス信号φを印加し、ｎ
チャンネルＭＩＳトランジスタＭ２Ｃを通して端子Ｔ２
ｍへ伝える回路である。以下。
動作の概略を説明する。端子Ｔ２４に信号φＰを印加し
、ｎチャンネルＭＩＳトランジスタＭ意ムをオンさせる
と端子Ｔ２５およびｎチャンネルＭＩＳトランジスタＭ
２ＣのゲートはＶｃｃ Ｖｒ（Ｍ Ｉ Ｓ トランジ
スタのしきい電圧）に充電される。この状態で端子Ｔ２
１にパルス信号φを印加すると、ｎチャンネルＭＩＳト
ランジスタＭ２ｃのゲートは、Ｍ２ｃ自身のドレインと
ゲ、−ト間容量により昇圧され、端子Ｔ２．０電位はｎ
チャンネルＭＩ Ｓ トランジスタのしきい電圧による
制限を受けることなくパルス信号φの電位まで上昇する
。上記動作において１チャンネルＭＩＳＩ−５ンジスタ
のゲートが昇圧さ几、その電位がＶｃｃ−７７以上にな
ると、ｎチヤンネルＭＩＳトランジスタＭ２ｍはオフ状
態となる。そのためｎチャンネルＭＩＳ トランジスタ
Ｍ２ｃのゲートと端子Ｔ’ｚｓは電気的に分離さＡ Ｍ
２ Ｃのゲートの対接地容１が減少する。その結果Ｍ
２ Ｃのゲートは効果的に昇圧さｒＬる。上記のよう
に第２図に示した従来の回路によれば、ｎチャンネルＭ
Ｉ Ｓ トランジスタｆｌｌｔ２ｍによってパルス信
号φを端子ＴＺＩよりＴ２２へ振巾を低下させすて伝え
ることができる。
、ｎチャンネルＭＩＳトランジスタＭ意ムをオンさせる
と端子Ｔ２５およびｎチャンネルＭＩＳトランジスタＭ
２ＣのゲートはＶｃｃ Ｖｒ（Ｍ Ｉ Ｓ トランジ
スタのしきい電圧）に充電される。この状態で端子Ｔ２
１にパルス信号φを印加すると、ｎチャンネルＭＩＳト
ランジスタＭ２ｃのゲートは、Ｍ２ｃ自身のドレインと
ゲ、−ト間容量により昇圧され、端子Ｔ２．０電位はｎ
チャンネルＭＩ Ｓ トランジスタのしきい電圧による
制限を受けることなくパルス信号φの電位まで上昇する
。上記動作において１チャンネルＭＩＳＩ−５ンジスタ
のゲートが昇圧さ几、その電位がＶｃｃ−７７以上にな
ると、ｎチヤンネルＭＩＳトランジスタＭ２ｍはオフ状
態となる。そのためｎチャンネルＭＩＳ トランジスタ
Ｍ２ｃのゲートと端子Ｔ’ｚｓは電気的に分離さＡ Ｍ
２ Ｃのゲートの対接地容１が減少する。その結果Ｍ
２ Ｃのゲートは効果的に昇圧さｒＬる。上記のよう
に第２図に示した従来の回路によれば、ｎチャンネルＭ
Ｉ Ｓ トランジスタｆｌｌｔ２ｍによってパルス信
号φを端子ＴＺＩよりＴ２２へ振巾を低下させすて伝え
ることができる。
上記従来技術では、ｎチャンネルＭ工ＳトランジスタＭ
２Ｃのゲートを、ｎチャンネルＭＩＳ トランジスタＭ
ａｍを通して充電していた。上記充電は、いわゆるソー
スホロワモードで行なわれ、ｎチャンネルＭ Ｉ Ｓ
トランジスタがしだいにオフ状態に近づくので非常に時
間がかかるがｎチャンネル−、、、Ｍ Ｉ Ｓ トラン
ジスタのゲー［［圧が十分上がらな号φＰを印加して十
分時間が立ってからパルス信号φを印加する必要があシ
、高速動作に適していなかった。上記の問題点を解決す
るＫは１回路が待機状態となる度に信号φＰを印加しｎ
チャンネルＭＩＳトランジスタＭ２Ｃのゲートを光電し
ておけばよい。しかし、その場合にはＭｚｃのゲートの
充電に伴う消費電力の増大が問題となり、特に第２図の
回路を多数用いる場合には上記消費電力の増大は深刻と
なる。
２Ｃのゲートを、ｎチャンネルＭＩＳ トランジスタＭ
ａｍを通して充電していた。上記充電は、いわゆるソー
スホロワモードで行なわれ、ｎチャンネルＭ Ｉ Ｓ
トランジスタがしだいにオフ状態に近づくので非常に時
間がかかるがｎチャンネル−、、、Ｍ Ｉ Ｓ トラン
ジスタのゲー［［圧が十分上がらな号φＰを印加して十
分時間が立ってからパルス信号φを印加する必要があシ
、高速動作に適していなかった。上記の問題点を解決す
るＫは１回路が待機状態となる度に信号φＰを印加しｎ
チャンネルＭＩＳトランジスタＭ２Ｃのゲートを光電し
ておけばよい。しかし、その場合にはＭｚｃのゲートの
充電に伴う消費電力の増大が問題となり、特に第２図の
回路を多数用いる場合には上記消費電力の増大は深刻と
なる。
本発明の目的は、パルス信号φを伝達するｎチャンネル
Ｍ工Ｓトランジスタのゲートの充電を高速に行ないかつ
、φ印加時の昇圧を効率よく行なうことＫある。
Ｍ工Ｓトランジスタのゲートの充電を高速に行ないかつ
、φ印加時の昇圧を効率よく行なうことＫある。
上記問題点を解決するため１本発明では、パルス信号φ
を伝達するｎチャンネルＭＩＳ トランジスタのゲート
の充電をダイオードまたはバイポーラトランジスタで行
なう。
を伝達するｎチャンネルＭＩＳ トランジスタのゲート
の充電をダイオードまたはバイポーラトランジスタで行
なう。
ダイオードまたはバイポーラトランジスタは、駆動能力
が高いので充電を高速に行なうことができしかもパルス
信号φを伝達するｎチャンネルＭＩＳトランジスタのゲ
ートの昇圧時に該ゲートと前段回路を電気的に切り離す
ため、昇圧を効果的に行なうことができる。
が高いので充電を高速に行なうことができしかもパルス
信号φを伝達するｎチャンネルＭＩＳトランジスタのゲ
ートの昇圧時に該ゲートと前段回路を電気的に切り離す
ため、昇圧を効果的に行なうことができる。
以下図面を用いて本発明の詳細な説明する。第１図は本
発明の第１の実−・薄側である。本実施例においてｎチ
ャンネルＭＩＳトランジスタＭ１人はパルス信号φを端
子ＴｉｔよりＴ １４へ云えるためのもので、ダイオー
ドＤＩＡは上記ｎチャンネルＭ Ｉ ＳトランジスタＭ
＋ムのゲートを充電するだめのものでロシ、ｎチャンネ
ルＭＩＳトランジスタＭ１ｍは。
発明の第１の実−・薄側である。本実施例においてｎチ
ャンネルＭＩＳトランジスタＭ１人はパルス信号φを端
子ＴｉｔよりＴ １４へ云えるためのもので、ダイオー
ドＤＩＡは上記ｎチャンネルＭ Ｉ ＳトランジスタＭ
＋ムのゲートを充電するだめのものでロシ、ｎチャンネ
ルＭＩＳトランジスタＭ１ｍは。
上記ｎチャンネルＭＩＳトランジスタＭ１ムのゲー）Ｇ
＋ムを接地し、Ｍｔムをオフ状態とするためのものであ
る。以下、本実施例の動作を説明する。信号φＣを低レ
ベルとすると、ｎチャンネルＭ Ｉ Ｓトランジス５Ｍ
１ｍはオフする。この状態で、信号φＰを高レベルとす
るとｎチャンネルＭＩＳトランジスタＭ１ムのゲートＧ
１ムが充電され該ゲートの電位は信号φＰの電位から、
ダイオードＤ１ムの順方向電圧ＶＦを差し引いた電位ま
で上昇する。よく」られているようにダイオードの順方
向電流は印加電圧に対し指数的に増大するため上記の充
電は非常に高速に行なわれも。次に端子Ｔｌｌにパルス
信号φ金印加すると【ｌチャンネルＭ工Ｓトランジスタ
Ｍ１□のゲートＧ１ムはＭ１ム自身の容量によシ昇圧さ
れ端子′ｒ１４の電位はｎチャンネルＭＩ８トランジス
タＭ１ムのしきい電圧による制限を受けることなく信号
φの電位まで上昇する。このとき。
＋ムを接地し、Ｍｔムをオフ状態とするためのものであ
る。以下、本実施例の動作を説明する。信号φＣを低レ
ベルとすると、ｎチャンネルＭ Ｉ Ｓトランジス５Ｍ
１ｍはオフする。この状態で、信号φＰを高レベルとす
るとｎチャンネルＭＩＳトランジスタＭ１ムのゲートＧ
１ムが充電され該ゲートの電位は信号φＰの電位から、
ダイオードＤ１ムの順方向電圧ＶＦを差し引いた電位ま
で上昇する。よく」られているようにダイオードの順方
向電流は印加電圧に対し指数的に増大するため上記の充
電は非常に高速に行なわれも。次に端子Ｔｌｌにパルス
信号φ金印加すると【ｌチャンネルＭ工Ｓトランジスタ
Ｍ１□のゲートＧ１ムはＭ１ム自身の容量によシ昇圧さ
れ端子′ｒ１４の電位はｎチャンネルＭＩ８トランジス
タＭ１ムのしきい電圧による制限を受けることなく信号
φの電位まで上昇する。このとき。
ゲー）Ｇｌムの電位が昇圧されるとダイオードＤｔムは
オフするため、ゲートＧ１ムと端子Ｔｔｚは電気的に切
シ離される。その結果ゲートＧｘムの対接地容量が減少
し昇圧を有効に行なうことができるうなお、パルス信号
φが印加される以前に、信号φＰを低レベルとし信号φ
Ｃを高レベルとすればｎチャンネルＭＩＳトランジスタ
Ｍ１ｍがオンＬ、 ｎチャンネルＭＩＤトランジスタ
Ｍ１ムのゲートが接地されＭｌムがオフとなるためパル
ス信号φを端子Ｔ１１へ印加してもＴ１４へ伝達される
ことはない。
オフするため、ゲートＧ１ムと端子Ｔｔｚは電気的に切
シ離される。その結果ゲートＧｘムの対接地容量が減少
し昇圧を有効に行なうことができるうなお、パルス信号
φが印加される以前に、信号φＰを低レベルとし信号φ
Ｃを高レベルとすればｎチャンネルＭＩＳトランジスタ
Ｍ１ｍがオンＬ、 ｎチャンネルＭＩＤトランジスタ
Ｍ１ムのゲートが接地されＭｌムがオフとなるためパル
ス信号φを端子Ｔ１１へ印加してもＴ１４へ伝達される
ことはない。
このようにして必要に応じて信号φＣによりパルス信号
φを伝達したシ遮断したりすることができる。以上のよ
うに本実施例によれば、ｎチャンネルＭ工Ｓトランジス
タＭＩＡのゲー） Ｇ ｓ Ａの充電を高速に行なうこ
とができるため、信号φＰとパルス信号φの時間間換を
小さくでき、高速動作を実現できる。また、メモリのワ
ードドライバなどのように、本実施例の回路を多数使用
する場合にはパルス信号φを伝達したい回路のゲートＧ
１ムのみを充電することにより消費電力の増大を仰える
ことができるが、その場合にも１本発明によれば動作速
度を低下させることがない。ところで、ダイオードＤ１
人は順方向電圧が低く、逆方向の耐圧が高いものが望ま
しいが、ｐｎ接合ダイオードだけでなくバイポーラトラ
ンジスタのコレクタとペースを短絡したもの、あるいは
ショットキーダイオードなども昇圧時に印加される逆電
圧よシも耐圧が高いものなら使用できる。
φを伝達したシ遮断したりすることができる。以上のよ
うに本実施例によれば、ｎチャンネルＭ工Ｓトランジス
タＭＩＡのゲー） Ｇ ｓ Ａの充電を高速に行なうこ
とができるため、信号φＰとパルス信号φの時間間換を
小さくでき、高速動作を実現できる。また、メモリのワ
ードドライバなどのように、本実施例の回路を多数使用
する場合にはパルス信号φを伝達したい回路のゲートＧ
１ムのみを充電することにより消費電力の増大を仰える
ことができるが、その場合にも１本発明によれば動作速
度を低下させることがない。ところで、ダイオードＤ１
人は順方向電圧が低く、逆方向の耐圧が高いものが望ま
しいが、ｐｎ接合ダイオードだけでなくバイポーラトラ
ンジスタのコレクタとペースを短絡したもの、あるいは
ショットキーダイオードなども昇圧時に印加される逆電
圧よシも耐圧が高いものなら使用できる。
第３図は本発明の第２の実施例である。本実施例と第１
図との違いは第３図では第１図のダイオードをバイポー
ラトランジスタＱ３ムで置きかえた点である。このため
第３図では信号φ、を高レベルとじゲー） Ｇ３ Ａを
充電する際には端子’Ｉ’３ｚからバイポーラトランジ
スタＱＩＡのペース電流のみ供給すればよい。バイポー
ラトランジスタのペース電流は一般にエミッタより出力
される電流の１／１゜〜１／１００程度であるため１本
実施例によればゲートＧ３＾の充電をさらに高速化でき
る。なお、第３図において端子Ｔ３５の電位は、バイポ
ーラトランジスタＱ３ムのコレクタ電位がベース電位よ
シ低下して胞和することのないような電位に保てばよい
。
図との違いは第３図では第１図のダイオードをバイポー
ラトランジスタＱ３ムで置きかえた点である。このため
第３図では信号φ、を高レベルとじゲー） Ｇ３ Ａを
充電する際には端子’Ｉ’３ｚからバイポーラトランジ
スタＱＩＡのペース電流のみ供給すればよい。バイポー
ラトランジスタのペース電流は一般にエミッタより出力
される電流の１／１゜〜１／１００程度であるため１本
実施例によればゲートＧ３＾の充電をさらに高速化でき
る。なお、第３図において端子Ｔ３５の電位は、バイポ
ーラトランジスタＱ３ムのコレクタ電位がベース電位よ
シ低下して胞和することのないような電位に保てばよい
。
本発明は、メモリやロジックなど様々なＬＳＩ知有効に
応用できる。ここでは第４図に、ＤＲＡＭ（ダイナミッ
ク形メモリ）に本発明を応用した実施例を示す。第４図
においてメモリセルＭＣは。
応用できる。ここでは第４図に、ＤＲＡＭ（ダイナミッ
ク形メモリ）に本発明を応用した実施例を示す。第４図
においてメモリセルＭＣは。
ｎチャンネルＭＩＳトランジスタｔ１４ｇとキャパシタ
Ｃｓより成っており、情報を記憶するだめのものである
。また、ワード線Ｗ＋ 、Ｗ２ 、・・・Ｗｌは。
Ｃｓより成っており、情報を記憶するだめのものである
。また、ワード線Ｗ＋ 、Ｗ２ 、・・・Ｗｌは。
上記ｎチャンネルＭＩ８トランジスタＭｇのオン。
オフを制御する。データ線Ｄｔ 、 Ｄ ｔ 、 Ｄ−
、Ｄ −は各々対となるもので上記メモリセルからの信
号を読み出すためのものである。さらに、ＷＤ＋。
、Ｄ −は各々対となるもので上記メモリセルからの信
号を読み出すためのものである。さらに、ＷＤ＋。
ＷＤ２・・・ＷＤ、は、上記ワード線を選択駆動するワ
ードドライバである。本実施例の動作を説明する。本回
路を含むＤＲＡＭが待機状態のときＫは全てのワード線
Ｗｌ、Ｗ２・・・Ｗ、はすべてＯｖに固定されており、
全てのメモリセルＭＣ中のｎチャンネルＭＩＳトランジ
スタへ４８はオフしている。
ードドライバである。本実施例の動作を説明する。本回
路を含むＤＲＡＭが待機状態のときＫは全てのワード線
Ｗｌ、Ｗ２・・・Ｗ、はすべてＯｖに固定されており、
全てのメモリセルＭＣ中のｎチャンネルＭＩＳトランジ
スタへ４８はオフしている。
また、端子Ｐ ｌ ｒ Ｐ２ ｅ・・・Ｐ、へ印加され
る信号φＰが低レベルとなシ、ｐチャンネルＭＩ８トラ
ンジスタＭ４ｃがオンし、端子工４が正電源Ｖｃｅと同
電位となシ、ｎチャンネルＭＩＳトランジスタＭ４＋ｓ
が１ンしてゲートＧ４ムはＯｖとなっている。
る信号φＰが低レベルとなシ、ｐチャンネルＭＩ８トラ
ンジスタＭ４ｃがオンし、端子工４が正電源Ｖｃｅと同
電位となシ、ｎチャンネルＭＩＳトランジスタＭ４＋ｓ
が１ンしてゲートＧ４ムはＯｖとなっている。
ＤＲＡＭが動作状態となると、１号φＰが高レベルとな
シ、一方端子Ａｔｔ＋・・・Ａ１１ＩＡ２１＃・・・Ａ
２１゜Ａ１１．・・・Ａｌｌの電位がＤＲ，ＡＭ外部よ
り入力されたアドレス信号に応じて遷移する。例えばワ
ード線Ｗが選択されたとすると端子Ａｌｌ・・・Ａｌｌ
が全て高レベルと表シワードドライバＷＤｌの端子工。
シ、一方端子Ａｔｔ＋・・・Ａ１１ＩＡ２１＃・・・Ａ
２１゜Ａ１１．・・・Ａｌｌの電位がＤＲ，ＡＭ外部よ
り入力されたアドレス信号に応じて遷移する。例えばワ
ード線Ｗが選択されたとすると端子Ａｌｌ・・・Ａｌｌ
が全て高レベルと表シワードドライバＷＤｌの端子工。
はＯｖとなる。この結果ｉ ＷＤＩ中のｎチャンネルＭ
ＩＤ トランジスタＭａ ｍがオフし、 Ｍ４ム■ゲー
）０４＾はＶｃｃ ＶＦ （ダイオードＤ４Ａの順
方向電圧）に充電される。このとき非選択ワード線Ｗ２
・・・ＷｌのワードドライバＷＤｔ・・・ｗ１′）、中
のゲートＧ４ムはＯｖのままとなっている。次に端子Ｔ
４１にパルス信号φを印加すると、ワードドライバＶＶ
Ｄｔ中のｎチャンネルＭＩＳトランジスタＭ４ムのゲー
トＧ４□が昇圧され、ワード線Ｗｔの電位は。
ＩＤ トランジスタＭａ ｍがオフし、 Ｍ４ム■ゲー
）０４＾はＶｃｃ ＶＦ （ダイオードＤ４Ａの順
方向電圧）に充電される。このとき非選択ワード線Ｗ２
・・・ＷｌのワードドライバＷＤｔ・・・ｗ１′）、中
のゲートＧ４ムはＯｖのままとなっている。次に端子Ｔ
４１にパルス信号φを印加すると、ワードドライバＶＶ
Ｄｔ中のｎチャンネルＭＩＳトランジスタＭ４ムのゲー
トＧ４□が昇圧され、ワード線Ｗｔの電位は。
φの電位と等しくなる。このときＷＤ、以外のワードド
ライバでは、ゲートαｉがＯｖのためパルス信号φはワ
ード線へ伝達されない。以上の結果、ワード線Ｗ１のみ
が高電位となシ、Ｗ菫に接続さ孔たメモリセルよシ情報
がデータ線へ読み出される。上記昇圧時にゲートＧ４□
はダイオードＤ４□によシ前段のインバータＩＮＶ等と
電気的に分離されるため昇圧が効率よく行なわれるのは
′ｙｌＳ１図の実施例と同様である。このように１本実
施例によれば、ワード線を駆動するｎチャンネルＭＩ８
トランジスタＭ４ムのゲートＧ４ムを、ダイオードＤ
４−４を通じて高速に充電するため、アドレス１号が入
力されてから、パルス信号φを印加するタイミング？小
さくすることができ、ＤＲＡＭの動作速度？上げること
ができる。また１本実施例では、選択されたワード線を
駆動するｎチャンネルＭ Ｉ ＳトランジスタＭ４□の
ゲートＧ４ムのみを充電するためＤＲＡＭの消費電力を
小さく押えることができる。本実施例でばｌ）ＲＡＭの
ワードドライバに第１図の実施例を応用したが、第３図
の実施例のようにバイポーラトランジスタを用いて構成
してもよいことはもちろんである。なお、ＤＲＡＭの構
成、動作の詳細についてはここでは省略したが、例えば
ＩＴＯＨ、Ｋ、、 ａｎｄ ＳＵＮＡＭＩ 、 Ｈ，、
” Ｈｉ ｇｈ−ｄｅｎｓｉｔｙ ｏｎｅ−ｄｅｖｉｃ
ｅ ｄｙｎａｍｉｃ ＭＯ８ｍｅｍｏ ｒｙｃｅ １１
”、ＩＥＥＥ ＰＲＯＣ，、Ｊｕｎｅ、１９８３゜ｐｐ
、１２７−１３５に詳しい。
ライバでは、ゲートαｉがＯｖのためパルス信号φはワ
ード線へ伝達されない。以上の結果、ワード線Ｗ１のみ
が高電位となシ、Ｗ菫に接続さ孔たメモリセルよシ情報
がデータ線へ読み出される。上記昇圧時にゲートＧ４□
はダイオードＤ４□によシ前段のインバータＩＮＶ等と
電気的に分離されるため昇圧が効率よく行なわれるのは
′ｙｌＳ１図の実施例と同様である。このように１本実
施例によれば、ワード線を駆動するｎチャンネルＭＩ８
トランジスタＭ４ムのゲートＧ４ムを、ダイオードＤ
４−４を通じて高速に充電するため、アドレス１号が入
力されてから、パルス信号φを印加するタイミング？小
さくすることができ、ＤＲＡＭの動作速度？上げること
ができる。また１本実施例では、選択されたワード線を
駆動するｎチャンネルＭ Ｉ ＳトランジスタＭ４□の
ゲートＧ４ムのみを充電するためＤＲＡＭの消費電力を
小さく押えることができる。本実施例でばｌ）ＲＡＭの
ワードドライバに第１図の実施例を応用したが、第３図
の実施例のようにバイポーラトランジスタを用いて構成
してもよいことはもちろんである。なお、ＤＲＡＭの構
成、動作の詳細についてはここでは省略したが、例えば
ＩＴＯＨ、Ｋ、、 ａｎｄ ＳＵＮＡＭＩ 、 Ｈ，、
” Ｈｉ ｇｈ−ｄｅｎｓｉｔｙ ｏｎｅ−ｄｅｖｉｃ
ｅ ｄｙｎａｍｉｃ ＭＯ８ｍｅｍｏ ｒｙｃｅ １１
”、ＩＥＥＥ ＰＲＯＣ，、Ｊｕｎｅ、１９８３゜ｐｐ
、１２７−１３５に詳しい。
〔発明の効果〕
以上述べてきたように１本発明によｎば、負荷を駆動す
るｎチャンネル間工Ｓトランジスタのゲートをダイオー
ドもしくはバイポーラトランジスタで充電するため、上
記ゲートの充電を高速にで−き、かつ効率よく上記ゲー
トの昇圧を行なうことができる。
るｎチャンネル間工Ｓトランジスタのゲートをダイオー
ドもしくはバイポーラトランジスタで充電するため、上
記ゲートの充電を高速にで−き、かつ効率よく上記ゲー
トの昇圧を行なうことができる。
第１図は本発明の第１の実施例と示す回路図、第２図は
従来例を示す回路図、第３図は本発明の第２の実施例を
示す回路図、第４図は本発明をＤＲＡＭに応用した実施
例を示す回路図である。 φ・・・パルス信号ｓ Ｄｉ Ａ Ｉ Ｄ４ム・・・ダ
イオード％Ｑ３ム・・・バイポーラトランジスタ、 Ｍ
ｌｌｌ ＭＩ Ｂ、 Ｍ２ＡＩＭｚ＋＋ Ｍ２ＣＩ Ｍ
ｓｈ＋ Ｍ３Ｅ＊ Ｍ４ＡＩ Ｍ４１． Ｍ２Ｏ＋Ｍ４
１＋Ｍａ Ｉ Ｍｓ・・・ＭＩＳトランジスタ、ＷＤｔ
。 ＷＤ２ 、ＷＤ−・・・ワードドライバ、 ｖＶｌ 、
Ｗ２ 。 Ｗ、・・・ワード線、ＭＣ・・・メモリセル、０１ ＋
Ｄ ｌ ＋′ｆＩ３ 図 ψ 第 ２ 口 φ
従来例を示す回路図、第３図は本発明の第２の実施例を
示す回路図、第４図は本発明をＤＲＡＭに応用した実施
例を示す回路図である。 φ・・・パルス信号ｓ Ｄｉ Ａ Ｉ Ｄ４ム・・・ダ
イオード％Ｑ３ム・・・バイポーラトランジスタ、 Ｍ
ｌｌｌ ＭＩ Ｂ、 Ｍ２ＡＩＭｚ＋＋ Ｍ２ＣＩ Ｍ
ｓｈ＋ Ｍ３Ｅ＊ Ｍ４ＡＩ Ｍ４１． Ｍ２Ｏ＋Ｍ４
１＋Ｍａ Ｉ Ｍｓ・・・ＭＩＳトランジスタ、ＷＤｔ
。 ＷＤ２ 、ＷＤ−・・・ワードドライバ、 ｖＶｌ 、
Ｗ２ 。 Ｗ、・・・ワード線、ＭＣ・・・メモリセル、０１ ＋
Ｄ ｌ ＋′ｆＩ３ 図 ψ 第 ２ 口 φ
Claims (1)
- 【特許請求の範囲】 １、ｎチャンネルＭＩＳトランジスタを含む駆動回路に
おいて、上記ｎチャンネルＭＩＳトランジスタのうち、
少なくとも１つのゲート電極にダイオードが接続された
ことを特徴とする駆動回路。 ２、ｎチャンネルＭＩＳトランジスタを含む駆動回路に
おいて、上記ｎチャンネルＭＩＳトランジスタのうち、
少なくとも１つのゲート電極にバイポーラトランジスタ
のエミッタが接続された駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179922A JPS6339194A (ja) | 1986-08-01 | 1986-08-01 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179922A JPS6339194A (ja) | 1986-08-01 | 1986-08-01 | 駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6339194A true JPS6339194A (ja) | 1988-02-19 |
Family
ID=16074266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179922A Pending JPS6339194A (ja) | 1986-08-01 | 1986-08-01 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6339194A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821601A (en) * | 1996-09-05 | 1998-10-13 | Mitsubishi Denki Kabushiki Kaisha | Bipolar semiconductor integrated circuit with a protection circuit |
-
1986
- 1986-08-01 JP JP61179922A patent/JPS6339194A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821601A (en) * | 1996-09-05 | 1998-10-13 | Mitsubishi Denki Kabushiki Kaisha | Bipolar semiconductor integrated circuit with a protection circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6456152B1 (en) | Charge pump with improved reliability | |
| US5293563A (en) | Multi-level memory cell with increased read-out margin | |
| US4768171A (en) | Memory circuit having a plurality of cell arrays | |
| US3838404A (en) | Random access memory system and cell | |
| US5091885A (en) | Dynamic type random-access memory having improved timing characteristics | |
| JP2593894B2 (ja) | 半導体記憶装置 | |
| US5696721A (en) | Dynamic random access memory having row decoder with level translator for driving a word line voltage above and below an operating supply voltage range | |
| US4477886A (en) | Sense/restore circuit for dynamic random access memory | |
| KR950014256B1 (ko) | 낮은 전원전압을 사용하는 반도체 메모리장치 | |
| JP3392497B2 (ja) | テスト電位転送回路およびこれを用いた半導体記憶装置 | |
| JPS6221323A (ja) | 半導体記憶装置 | |
| US5563831A (en) | Timing reference circuit for bitline precharge in memory arrays | |
| US3881121A (en) | Dynamic random access memory including circuit means to prevent data loss caused by bipolar injection resulting from capacitive coupling | |
| JPS6045499B2 (ja) | 半導体記憶装置 | |
| JPS6339194A (ja) | 駆動回路 | |
| JPH09326195A (ja) | 半導体メモリ装置のセンスアンプ回路 | |
| JP2829034B2 (ja) | 半導体回路 | |
| US5801997A (en) | Ping-pong boost circuit | |
| JPS6052997A (ja) | 半導体記憶装置 | |
| JPS6161479B2 (ja) | ||
| JP3231310B2 (ja) | 半導体記憶装置 | |
| JPH10162589A (ja) | 強誘電体メモリ装置 | |
| JP2868789B2 (ja) | 半導体駆動回路 | |
| JP2555156B2 (ja) | ダイナミックｒａｍ | |
| JPH05291534A (ja) | 電荷蓄積素子を有する半導体装置 |