JPS62214728A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPS62214728A JPS62214728A JP5685086A JP5685086A JPS62214728A JP S62214728 A JPS62214728 A JP S62214728A JP 5685086 A JP5685086 A JP 5685086A JP 5685086 A JP5685086 A JP 5685086A JP S62214728 A JPS62214728 A JP S62214728A
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- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、Ｄ／Ａ （デジタル−アナログ）変換技術
、さらには電流加算型のＤ／Ａ変換ＩＣ（半導体集積回
路装置〉に適用して有効な技術に関するもので、たとえ
ば、ラダー抵抗を用いたＤ ／／Ａ変換器に利用して有
効な技術に関するものである。
、さらには電流加算型のＤ／Ａ変換ＩＣ（半導体集積回
路装置〉に適用して有効な技術に関するもので、たとえ
ば、ラダー抵抗を用いたＤ ／／Ａ変換器に利用して有
効な技術に関するものである。
［従来の技術］
Ｄ／Ａ変換器については、たとえば米国特許４゜０９２
．６３９号明細書に記載されたような電流加算型のもの
がある。
．６３９号明細書に記載されたような電流加算型のもの
がある。
ここで、本発明者は、その電流加算型Ｄ／Ａ変換器の構
成について検討した。以下は、公知とされた技術ではな
いが、本発明者によって検討された技術であり、その概
要は次のとおりである。
成について検討した。以下は、公知とされた技術ではな
いが、本発明者によって検討された技術であり、その概
要は次のとおりである。
第９図は本発明者によって検討されたＤ／Ａ変換器の構
成を示す。
成を示す。
同図に示すＤ／Ａ変換器は電流加算型のものであって、
先ず、複数のバイポーラ・トランジスタＱ１〜Ｑ８．Ｑ
８、抵抗ラダー１、およびスイッチ回路２などを有する
。
先ず、複数のバイポーラ・トランジスタＱ１〜Ｑ８．Ｑ
８、抵抗ラダー１、およびスイッチ回路２などを有する
。
複数のバイポーラ・トランジスタＱ１〜Ｑ８゜Ｑ８はそ
れぞれ、共通の基準電圧源Ｖｒｅ ｆからベース電圧が
与えられるとともに、そのエミッタ面積の大きさくＸ１
２８．Ｘ６４．Ｘ３２．ＸＩ６、Ｘ８．Ｘ４．Ｘ２．Ｘ
Ｉ、ＸＩ）が１／２のベキ級数にしたがって重み付けさ
れている。これによって、その複数のバイポーラ・トラ
ンジスタＱ１〜Ｑ８．Ｑ８は、その重み付けされたエミ
ッタ面積の比すなわち１／２のベキ級数にしたがってそ
れぞれに重み付けされた電流（Ｉ／２．Ｉ／４、Ｉ／８
．Ｉ／１６．Ｉ／３２．Ｉ／６４．Ｉ／１２８．Ｉ／２
５６．Ｉ／２５６＞を流す、このとき、各バイポーラ・
トランジスタＱ１〜Ｑ８゜Ｑ８のベース・エミッタ間電
圧ＶＢ６は、そのエミッタ面積が重みけけされているこ
とにより互いに同一値に揃えられ、これによって各バイ
ポーラ・トランジスタＱｌ〜Ｑ８．Ｑ８のエミッタ電位
が同一に揃えられるようになっている。
れぞれ、共通の基準電圧源Ｖｒｅ ｆからベース電圧が
与えられるとともに、そのエミッタ面積の大きさくＸ１
２８．Ｘ６４．Ｘ３２．ＸＩ６、Ｘ８．Ｘ４．Ｘ２．Ｘ
Ｉ、ＸＩ）が１／２のベキ級数にしたがって重み付けさ
れている。これによって、その複数のバイポーラ・トラ
ンジスタＱ１〜Ｑ８．Ｑ８は、その重み付けされたエミ
ッタ面積の比すなわち１／２のベキ級数にしたがってそ
れぞれに重み付けされた電流（Ｉ／２．Ｉ／４、Ｉ／８
．Ｉ／１６．Ｉ／３２．Ｉ／６４．Ｉ／１２８．Ｉ／２
５６．Ｉ／２５６＞を流す、このとき、各バイポーラ・
トランジスタＱ１〜Ｑ８゜Ｑ８のベース・エミッタ間電
圧ＶＢ６は、そのエミッタ面積が重みけけされているこ
とにより互いに同一値に揃えられ、これによって各バイ
ポーラ・トランジスタＱｌ〜Ｑ８．Ｑ８のエミッタ電位
が同一に揃えられるようになっている。
抵抗ラダー１は、１対２の抵抗比をもつ２種類の抵抗Ｒ
と２Ｒを直並列にラダー接続したものであって、各バイ
ポーラ・トランジスタＱ１〜Ｑ８゜Ｑ８にそれぞれ１／
２ベキ級数にしたがって重み付けされた電流Ｉ／２〜Ｉ
／２５６を分流する。
と２Ｒを直並列にラダー接続したものであって、各バイ
ポーラ・トランジスタＱ１〜Ｑ８゜Ｑ８にそれぞれ１／
２ベキ級数にしたがって重み付けされた電流Ｉ／２〜Ｉ
／２５６を分流する。
抵抗ラダー１の一端には、各バイポーラ・トランジスタ
Ｑ１〜Ｑ８をそれぞれに流れる分流電流Ｉ／２〜Ｉ／２
５６の合計電流Ｉ （Ｉ＝Ｉ／２＋Ｉ／４＋Ｉ／８＋Ｉ
／１６＋Ｉ／３２＋Ｉ／６４＋Ｉ／１２８＋Ｉ／２５６
−＋−Ｉ／２５６）を引くための定電流回路３が接続さ
れている。
Ｑ１〜Ｑ８をそれぞれに流れる分流電流Ｉ／２〜Ｉ／２
５６の合計電流Ｉ （Ｉ＝Ｉ／２＋Ｉ／４＋Ｉ／８＋Ｉ
／１６＋Ｉ／３２＋Ｉ／６４＋Ｉ／１２８＋Ｉ／２５６
−＋−Ｉ／２５６）を引くための定電流回路３が接続さ
れている。
スイッチ回路２は並列デジタル入力信号Ｄｉｎのビット
数（８ビツト）に対応する数（８個）の選択切換スイッ
チ回路を有する。各選択切換スイッチ回路の選択状態は
デジタル入力信号Ｄｉｎのビットデータ８７〜Ｂｏに基
づいて個々に制御される。各選択切換スイッチ回路はそ
れぞれ、詳細な図示は省略するが、バイポーラ・トラン
ジスタなどの能動素子によって構成され、１つの選択端
子と２つの被選択端子を等測的に有する。この場合、各
選択端子はそれぞれ対応するバイポーラ・トランジスタ
Ｑ１〜Ｑ８に接続される。また、２つの被選択端子は、
その一方が出力ラインに共通接続され、その他方が電源
電位Ｖ＋に共通接続されている。これにより、その出力
ラインがら、デジタル入力信号Ｄｉｎのデータ値に対応
する大きさの出力電流Ｉｏが取り出されるようになって
いる。この出力電流ＩＯは、要すれば、電流−電圧変換
回路（Ｉ−Ｖ）５によって電圧出力Ｖｏｕｔに変換され
る。
数（８ビツト）に対応する数（８個）の選択切換スイッ
チ回路を有する。各選択切換スイッチ回路の選択状態は
デジタル入力信号Ｄｉｎのビットデータ８７〜Ｂｏに基
づいて個々に制御される。各選択切換スイッチ回路はそ
れぞれ、詳細な図示は省略するが、バイポーラ・トラン
ジスタなどの能動素子によって構成され、１つの選択端
子と２つの被選択端子を等測的に有する。この場合、各
選択端子はそれぞれ対応するバイポーラ・トランジスタ
Ｑ１〜Ｑ８に接続される。また、２つの被選択端子は、
その一方が出力ラインに共通接続され、その他方が電源
電位Ｖ＋に共通接続されている。これにより、その出力
ラインがら、デジタル入力信号Ｄｉｎのデータ値に対応
する大きさの出力電流Ｉｏが取り出されるようになって
いる。この出力電流ＩＯは、要すれば、電流−電圧変換
回路（Ｉ−Ｖ）５によって電圧出力Ｖｏｕｔに変換され
る。
なお、図中の最右端側のバイポーラ・トランジスタＱ８
はＩ／２５６の分流を得るためのものであって、電源Ｖ
＋から直接１／２５６の電流を流す。
はＩ／２５６の分流を得るためのものであって、電源Ｖ
＋から直接１／２５６の電流を流す。
以上のようにして、電流加算型のＤ／Ａ変換器が構成さ
れている。
れている。
［発明が解決しようとする問題点］
しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。
あることが本発明者によってあきらかとされた。
すなわち、上述したＤ／Ａ変換器では、複数のバイポー
ラ・トランジスタＱ１〜Ｑ８にそれぞれに流れる電流Ｉ
／２〜Ｉ／２５６を重み付けするために、各バイポーラ
・Ｉ・ランジスタＱ１〜Ｑ８のエミッタ面積の大きさく
Ｘ１２８〜×１）にそれぞれ重み１寸けを行っていた。
ラ・トランジスタＱ１〜Ｑ８にそれぞれに流れる電流Ｉ
／２〜Ｉ／２５６を重み付けするために、各バイポーラ
・Ｉ・ランジスタＱ１〜Ｑ８のエミッタ面積の大きさく
Ｘ１２８〜×１）にそれぞれ重み１寸けを行っていた。
ところが、その工ミッタ面積に重み付けを行うと、たと
えは８ビットの変換能力をもつためには、最大で２の（
８−１）乗すなわち１２８倍も大きさが異なる８種類ら
のへ°イボーラ・トランジスタＱ１〜Ｑ８をそれぞれに
非常に高い比精度をちって形成しなければならない。こ
のため、たとえば製造工程などにおいて、個々のバイポ
ーラ・トランジスタに対する寸法の管理が非常に面倒に
なってしまう。また、面積比の大きな多種類のバイポー
ラ・トランジスタを形成するために、全体のレイアウト
形状はどうしても不整形とならざるを得す、このため、
スペース効率の良いレイアウトにすること、つまりレイ
アウト設計の最適化が非常に難しくなる、といったよう
な問題点のあることが本発明者らによって明らかとされ
た。
えは８ビットの変換能力をもつためには、最大で２の（
８−１）乗すなわち１２８倍も大きさが異なる８種類ら
のへ°イボーラ・トランジスタＱ１〜Ｑ８をそれぞれに
非常に高い比精度をちって形成しなければならない。こ
のため、たとえば製造工程などにおいて、個々のバイポ
ーラ・トランジスタに対する寸法の管理が非常に面倒に
なってしまう。また、面積比の大きな多種類のバイポー
ラ・トランジスタを形成するために、全体のレイアウト
形状はどうしても不整形とならざるを得す、このため、
スペース効率の良いレイアウトにすること、つまりレイ
アウト設計の最適化が非常に難しくなる、といったよう
な問題点のあることが本発明者らによって明らかとされ
た。
本発明の目的は、Ｄ／Ａ変換器などを構成する素子、と
くに、重み付けされた電流を流す複数のバイポーラ・ト
ランジスタの寸法種類を少なくできるようにし、これに
より、高精度を維持しつつ、たとえば製造工程などにお
ける寸法の管理あるいはレイアウト設計の最適ｒヒなど
を行いやすくする、という技術を提供するものである。
くに、重み付けされた電流を流す複数のバイポーラ・ト
ランジスタの寸法種類を少なくできるようにし、これに
より、高精度を維持しつつ、たとえば製造工程などにお
ける寸法の管理あるいはレイアウト設計の最適ｒヒなど
を行いやすくする、という技術を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
Ｕ問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、抵抗ラダーによってそれぞれに重み付けされ
た電流を複数のバイポーラ・トランジスタに分流させる
とともに、各バイポニラ・トランジスタにそれぞれに流
れる電流をデジタル入力信号に基づいて加算する電流加
算型のＤ／Ａ変換器にあって、その複数のバイポーラ・
トランジスタのエミッタ面積を１種類に揃える一方、各
バイポーラ・トランジスタのエミッタ電位を同じに揃え
るような分圧を上記抵抗ラダー内にて生じさせる電流源
を備える、というものである。
た電流を複数のバイポーラ・トランジスタに分流させる
とともに、各バイポニラ・トランジスタにそれぞれに流
れる電流をデジタル入力信号に基づいて加算する電流加
算型のＤ／Ａ変換器にあって、その複数のバイポーラ・
トランジスタのエミッタ面積を１種類に揃える一方、各
バイポーラ・トランジスタのエミッタ電位を同じに揃え
るような分圧を上記抵抗ラダー内にて生じさせる電流源
を備える、というものである。
［作用］
上記した手段によれば、それぞれに重み付けされた電流
を流す複数のバイポーラ・トランジスタの寸法種類が１
種類に揃えられるので、高精度を維持しつつ、たとえば
製造工程などにおける寸法の管理あるいはレイアウト設
計の最適化などを行いやすくする、という目的が達成さ
れる。
を流す複数のバイポーラ・トランジスタの寸法種類が１
種類に揃えられるので、高精度を維持しつつ、たとえば
製造工程などにおける寸法の管理あるいはレイアウト設
計の最適化などを行いやすくする、という目的が達成さ
れる。
［実施例］
以下、本発明の好適な実施例を図面に基づいて説明する
。
。
なお、各図中、同一符号は同一あるいは相当部分を示す
。
。
第１図はこの発明が適用されたＤ／Ａ変換器の一実施例
を示す。
を示す。
先ず、同図に示すＤ／Ａ変換器は電流加算型のものであ
って、能動素子として複数のバイポーラ・トランジスタ
Ｑ１〜Ｑｎ、Ｑｎ、抵抗ラダー１、およびスイッチ回路
２などを有する。
って、能動素子として複数のバイポーラ・トランジスタ
Ｑ１〜Ｑｎ、Ｑｎ、抵抗ラダー１、およびスイッチ回路
２などを有する。
複数のバイポーラ・トランジスタＱｌ−Ｑｎ。
Ｑｎは、詳細は後述するが、１／２のベキ級数にしたが
ってそれぞれに重み付けされた電流（Ｉ。
ってそれぞれに重み付けされた電流（Ｉ。
Ｉ／２．Ｉ／４．・・・、Ｉ／２旧、Ｉ／２ｍ−１）を
流す。
流す。
抵抗ラダー１は、１対２の抵抗比をもつ２種類の抵抗Ｒ
と２Ｒを直並列にラダー接続したものであって、各バイ
ポーラ・トランジスタＱ１〜Ｑｎ。
と２Ｒを直並列にラダー接続したものであって、各バイ
ポーラ・トランジスタＱ１〜Ｑｎ。
Ｑｎにそれぞれ１／２ベキ級数にしたがって重み付けさ
れた電流Ｉ〜工／ ２ ｎ−１を分流する。抵抗ラダー
１の一端には、各バイポーラ・トランジスタＱ１〜Ｑｎ
、Ｑｎをそれぞれに流れる分流電流■〜Ｉ／２旧の合計
電流２Ｉ （２Ｉ＝Ｉ＋Ｉ／２＋Ｉ／４＋−・・＋Ｉ／
２’−重＋Ｉ ／ ２ ｎ−１＞を引くための定電流回
路３が接続されている。
れた電流Ｉ〜工／ ２ ｎ−１を分流する。抵抗ラダー
１の一端には、各バイポーラ・トランジスタＱ１〜Ｑｎ
、Ｑｎをそれぞれに流れる分流電流■〜Ｉ／２旧の合計
電流２Ｉ （２Ｉ＝Ｉ＋Ｉ／２＋Ｉ／４＋−・・＋Ｉ／
２’−重＋Ｉ ／ ２ ｎ−１＞を引くための定電流回
路３が接続されている。
スイッチ回路２は、詳細は後述するが、並列デジタル入
力信号Ｄｉｎのビット数（ｎビット）に対応する数（ｎ
個）の選択切換スイッチ回路を有する。各選択切換スイ
ッチ回路の選択状態はデジタル入力信号Ｄｉｎの各ビッ
トデータに基づいて明々に制御される。これにより、ス
イッチ回路２は、各バイポーラ・トランジスタＱ１〜Ｑ
ｎにそれぞれに重み付けされて分流される電流（Ｉ、
Ｉ／２．Ｉ／４． ・−・、Ｉ／２ｒＩ−’）をデ
ジタル入力信号Ｄｉｎの各ビットデータに基づいて加算
する。この加算された電流がＤ／Ａ変換出力電流ＩＯと
して出力される。この出力電流■０は、要すれば、電流
−電圧変換回路（Ｉ−Ｖ）によって電圧出力に変換され
る。
力信号Ｄｉｎのビット数（ｎビット）に対応する数（ｎ
個）の選択切換スイッチ回路を有する。各選択切換スイ
ッチ回路の選択状態はデジタル入力信号Ｄｉｎの各ビッ
トデータに基づいて明々に制御される。これにより、ス
イッチ回路２は、各バイポーラ・トランジスタＱ１〜Ｑ
ｎにそれぞれに重み付けされて分流される電流（Ｉ、
Ｉ／２．Ｉ／４． ・−・、Ｉ／２ｒＩ−’）をデ
ジタル入力信号Ｄｉｎの各ビットデータに基づいて加算
する。この加算された電流がＤ／Ａ変換出力電流ＩＯと
して出力される。この出力電流■０は、要すれば、電流
−電圧変換回路（Ｉ−Ｖ）によって電圧出力に変換され
る。
戸なお、図中の最右端側のバイポーラ・トランジスタＱ
ｎはＩ ／ ２ ｎ−１の分流を得るためのものであ
って、スイッチ回路２を経由せずに電源から直接Ｉ／２
ルーの電流を流す。
ｎはＩ ／ ２ ｎ−１の分流を得るためのものであ
って、スイッチ回路２を経由せずに電源から直接Ｉ／２
ルーの電流を流す。
ここで、上記複数のバイポーラ・トランジスタＱｌ〜Ｑ
ｎ、Ｑｎは、共通の基準電圧源Ｖｒｅ ｆからベース電
圧が与えられるとともに、そのエミッタ面積が互いに同
じ（×１）に揃えられている。
ｎ、Ｑｎは、共通の基準電圧源Ｖｒｅ ｆからベース電
圧が与えられるとともに、そのエミッタ面積が互いに同
じ（×１）に揃えられている。
一方、上記抵抗ラダー１の両端には、一定の補正電流Ｉ
ｘを重畳させて流す電流源４が接続されている。この補
正電流源４は、各バイポーラ・トランジスタＱ１〜Ｑｎ
、Ｑｎのエミッタ電位Ｖε１〜Ｖεｎ、 ＶＣｎを同じ
に補正するような分圧を上記抵抗ラダー１内にて生じさ
せるような補正電流■Ｘを流すように設定される。
ｘを重畳させて流す電流源４が接続されている。この補
正電流源４は、各バイポーラ・トランジスタＱ１〜Ｑｎ
、Ｑｎのエミッタ電位Ｖε１〜Ｖεｎ、 ＶＣｎを同じ
に補正するような分圧を上記抵抗ラダー１内にて生じさ
せるような補正電流■Ｘを流すように設定される。
これにより、各バイポーラ・トランジスタＱ１〜Ｑｎ、
Ｑｎのベース・エミッタ間電圧■ＢＥか同じに揃うよう
なバイアス電圧か抵抗ラダー１から各バイポーラ・トラ
ンジスタＱ１〜Ｑｎ、Ｑｎのエミッタ側に与えられるよ
うになっている。
Ｑｎのベース・エミッタ間電圧■ＢＥか同じに揃うよう
なバイアス電圧か抵抗ラダー１から各バイポーラ・トラ
ンジスタＱ１〜Ｑｎ、Ｑｎのエミッタ側に与えられるよ
うになっている。
この場合、上記補正電流Ｉｘは、次のようにして求めら
れる。
れる。
先ず、バイポーラ・トランジスタのベース・エミッタ間
電圧ＶＢＥは、次の式（１）によって与えられる。
電圧ＶＢＥは、次の式（１）によって与えられる。
・ ・ ・ （１）
ここで、上記複数のバイポーラ・トランジスタＱ１〜Ｑ
ｎ、Ｑｎに１／２のベキ級数にしたかって重み付けされ
た電流（Ｉ、Ｉ／２．Ｉ／４． ・・・、Ｉ／２）が
流れるようにするためには、Δ Ｖ＝＝ Ｖ
ＢＥ （ｎ−１）ｎ−ＶＢＢｎＴ ＝ −Ｉ ｎ （Ｉ Ｅ ／ ２ Ｉ ｓ ）以上の
計算例から、上記補正電流Ｉｘは、各バイポーラ・トラ
ンジスタＱ１〜Ｑｎのエミッタ電位Ｖ、が１ＳｍＶずつ
順次高くなるような分圧Δ■を抵抗ラダー１の各直列抵
抗Ｒにそれぞれに生じさせるような大きさであればよい
。
ｎ、Ｑｎに１／２のベキ級数にしたかって重み付けされ
た電流（Ｉ、Ｉ／２．Ｉ／４． ・・・、Ｉ／２）が
流れるようにするためには、Δ Ｖ＝＝ Ｖ
ＢＥ （ｎ−１）ｎ−ＶＢＢｎＴ ＝ −Ｉ ｎ （Ｉ Ｅ ／ ２ Ｉ ｓ ）以上の
計算例から、上記補正電流Ｉｘは、各バイポーラ・トラ
ンジスタＱ１〜Ｑｎのエミッタ電位Ｖ、が１ＳｍＶずつ
順次高くなるような分圧Δ■を抵抗ラダー１の各直列抵
抗Ｒにそれぞれに生じさせるような大きさであればよい
。
つまり、上記補正電流Ｉｘは、
Ｉｘ＝ □
＝ １８ｍＶ／Ｒ［ｍＡコ
′ となるように設定される。
これにより、複数のバイポーラ・トランジスタＱ１〜Ｑ
ｎ、Ｑｎのエミッタ面積に重み１寸けを行わずとも、各
バイポーラ・トランジスタＱ１〜Ｑｎ、Ｑｎがそれぞれ
に流す電流（Ｌ Ｉ、、／２．Ｉ／４．・・・、
Ｉ／２ 、 Ｉ／２ ＞に所定の重み付けを行う
ことができる。これとともに、各バイポーラ・トランジ
スタＱ１〜Ｑｎ、Ｑｎのエミツタ電位を同じに揃えるこ
とができるようになる。
ｎ、Ｑｎのエミッタ面積に重み１寸けを行わずとも、各
バイポーラ・トランジスタＱ１〜Ｑｎ、Ｑｎがそれぞれ
に流す電流（Ｌ Ｉ、、／２．Ｉ／４．・・・、
Ｉ／２ 、 Ｉ／２ ＞に所定の重み付けを行う
ことができる。これとともに、各バイポーラ・トランジ
スタＱ１〜Ｑｎ、Ｑｎのエミツタ電位を同じに揃えるこ
とができるようになる。
以上のようにして、Ｄ／Ａ変換器を構成する素子、とく
に、重み付けされた電流（Ｉ、Ｉｘ２゜Ｉｘ４．・・・
、Ｉｘ２ 、Ｉｘ２ ）を流す複数のバイポーラ・
トランジスタＱ１〜Ｑｎ、Ｑｎの寸法種類を少なくする
ことができるようになり、これにより、高精度を維持し
つつ、たとえば製造工程などにおける寸法の管理あるい
はレイアウト設計の最適化などを行いやすくすることが
できるようになる。
に、重み付けされた電流（Ｉ、Ｉｘ２゜Ｉｘ４．・・・
、Ｉｘ２ 、Ｉｘ２ ）を流す複数のバイポーラ・
トランジスタＱ１〜Ｑｎ、Ｑｎの寸法種類を少なくする
ことができるようになり、これにより、高精度を維持し
つつ、たとえば製造工程などにおける寸法の管理あるい
はレイアウト設計の最適化などを行いやすくすることが
できるようになる。
第２図は上記補正電流Ｉｘを流す電流源４の構成例を示
す。
す。
同図に示すように、上記電流源４は、上記抵抗ラダー１
の一端から電流を引く第１の定電流回路４Ａ、上記抵抗
ラダー１の他端から電流を供給する第２の定電流回路４
Ｃ１および第１の定電流回路４Ａによって流される電流
Ｉｘを第２の定電流回路４Ｃに写像させるカレントミラ
ー４Ｂによって構成される。図において、バイポーラ・
トランジスタＱ４４．Ｑ４５．Ｑ、４６は、第２の定電
流回路４Ｃをなすカレントミラーを構成する。また、バ
イポーラ・トランジスタＱ４１．Ｑ４２．Ｑ４３は、第
１の定電流回路４Ａによって流される電流ｌｘを１対１
の比で第２の定電流回路４Ｃに写像させるカレントミラ
ーを構成する。このような構成により、抵抗ラダー１だ
けに上記補正電流ＩＸを流すことができる。
の一端から電流を引く第１の定電流回路４Ａ、上記抵抗
ラダー１の他端から電流を供給する第２の定電流回路４
Ｃ１および第１の定電流回路４Ａによって流される電流
Ｉｘを第２の定電流回路４Ｃに写像させるカレントミラ
ー４Ｂによって構成される。図において、バイポーラ・
トランジスタＱ４４．Ｑ４５．Ｑ、４６は、第２の定電
流回路４Ｃをなすカレントミラーを構成する。また、バ
イポーラ・トランジスタＱ４１．Ｑ４２．Ｑ４３は、第
１の定電流回路４Ａによって流される電流ｌｘを１対１
の比で第２の定電流回路４Ｃに写像させるカレントミラ
ーを構成する。このような構成により、抵抗ラダー１だ
けに上記補正電流ＩＸを流すことができる。
上記補正電流Ｉｘを流す電流源４は、第３図に示すよう
に、２つの独立した定電流回路４Ａと４Ｄであってもよ
い。この場合、一方の定電流回路４Ａが抵抗ラダー１の
一端から上記補正電流Ｉｘを引くとともに、これと同じ
電流Ｉｘが他方の定′電流回路４Ｄによって抵抗ラダー
１の他端から供給される。
に、２つの独立した定電流回路４Ａと４Ｄであってもよ
い。この場合、一方の定電流回路４Ａが抵抗ラダー１の
一端から上記補正電流Ｉｘを引くとともに、これと同じ
電流Ｉｘが他方の定′電流回路４Ｄによって抵抗ラダー
１の他端から供給される。
さらに、上記抵抗ラダー１によって分流される電流Ｉが
上記補正電流Ｉｘよりも十分に大きくなるようにすれば
、つまりＩ＞＞Ｉｘならば、第４図に示すように、上記
補正電流源４は抵抗ラダー１の他端側から補正電流Ｉｘ
を送り込むだけの構成であってもよい。
上記補正電流Ｉｘよりも十分に大きくなるようにすれば
、つまりＩ＞＞Ｉｘならば、第４図に示すように、上記
補正電流源４は抵抗ラダー１の他端側から補正電流Ｉｘ
を送り込むだけの構成であってもよい。
第５図は上記補正電流Ｉｘを吸い込む定電流回路４Ａの
構成例を示す。
構成例を示す。
同図に示す定電流回路４Ａは、カレントミラー回路を構
成するｐｎｐバイポーラ・トランジスタＱ１１．Ｑ１２
．Ｑ１３．１対２の割合のエミッタ面積をもつ２つのバ
イポーラ・トランジスタＱ２１とＱ２２、この２つのバ
イポーラ・トランジスタＱ２１と０２２のベースを互い
に接続する抵抗Ｒ１十分に大きな変換利得をもつ電流−
電圧変換器（１−Ｖ）４１、およびバイポーラ・トラン
ジスタＱ２１．Ｑ２２の各エミッタにそれぞれに直列挿
入された抵抗Ｒ，Ｒなどによって構成されている。Ｖ＋
は電源電位を示す。
成するｐｎｐバイポーラ・トランジスタＱ１１．Ｑ１２
．Ｑ１３．１対２の割合のエミッタ面積をもつ２つのバ
イポーラ・トランジスタＱ２１とＱ２２、この２つのバ
イポーラ・トランジスタＱ２１と０２２のベースを互い
に接続する抵抗Ｒ１十分に大きな変換利得をもつ電流−
電圧変換器（１−Ｖ）４１、およびバイポーラ・トラン
ジスタＱ２１．Ｑ２２の各エミッタにそれぞれに直列挿
入された抵抗Ｒ，Ｒなどによって構成されている。Ｖ＋
は電源電位を示す。
上記定電流回路４は、エミツタ面積比が１（×１）のト
ランジスタＱ２１のベース側が上記複数のバイポーラ・
トランジスタＱ１〜Ｑｎ、Ｑｎの最右端側のバイポーラ
・トランジスタＱｎのベースに接続され、エミツタ面積
比が２（Ｘ２）のトランジスタＱ２２のベース側が電圧
−電流変換回路４１の電流出力側に接続されている。そ
して、その２つのバイポーラ・トランジスタＱ２１．Ｑ
２２にそれぞれに流れる電流が互いに同じになるような
電流Ｉｘが電圧−電流変換回路４１から出力されるよう
な負帰還ループが形成されている。
ランジスタＱ２１のベース側が上記複数のバイポーラ・
トランジスタＱ１〜Ｑｎ、Ｑｎの最右端側のバイポーラ
・トランジスタＱｎのベースに接続され、エミツタ面積
比が２（Ｘ２）のトランジスタＱ２２のベース側が電圧
−電流変換回路４１の電流出力側に接続されている。そ
して、その２つのバイポーラ・トランジスタＱ２１．Ｑ
２２にそれぞれに流れる電流が互いに同じになるような
電流Ｉｘが電圧−電流変換回路４１から出力されるよう
な負帰還ループが形成されている。
つまり、トランジスタＱ２１とＱ２２が１対２のエミツ
タ面積比がもったのと等価のベース・エミッタ間電圧差
をもたらすような電流Ｉｘが流れるようになる。これに
より、定電流回路４Ａは、上記複数のバイポーラ・トラ
ンジスタＱ１〜Ｑｎ。
タ面積比がもったのと等価のベース・エミッタ間電圧差
をもたらすような電流Ｉｘが流れるようになる。これに
より、定電流回路４Ａは、上記複数のバイポーラ・トラ
ンジスタＱ１〜Ｑｎ。
Ｑｎのエミッタ面積を１／２のベキ級数にしたがって重
み付けしたのと等価な電流の重み付けを生じさせるよう
な補正電流Ｉｘを発生することができる。
み付けしたのと等価な電流の重み付けを生じさせるよう
な補正電流Ｉｘを発生することができる。
第６図は上記補正電流Ｉｘを吐き出す定電流回路４Ｄの
構成例を示す。
構成例を示す。
同図に示す定電流回路４Ｄは、上述した定電流回路４Ａ
と同様、カレントミラー回路を構成するｐｎｐバイポー
ラ・トランジスタＱｌｌ、Ｑ１２゜Ｑ１３、および１対
２の割合のエミッタ面積をもつ２つのバイポーラ・トラ
ンジスタＱ２１とＱ２２などによって構成される。この
場合、エミツタ面積比が２のバイポーラ・トランジスタ
Ｑ２２のエミッタ側に抵抗２Ｒが直列に挿入されていて
、この抵抗２Ｒとバイポーラ・トランジスタＱ２２とに
よって流される電流が、エミツタ面積比１のバイポーラ
・トランジスタＱ２１に１対１のミラー比で写像される
ようになっている。そして、両バイポーラ・トランジス
タＱ２１．Ｑ２２をそれぞれに流れた電流（Ｉ ｘ／２
．Ｉ ｘ／２）が合流させられ、この合流電流Ｉｘ（Ｉ
ｘ＝Ｉｘ／２十Ｉ ｘ ／ ２ ＞が上記補正電流Ｉｘ
として出力される。
と同様、カレントミラー回路を構成するｐｎｐバイポー
ラ・トランジスタＱｌｌ、Ｑ１２゜Ｑ１３、および１対
２の割合のエミッタ面積をもつ２つのバイポーラ・トラ
ンジスタＱ２１とＱ２２などによって構成される。この
場合、エミツタ面積比が２のバイポーラ・トランジスタ
Ｑ２２のエミッタ側に抵抗２Ｒが直列に挿入されていて
、この抵抗２Ｒとバイポーラ・トランジスタＱ２２とに
よって流される電流が、エミツタ面積比１のバイポーラ
・トランジスタＱ２１に１対１のミラー比で写像される
ようになっている。そして、両バイポーラ・トランジス
タＱ２１．Ｑ２２をそれぞれに流れた電流（Ｉ ｘ／２
．Ｉ ｘ／２）が合流させられ、この合流電流Ｉｘ（Ｉ
ｘ＝Ｉｘ／２十Ｉ ｘ ／ ２ ＞が上記補正電流Ｉｘ
として出力される。
第７図は前記スイッチ回路２の構成例を示す。
また、第８図は第７図に示したスイッチ回路２の等価回
路を示す。
路を示す。
第７図および第８図に示すように、スイッチ回路２は並
列デジタル入力信号Ｄｉｎのビット数（ｎビット）に対
応する数（ｎ個）の選択切換スイッチ回路を有する。各
選択切換スイッチ回路の選択状態はデジタル入力信号Ｄ
ｉｎの各ビットデータに基づいて個々に制御される。各
選択切換スイッチ回路はそれぞれ、バイポーラ・トラン
ジスタＱ３１〜Ｑ３５および抵抗Ｒｇによる２段カスケ
ード接続型のカレントスイッチによって構成され、１つ
の選択端子と２つの被選択端子を等測的に有する。この
場合、各選択端子はそれぞれ対応するバイポーラ・トラ
ンジスタＱ１〜Ｑｎのコレクタに接続される。また、２
つの被選択端子はそれぞれに共通接続される。そして、
その一方の共通接続側から、デジタル入力信号Ｄｉｎの
データ値に対応する大きさの出力電流Ｉｏが加算されて
収り出されるようになっている。
列デジタル入力信号Ｄｉｎのビット数（ｎビット）に対
応する数（ｎ個）の選択切換スイッチ回路を有する。各
選択切換スイッチ回路の選択状態はデジタル入力信号Ｄ
ｉｎの各ビットデータに基づいて個々に制御される。各
選択切換スイッチ回路はそれぞれ、バイポーラ・トラン
ジスタＱ３１〜Ｑ３５および抵抗Ｒｇによる２段カスケ
ード接続型のカレントスイッチによって構成され、１つ
の選択端子と２つの被選択端子を等測的に有する。この
場合、各選択端子はそれぞれ対応するバイポーラ・トラ
ンジスタＱ１〜Ｑｎのコレクタに接続される。また、２
つの被選択端子はそれぞれに共通接続される。そして、
その一方の共通接続側から、デジタル入力信号Ｄｉｎの
データ値に対応する大きさの出力電流Ｉｏが加算されて
収り出されるようになっている。
なお、第７図において、Ｖｓｌ、Ｖｓ２．Ｖｓ３はそれ
ぞれ一定の基準電圧を示す。
ぞれ一定の基準電圧を示す。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、バイポー
ラ・トランジスタＱ１〜Ｑｎ、Ｑｎはバイポーラ・トラ
ンジスタ以外の能動素子であってもよい。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、バイポー
ラ・トランジスタＱ１〜Ｑｎ、Ｑｎはバイポーラ・トラ
ンジスタ以外の能動素子であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤ／Ａ変換器に適用
した場合について説明したが、それに限定されるもので
はなく、たとえば、Ａ／Ｄ変換器などにも適用できる。
をその背景となった利用分野であるＤ／Ａ変換器に適用
した場合について説明したが、それに限定されるもので
はなく、たとえば、Ａ／Ｄ変換器などにも適用できる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、Ｄ／Ａ変換器などにあって、重み付けされた
電流を流す複数のバイポーラ・トランジスタの寸法種類
を少なくすることができ、これにより、高精度を維持し
つつ、たとえば製造工程などにおける寸法の管理あるい
はレイアウト設計の最適化などを行いやすくすることが
できる、という効果がある。
電流を流す複数のバイポーラ・トランジスタの寸法種類
を少なくすることができ、これにより、高精度を維持し
つつ、たとえば製造工程などにおける寸法の管理あるい
はレイアウト設計の最適化などを行いやすくすることが
できる、という効果がある。
第１図はこの発明による技術が適用されたＤ／′Ａ変換
器の一実施例を示す回路図、 第２図はこの発明の別の実施例を示す回路図、第３図は
この発明のさらに別の実施例を示す回路図、 第４図はこの発明のさらに別の実施例を示す回路図、 第５図は補正電流を吸い込む定電流回路の構成例を示す
回路図、 第６図は補正電流を吐き出す定電流回路の構成例を示す
回路図、 第７−はこの発明に係るＤ／Ａ変換器にて使用されるス
イッチ回路の構成例を部分的に示す回路図、 第８図は第７図に示したスイッチ回路の等価回路図、 第９図はこの発明に先立って検討されたＤ／Ａ変換器の
構成例を示す回路図である。 １・・・抵抗ラダー、２・・・スイッチ回路、３・・・
定電流回路、４・・・補正電流源、４Ａ。 ４Ｃ，４Ｄ・・・定電流回路、４Ｂ・・・カレントミラ
ー、Ｑ１〜Ｑｎ、Ｑｎ・ ・・重みｆすけされた電流を
流すバイポーラ・トランジスタ、Ｉｘ・・・補正電流。 ｒン ！１噸〕冒、
器の一実施例を示す回路図、 第２図はこの発明の別の実施例を示す回路図、第３図は
この発明のさらに別の実施例を示す回路図、 第４図はこの発明のさらに別の実施例を示す回路図、 第５図は補正電流を吸い込む定電流回路の構成例を示す
回路図、 第６図は補正電流を吐き出す定電流回路の構成例を示す
回路図、 第７−はこの発明に係るＤ／Ａ変換器にて使用されるス
イッチ回路の構成例を部分的に示す回路図、 第８図は第７図に示したスイッチ回路の等価回路図、 第９図はこの発明に先立って検討されたＤ／Ａ変換器の
構成例を示す回路図である。 １・・・抵抗ラダー、２・・・スイッチ回路、３・・・
定電流回路、４・・・補正電流源、４Ａ。 ４Ｃ，４Ｄ・・・定電流回路、４Ｂ・・・カレントミラ
ー、Ｑ１〜Ｑｎ、Ｑｎ・ ・・重みｆすけされた電流を
流すバイポーラ・トランジスタ、Ｉｘ・・・補正電流。 ｒン ！１噸〕冒、
Claims (1)
- 【特許請求の範囲】 １、複数の能動素子と、各能動素子にそれぞれに重み付
けされた電流を分流する抵抗ラダーと、各能動素子にそ
れぞれに流れる電流を並列デジタル入力信号のビットデ
ータに基づいて加算して出力するスイッチ回路とを備え
た電流加算型のＤ／Ａ変換器であって、上記複数の能動
素子の素子面積が互いに同じに揃えられる一方、各能動
素子にそれぞれに流れる電流を補正するような分圧を上
記抵抗ラダー内にて生じさせる電流源を備えたことを特
徴とするＤ／Ａ変換器。 ２、上記能動素子がバイポーラ・トランジスタであって
、各バイポーラ・トランジスタのエミッタ面積が互いに
同じに揃えられる一方、各バイポーラ・トランジスタの
エミッタ電位を同じに補正するような分圧を上記抵抗ラ
ダー内にて生じさせる電流を流す電流源を備えたことを
特徴とする特許請求の範囲第１項記載のＤ／Ａ変換器。 ３、上記電流源は、上記抵抗ラダーの一端から電流を引
く第１の定電流回路と、上記抵抗ラダーの他端から電流
を供給する第２の定電流回路とを備えていることを特徴
とする特許請求の範囲第１項または第２項記載のＤ／Ａ
変換器。 ４、上記電流源は、上記抵抗ラダーの両端にそれぞれ接
続された第１、第２の２つの定電流回路と、一方の定電
流回路によって流される電流を他方の定電流回路に写像
させるカレントミラーとを備えたことを特徴とする特許
請求の範囲第１項から第３項までのいずれかに記載のＤ
／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056850A JPH077915B2 (ja) | 1986-03-17 | 1986-03-17 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056850A JPH077915B2 (ja) | 1986-03-17 | 1986-03-17 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62214728A true JPS62214728A (ja) | 1987-09-21 |
| JPH077915B2 JPH077915B2 (ja) | 1995-01-30 |
Family
ID=13038890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056850A Expired - Lifetime JPH077915B2 (ja) | 1986-03-17 | 1986-03-17 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077915B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7173553B2 (en) | 2004-09-29 | 2007-02-06 | Matsushita Electric Industrial Co., Ltd. | Current summing digital-to-analog converter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120160A (en) * | 1975-03-21 | 1976-10-21 | Analog Devices Inc | Digitalltooanalog converter |
| JPS57107630A (en) * | 1980-07-30 | 1982-07-05 | Analog Devices Inc | D/a converter |
-
1986
- 1986-03-17 JP JP61056850A patent/JPH077915B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120160A (en) * | 1975-03-21 | 1976-10-21 | Analog Devices Inc | Digitalltooanalog converter |
| JPS57107630A (en) * | 1980-07-30 | 1982-07-05 | Analog Devices Inc | D/a converter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7173553B2 (en) | 2004-09-29 | 2007-02-06 | Matsushita Electric Industrial Co., Ltd. | Current summing digital-to-analog converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077915B2 (ja) | 1995-01-30 |
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