JPS61153778A - アナログ演算回路 - Google Patents

アナログ演算回路

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JPS61153778A
JPS61153778A JP27373984A JP27373984A JPS61153778A JP S61153778 A JPS61153778 A JP S61153778A JP 27373984 A JP27373984 A JP 27373984A JP 27373984 A JP27373984 A JP 27373984A JP S61153778 A JPS61153778 A JP S61153778A
Authority
JP
Japan
Prior art keywords
circuit
transistor
voltage
input
output
Prior art date
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Pending
Application number
JP27373984A
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English (en)
Inventor
Toshio Shiramatsu
敏夫 白松
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、バイポーラ集積回路に形成されるアナログ演
算回路に係り、たとえば複数個の入力信号の電圧加算を
行なう場合に使用されるものである。
〔発明の技術的背景〕
たとえば、2人力のアナログ電圧加算回路は、従来、第
3図に示すように構成されており、演算増幅器30と抵
抗31あるいはさらにバイポーラトランジスタ40とが
用いられている。これらの回路動作はよく知られている
ので、ここではその説明を省略する。
〔背景技術の問題点〕
然るに、演算増幅器30はそれ自身回路構成が複雑であ
り、高価であり、これを用いた演算回路の回路設計が難
しい。
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、回路構成
が簡易で回路設計が容易になり、温度特性を良くするこ
とも簡単になるアナログ演算回路を提供するものである
〔発明の概要〕
即ち、本発明のアナログ演算回路は、それぞれ演算入力
電圧がベースに印加される複数個の入力用トランジスタ
と、この各トランジスタのエミッタにそれぞれ対応して
接続される複数個の定電流源と、上記各トランジスタの
エミッタにそれぞれ対応して各一端が接続され各他端が
一括接続されたそれぞれ等しい抵抗値を有する複数個の
抵抗回路と、この各抵抗回路の一括接続点の電圧がベー
スに印加されると共にエミッタに所定の抵抗回路が接続
され、前記入力用トランジスタとは極性が異なる出力用
トランジスタと、この出力用トランジスタのコレクタK
 −次側トランジスタが接続され二次側トランジスタの
コレクタに負荷抵抗回路が接続されたカレントミラー回
路とからなることを特徴とするものである。
このように、演算増II器を使用することなく簡易な回
路構成であるので、回路設計が容易であり、安価に実現
することが可能である。
〔発明の実施例〕
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第1図は2人力の演算回路を示しており、Q+およびQ
!は各対応して入力電圧vINI evlXN!  が
ペー7に印加されるPNP 形の入力用トランジスタで
あり、それぞれのコレクタは接地されており、この各コ
レクタとvcC電源との間にそれぞれ定電流源1が接続
されている。上記入力用トランジスタQ+−Qxの各エ
ミッタはそれぞれ同じ抵抗値を有する電圧加算用の抵抗
Rを介したのち一括接続されており、この一括棲続点(
ノードN)はNPN 形の出力用トランジスタQム の
ベースに接続されている。このトランジスタQAのエミ
ッタは平均電圧生成用の抵抗Rム を介して接地されて
おり、コレクタはカレントミラー回路2の一次側トラン
ジスタQe1を介してvee電源に接続されている。こ
のカレントミラー回路2は、それぞれPNP 形のトラ
ンジスタQel * 96gのエミッタがVCC電源に
接続され、ベース相互が接続され、−次側のトランジス
タQe、のベースψコレクタ相互が接続されてなり、二
次側のトランジスタQ、のコレクタが負荷抵抗RB  
を介して接地されており、このコレクタが演算出力端3
となっている。
次に、上記2人力演算回路の動作を説明する。
入力用トランジスタQI K接続された抵抗RGC流れ
る電流を−11.入力用トランジスタQtに接続された
抵抗Rに流れる電流をIt で表わし、出力用トランジ
スタQム のベース電流を無視すると、ノードNに流れ
込む電流の総和は零であり、 ェ、+I、=O・旧・・(1) が成り立つ。また、入力用トランジスタQj 。
Q、のベースエミッタ間電圧をVsg 、上記ノードN
の電圧をVw  で表わすと、 ■、=(v*−Vt*t+Vmm)/R”・・”(2)
It =(vN−■、、、 + Vmm )/R−・−
・・−(3)が成り立つ。上式(1)〜(3)から (V+−Vl、l、 +V’0 )+(VN−WIN!
−4−Vex ) = 0が求まる。つまり、ノードN
の電圧VN  は、全ての入力電圧VIHI *vlN
1の平均値とVmmとの和である。
一方、出力用トランジスタQム のエミッタに現われる
電圧VA  は上記Vl?  よりトランジスタQA 
 のベースエミッタ間電圧VBFIだけ低くなるので、 の如く入力電圧vXNI  とVINt  との平均電
圧となる。上記トランジスタQA  およびカレントミ
ラー回路2の一次側トランジスタQ0に流れる電流IA
  は であり、カレントミラー回路2の二次側トランジスタQ
etおよび負荷抵抗Rm  には上記Iム に等しい電
、流が流れるので、出力端3に現われる電圧vouy 
 は となる。ここで、 R1+ = 2 RA         ・・・・・・
(8)に設定しておけば、出力端3の電圧your  
はVOU?  =  TIN I+  Vt5x   
       ・・・”・(9)の如く入力電圧”fN
l 5vlN!の加算出力が得られる。また、RB  
とRA  との関係を任意に設定することにより、出力
電圧700丁 として上記加算出力の大きさに任意の係
数が掛けられた大きさが得られる。
即ち、上記加算回路によれば、使用回路素子数が少なく
、回路構成が簡易であるので安価に実現でき、しかも抵
抗比により出力電圧を決めることができるので従来例の
ように演算増幅器を用いる場合に比べて回路設計が容易
である。
また、入力用トランジスタQr  、Qt と出力用ト
ランジスタQム との素子形状を合わせてそれぞれの温
度特性をほぼ等しく設定しておくことによって、出力用
トランジスタQム のエミッタには上記入出力トランジ
スタの温度特性が打ち消された電圧Vh  が現われる
ので、出力電圧voUi  の温度変化が極めて少ない
上記実施例は2人力の演算回路を示したが、さらに多数
の入力の演算回路を構成するためには、前記入力用トラ
ンジスタとそのエミッタ側の定電流源、電圧加算用抵抗
の一組を入力数に応じて増やすだけで簡単に実現可能で
ある。即ち、第2図に示すように入力電圧VINI s
 vIN宜e・・・VINll  に対応して入力用ト
ランジスタQI eQtm・・・喝 を設け、この各ト
ランジスタそれぞれのエミッタとVce電源との間にそ
れぞれ定電流源Iを設け、上記各トランジスタのエミッ
タそれぞれを電圧加算用の抵抗Rを介して一括接続して
出力用トランジスタQA  のベースに接続すればよい
。なお、上記第2図において、2゜RA、R1はそれぞ
れ前述したと同様のカレントミラー回路、平均電圧生成
用の抵抗、負荷抵抗である。
上記n個の入力用の演算回路の動作を前記実施例と同様
の要領で数式で表わすと、次の通りである。
、°、 、5.fi (VN −VKsL−)−Via
 ) =Qここで、 R1= nRA に設定しておけば、 の如く、全【の入力電圧vINI #・・・v!Nnの
加算出力がiられる。また、R人  とR+  との関
係を適当に設定することによって、上記加算出力に適当
な係数が掛けられた大きさの出力゛1圧が得られる。
なお、本発明は上記実施例に限られることなく、上記実
施例の各トランジスタの極性を入れ替える( PNP 
形−NPN 形)と共に電源電位の高低関係を入れ替え
るように変更してもよい。
〔発明の効果〕
上述したように本発明のアナログ演算回路によれば、演
算増幅器を使用することなく、簡易な回路構成であるの
で、多入力の場合でも回路設計が容易であって安価に実
現でき、しかも入力用トランジスタと出力用トランジス
タとの温度特性を揃えておくことによって温度特性を良
くすることができる。
【図面の簡単な説明】
第1図は本発明のアナログ演算回路の一実施例を示す回
路図、第2図は同じく他の実施例を示す回路図、第3図
は従来のアナログ加算回路を示す回路図である。 Q、〜Qn・・・入力用トランジスタ、Q人・・・出力
用トランジスタ、R,Rム、 Rs・・・抵抗、1・・
・定電流源、2・・・カレントミラー回路。

Claims (2)

    【特許請求の範囲】
  1. (1)それぞれ演算入力電圧がベースに印加される複数
    個の入力用トランジスタと、この各トランジスタのエミ
    ッタにそれぞれ対応して接続される複数個の定電流源と
    、上記各トランジスタのエミッタにそれぞれ対応して各
    一端が接続され各他端が一括接続されたそれぞれ等しい
    抵抗値を有する複数個の抵抗回路と、この各抵抗回路の
    一括接続点の電圧がベースに印加されると共にエミッタ
    に所定の抵抗回路が接続され前記入力用トランジスタと
    は極性が異なる出力用トランジスタと、この出力用トラ
    ンジスタのコレクタに一次側トランジスタが接続され、
    二次側トランジスタのコレクタに負荷抵抗回路が接続さ
    れたカレントミラー回路とを具備してなることを特徴と
    するアナログ演算回路。
  2. (2)前記負荷抵抗回路は、前記出力用トランジスタの
    エミッタ側の抵抗回路の抵抗値を前記入力用トランジス
    タの個数倍した抵抗値を有してなり、加算回路を形成す
    ることを特徴とする前記特許請求の範囲第1項記載のア
    ナログ演算回路。
JP27373984A 1984-12-27 1984-12-27 アナログ演算回路 Pending JPS61153778A (ja)

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JPS61153778A true JPS61153778A (ja) 1986-07-12

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ID=17531890

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06181432A (ja) * 1992-09-04 1994-06-28 Nec Corp 電圧制御発振器制御回路
WO2008140357A1 (ru) * 2007-05-10 2008-11-20 Victor Victorovich Olexenko Универсальный мостовой инвертирующий сумматор

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JPH06181432A (ja) * 1992-09-04 1994-06-28 Nec Corp 電圧制御発振器制御回路
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