JPH06334451A - 電流ブースト回路 - Google Patents
電流ブースト回路Info
- Publication number
- JPH06334451A JPH06334451A JP14575693A JP14575693A JPH06334451A JP H06334451 A JPH06334451 A JP H06334451A JP 14575693 A JP14575693 A JP 14575693A JP 14575693 A JP14575693 A JP 14575693A JP H06334451 A JPH06334451 A JP H06334451A
- Authority
- JP
- Japan
- Prior art keywords
- current
- resistor
- operational amplifier
- output
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【目的】 バイアス回路を簡略化し、回路構成の簡単な
電流ブースト回路を提供する。 【構成】 演算増幅器１１の出力は抵抗１２、ＮＰＮ型
トランジスタ１３及びＰＮＰ型トランジスタ１４のベー
スにそれぞれ接続され、抵抗１２の出力及びトランジス
タ１３、１４のエミッタは出力端子Ｓを介して図示しな
い負荷に接続されている。演算増幅器１１からの入力電
流が十分に大きく、抵抗１２での電圧降下によりトラン
ジスタ１３又はトランジスタ１４が導通した場合は、ト
ランジスタ１３又はトランジスタ１４で増幅された電流
と演算増幅器１１から抵抗１２を介して直接出力された
電流とが重畳された電流を負荷に供給する。抵抗１２で
の電圧降下ではトランジスタ１３、１４が導通しない場
合は、演算増幅器１１から抵抗１２を介して直接出力さ
れた電流を負荷に供給する。
電流ブースト回路を提供する。 【構成】 演算増幅器１１の出力は抵抗１２、ＮＰＮ型
トランジスタ１３及びＰＮＰ型トランジスタ１４のベー
スにそれぞれ接続され、抵抗１２の出力及びトランジス
タ１３、１４のエミッタは出力端子Ｓを介して図示しな
い負荷に接続されている。演算増幅器１１からの入力電
流が十分に大きく、抵抗１２での電圧降下によりトラン
ジスタ１３又はトランジスタ１４が導通した場合は、ト
ランジスタ１３又はトランジスタ１４で増幅された電流
と演算増幅器１１から抵抗１２を介して直接出力された
電流とが重畳された電流を負荷に供給する。抵抗１２で
の電圧降下ではトランジスタ１３、１４が導通しない場
合は、演算増幅器１１から抵抗１２を介して直接出力さ
れた電流を負荷に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、高利得で最大出力電流
の小さい演算増幅器に接続して、演算増幅器の出力電流
を増幅し負荷に供給する、電流ブースト回路に関するも
のである。
の小さい演算増幅器に接続して、演算増幅器の出力電流
を増幅し負荷に供給する、電流ブースト回路に関するも
のである。
【０００２】
【従来の技術】図２は従来の電流ブースト回路であるＢ
級プッシュプル増幅回路の回路構成図である。演算増幅
器１の非反転入力端は入力端子N1に接続され、反転入力
端は入力抵抗R1を介して入力端子N2に接続されている。
また、演算増幅器１の反転入力端は出力抵抗R2を介して
負荷への出力端子Ｓと接続されている。演算増幅器１の
出力はバイアス回路２を介して電流ブースト用のＮＰＮ
型トランジスタ３及びＰＮＰ型トランジスタ４のベース
にそれぞれ接続され、トランジスタ３、４のエミッタは
出力端子Ｓに接続されている。また、トランジスタ３の
コレクタはプラス電源に接続され、トランジスタ４のコ
レクタはマイナス電源に接続されている。更に、バイア
ス回路２の端子５ａ、５ｂにはプラス電源及びマイナス
電源がそれぞれ接続されている。
級プッシュプル増幅回路の回路構成図である。演算増幅
器１の非反転入力端は入力端子N1に接続され、反転入力
端は入力抵抗R1を介して入力端子N2に接続されている。
また、演算増幅器１の反転入力端は出力抵抗R2を介して
負荷への出力端子Ｓと接続されている。演算増幅器１の
出力はバイアス回路２を介して電流ブースト用のＮＰＮ
型トランジスタ３及びＰＮＰ型トランジスタ４のベース
にそれぞれ接続され、トランジスタ３、４のエミッタは
出力端子Ｓに接続されている。また、トランジスタ３の
コレクタはプラス電源に接続され、トランジスタ４のコ
レクタはマイナス電源に接続されている。更に、バイア
ス回路２の端子５ａ、５ｂにはプラス電源及びマイナス
電源がそれぞれ接続されている。
【０００３】演算増幅器１からの入力電圧が正である場
合にはトランジスタ３のみが導通して電流増幅を行い、
演算増幅器１からの入力電圧が負である場合にはトラン
ジスタ４のみが導通して電流増幅を行って負荷電流と
し、図示しない負荷に供給する。ここで、演算増幅器１
の反転入力端は出力と入力の位相が反対になる場合の入
力端であり、非反転入力端は出力と入力の位相が同相に
なる場合の入力端であって、反転入力端に信号を加える
と演算増幅器１の出力は逆位相になる。
合にはトランジスタ３のみが導通して電流増幅を行い、
演算増幅器１からの入力電圧が負である場合にはトラン
ジスタ４のみが導通して電流増幅を行って負荷電流と
し、図示しない負荷に供給する。ここで、演算増幅器１
の反転入力端は出力と入力の位相が反対になる場合の入
力端であり、非反転入力端は出力と入力の位相が同相に
なる場合の入力端であって、反転入力端に信号を加える
と演算増幅器１の出力は逆位相になる。
【０００４】電流ブースト用のトランジスタ３、４が導
通するためには、トランジスタの性質上、ベース〜エミ
ッタ間に０．６Ｖ〜０．８Ｖのスレッショールド電圧
（シリコンバイポーラトランジスタの場合は約０．７
Ｖ）が必要である。演算増幅器１からの入力電圧にスレ
ッショールド電圧以下の−０．７Ｖ〜０．７Ｖの部分が
存在する場合には、その部分ではトランジスタ３、４が
共に導通せず、Ｂ級プッシュプル増幅回路の出力電流に
クロスオーバ歪を生ずる。
通するためには、トランジスタの性質上、ベース〜エミ
ッタ間に０．６Ｖ〜０．８Ｖのスレッショールド電圧
（シリコンバイポーラトランジスタの場合は約０．７
Ｖ）が必要である。演算増幅器１からの入力電圧にスレ
ッショールド電圧以下の−０．７Ｖ〜０．７Ｖの部分が
存在する場合には、その部分ではトランジスタ３、４が
共に導通せず、Ｂ級プッシュプル増幅回路の出力電流に
クロスオーバ歪を生ずる。
【０００５】このクロスオーバ歪を解消するために、従
来はバイアス回路２を用いてトランジスタ３、４を順バ
イアスし、演算増幅器１からの入力が無信号状態である
場合でも、トランジスタ３、４に微小なアイドリング電
流を流している。
来はバイアス回路２を用いてトランジスタ３、４を順バ
イアスし、演算増幅器１からの入力が無信号状態である
場合でも、トランジスタ３、４に微小なアイドリング電
流を流している。
【０００６】
【発明が解決しようとする課題】しかしながら上述の従
来例では、バイアス回路２にはアイドリング電流を最適
値に設定するための機構や、トランジスタ３、４の温度
補償を行う機構が必要となるため、構成が複雑となり設
計も難しくなるという問題点がある。
来例では、バイアス回路２にはアイドリング電流を最適
値に設定するための機構や、トランジスタ３、４の温度
補償を行う機構が必要となるため、構成が複雑となり設
計も難しくなるという問題点がある。
【０００７】本発明の目的は、バイアス回路を簡略化
し、回路構成が簡素な電流ブースト回路を提供すること
にある。
し、回路構成が簡素な電流ブースト回路を提供すること
にある。
【０００８】
【課題を解決するための手段】上述の目的を達成するた
めの本発明に係る電流ブースト回路は、高利得で最大出
力電流の小さい演算増幅器の出力に接続して、前記演算
増幅器の出力電流を増幅し負荷電流として負荷に供給す
る電流ブースト回路において、前記演算増幅器の出力に
抵抗器と電流ブースト用のＮＰＮ型トランジスタ及びＰ
ＮＰ型トランジスタのベースを並列に接続し、前記抵抗
器の出力と前記ＮＰＮ型トランジスタ及び前記ＰＮＰ型
トランジスタのエミッタを接続し、前記抵抗器による電
圧降下によって前記ＮＰＮ型トランジスタ及び前記ＰＮ
Ｐ型トランジスタを動作させ、前記抵抗器に流れる電流
と電流ブースト用の前記ＮＰＮ型トランジスタ又は前記
ＰＮＰ型トランジスタで増幅された電流とを重畳した電
流を負荷電流として前記負荷に供給することを特徴とす
る。
めの本発明に係る電流ブースト回路は、高利得で最大出
力電流の小さい演算増幅器の出力に接続して、前記演算
増幅器の出力電流を増幅し負荷電流として負荷に供給す
る電流ブースト回路において、前記演算増幅器の出力に
抵抗器と電流ブースト用のＮＰＮ型トランジスタ及びＰ
ＮＰ型トランジスタのベースを並列に接続し、前記抵抗
器の出力と前記ＮＰＮ型トランジスタ及び前記ＰＮＰ型
トランジスタのエミッタを接続し、前記抵抗器による電
圧降下によって前記ＮＰＮ型トランジスタ及び前記ＰＮ
Ｐ型トランジスタを動作させ、前記抵抗器に流れる電流
と電流ブースト用の前記ＮＰＮ型トランジスタ又は前記
ＰＮＰ型トランジスタで増幅された電流とを重畳した電
流を負荷電流として前記負荷に供給することを特徴とす
る。
【０００９】
【作用】上述の構成を有する電流ブースト回路は、演算
増幅器からの入力電流が十分に大きく、抵抗器での電圧
降下により電流ブースト用のトランジスタが導通する場
合には、電流ブースト用のトランジスタで増幅された電
流と演算増幅器から抵抗器を介して直接出力された電流
とを重畳した電流を負荷電流として負荷に供給し、演算
増幅器からの入力電流が小さく、抵抗器での電圧降下で
は電流ブースト用のトランジスタが導通しない場合に
は、演算増幅器から抵抗器を介して直接出力された電流
を負荷電流として負荷に供給する。
増幅器からの入力電流が十分に大きく、抵抗器での電圧
降下により電流ブースト用のトランジスタが導通する場
合には、電流ブースト用のトランジスタで増幅された電
流と演算増幅器から抵抗器を介して直接出力された電流
とを重畳した電流を負荷電流として負荷に供給し、演算
増幅器からの入力電流が小さく、抵抗器での電圧降下で
は電流ブースト用のトランジスタが導通しない場合に
は、演算増幅器から抵抗器を介して直接出力された電流
を負荷電流として負荷に供給する。
【００１０】
【実施例】本発明を図１に図示の実施例に基づいて詳細
に説明する。図１は実施例の回路構成図である。演算増
幅器１１の非反転入力端は入力端子N1に接続され、反転
入力端は入力抵抗R1を介して入力端子N2に接続されてい
る。また、演算増幅器１１の反転入力端は出力抵抗R2を
介して負荷への出力端子Ｓと接続されている。
に説明する。図１は実施例の回路構成図である。演算増
幅器１１の非反転入力端は入力端子N1に接続され、反転
入力端は入力抵抗R1を介して入力端子N2に接続されてい
る。また、演算増幅器１１の反転入力端は出力抵抗R2を
介して負荷への出力端子Ｓと接続されている。
【００１１】以上は従来例の構成と同様であるが、演算
増幅器１１の出力は抵抗１２、電流ブースト用のＮＰＮ
型トランジスタ１３及びＰＮＰ型トランジスタ１４のベ
ースにそれぞれ接続され、抵抗１２の出力及びトランジ
スタ１３、１４のエミッタは出力端子Ｓに接続されてい
る。また、トランジスタ１３のコレクタはプラス電源に
接続され、トランジスタ１４のコレクタはマイナス電源
に接続されている。
増幅器１１の出力は抵抗１２、電流ブースト用のＮＰＮ
型トランジスタ１３及びＰＮＰ型トランジスタ１４のベ
ースにそれぞれ接続され、抵抗１２の出力及びトランジ
スタ１３、１４のエミッタは出力端子Ｓに接続されてい
る。また、トランジスタ１３のコレクタはプラス電源に
接続され、トランジスタ１４のコレクタはマイナス電源
に接続されている。
【００１２】電流ブースト用のトランジスタ１３、１４
にシリコンバイポーラトランジスタを使用すると、前述
のようにトランジスタ１３、１４を導通するためにはト
ランジスタの性質上、ベース〜エミッタ間に約０．７Ｖ
のスレッショールド電圧が必要である。ここで、演算増
幅器１１からの入力電流が十分に大きく、抵抗１２での
電圧降下が０．７Ｖ以上となった場合には、演算増幅器
１１からの入力電圧の正負によってトランジスタ１３或
いはトランジスタ１４が導通し電流増幅が行われる。
にシリコンバイポーラトランジスタを使用すると、前述
のようにトランジスタ１３、１４を導通するためにはト
ランジスタの性質上、ベース〜エミッタ間に約０．７Ｖ
のスレッショールド電圧が必要である。ここで、演算増
幅器１１からの入力電流が十分に大きく、抵抗１２での
電圧降下が０．７Ｖ以上となった場合には、演算増幅器
１１からの入力電圧の正負によってトランジスタ１３或
いはトランジスタ１４が導通し電流増幅が行われる。
【００１３】この場合に、出力端子Ｓを介して負荷に供
給される負荷電流は、トランジスタ１３又はトランジス
タ１４で増幅された電流と、演算増幅器１１から抵抗１
２を介して直接出力された電流とを重畳したものとなる
が、トランジスタ１３又はトランジスタ１４で増幅され
た電流がその大部分を占めることは明らかである。
給される負荷電流は、トランジスタ１３又はトランジス
タ１４で増幅された電流と、演算増幅器１１から抵抗１
２を介して直接出力された電流とを重畳したものとなる
が、トランジスタ１３又はトランジスタ１４で増幅され
た電流がその大部分を占めることは明らかである。
【００１４】また、演算増幅器１１からの入力電流が小
さく、抵抗１２での電圧降下が０．７Ｖに満たない場合
には、トランジスタ１３、１４は導通せず、出力端子Ｓ
を介して負荷に供給される負荷電流は演算増幅器１１か
ら抵抗１２を介して直接出力された電流となる。そのた
め、負荷電流が安定化し、従来例のようなバイアス回路
は不要となる。このように、抵抗１２の抵抗値を演算増
幅器１１の最大出力電流以下の電流値で、抵抗１２の両
端での電圧降下がトランジスタ１３、１４のスレッショ
ールド電圧以上となるような値に選定すれば、負荷電流
が安定化し、バイアス回路の不要な電流ブースト回路を
実現できる。
さく、抵抗１２での電圧降下が０．７Ｖに満たない場合
には、トランジスタ１３、１４は導通せず、出力端子Ｓ
を介して負荷に供給される負荷電流は演算増幅器１１か
ら抵抗１２を介して直接出力された電流となる。そのた
め、負荷電流が安定化し、従来例のようなバイアス回路
は不要となる。このように、抵抗１２の抵抗値を演算増
幅器１１の最大出力電流以下の電流値で、抵抗１２の両
端での電圧降下がトランジスタ１３、１４のスレッショ
ールド電圧以上となるような値に選定すれば、負荷電流
が安定化し、バイアス回路の不要な電流ブースト回路を
実現できる。
【００１５】なお、実施例ではトランジスタ１３、１４
としてシリコンバイポーラトランジスタを使用したが、
これに限定することはなく、他の例えばエンハンストメ
ント形ＭＯＳトランジスタ等を使用することも可能であ
る。また、直流信号を出力するものから高周波を出力す
るものまで、全ての演算増幅器に対して本発明は適用可
能である。
としてシリコンバイポーラトランジスタを使用したが、
これに限定することはなく、他の例えばエンハンストメ
ント形ＭＯＳトランジスタ等を使用することも可能であ
る。また、直流信号を出力するものから高周波を出力す
るものまで、全ての演算増幅器に対して本発明は適用可
能である。
【００１６】
【発明の効果】以上説明したように本発明に係る電流ブ
ースト回路は、バイアス回路を簡略化できるため、回路
構成が簡単で実装面積が小さくでき、設計も容易とな
る。また、バイアス回路を用いて電流ブースト用トラン
ジスタにアイドリング電流を流す必要がなくなるため、
周囲温度変化に対しても動作が安定となり、消費電流も
減少する。
ースト回路は、バイアス回路を簡略化できるため、回路
構成が簡単で実装面積が小さくでき、設計も容易とな
る。また、バイアス回路を用いて電流ブースト用トラン
ジスタにアイドリング電流を流す必要がなくなるため、
周囲温度変化に対しても動作が安定となり、消費電流も
減少する。
【図１】実施例の回路構成図である。
【図２】従来例の回路構成図である。
１１ 演算増幅器 １２ 抵抗 １３、１４ トランジスタ N1、N2 入力端子 Ｓ 出力端子
Claims (1)
- 【請求項１】 高利得で最大出力電流の小さい演算増幅
器の出力に接続して、前記演算増幅器の出力電流を増幅
し負荷電流として負荷に供給する電流ブースト回路にお
いて、前記演算増幅器の出力に抵抗器と電流ブースト用
のＮＰＮ型トランジスタ及びＰＮＰ型トランジスタのベ
ースを並列に接続し、前記抵抗器の出力と前記ＮＰＮ型
トランジスタ及び前記ＰＮＰ型トランジスタのエミッタ
を接続し、前記抵抗器による電圧降下によって前記ＮＰ
Ｎ型トランジスタ及び前記ＰＮＰ型トランジスタを動作
させ、前記抵抗器に流れる電流と電流ブースト用の前記
ＮＰＮ型トランジスタ又は前記ＰＮＰ型トランジスタで
増幅された電流とを重畳した電流を負荷電流として前記
負荷に供給することを特徴とする電流ブースト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14575693A JPH06334451A (ja) | 1993-05-25 | 1993-05-25 | 電流ブースト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14575693A JPH06334451A (ja) | 1993-05-25 | 1993-05-25 | 電流ブースト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334451A true JPH06334451A (ja) | 1994-12-02 |
Family
ID=15392434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14575693A Pending JPH06334451A (ja) | 1993-05-25 | 1993-05-25 | 電流ブースト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334451A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0801846B1 (en) * | 1995-10-06 | 2001-12-05 | Koninklijke Philips Electronics N.V. | A high-speed/high-slew-rate tri-modal all bipolar buffer/switch and method thereof |
-
1993
- 1993-05-25 JP JP14575693A patent/JPH06334451A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0801846B1 (en) * | 1995-10-06 | 2001-12-05 | Koninklijke Philips Electronics N.V. | A high-speed/high-slew-rate tri-modal all bipolar buffer/switch and method thereof |
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