JPS6127210Y2 - - Google Patents
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- JPS6127210Y2 JPS6127210Y2 JP1977070386U JP7038677U JPS6127210Y2 JP S6127210 Y2 JPS6127210 Y2 JP S6127210Y2 JP 1977070386 U JP1977070386 U JP 1977070386U JP 7038677 U JP7038677 U JP 7038677U JP S6127210 Y2 JPS6127210 Y2 JP S6127210Y2
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- Japan
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- transistor
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- switching
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- transistors
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- 239000003990 capacitor Substances 0.000 claims description 19
- 230000001052 transient effect Effects 0.000 claims description 11
- 230000002265 prevention Effects 0.000 claims description 4
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は、集積回路化が容易で、電源投入時の
過渡音の発生を防止する過渡音防止回路に関する
ものである。
過渡音の発生を防止する過渡音防止回路に関する
ものである。
従来のOTL（アウトプツト・トランスレス）
方式の低周波増幅回路では、電源スイツチ投入時
に、出力レベルが高レベルとなるような入力条件
となつている為、出力レベルが急激に高レベルと
なり、出力トランジスタには大電流が流れること
になる。このような過渡的な大電流によりスピー
カや出力トランジスタが破壊される可能性がある
と共に、過渡的な大電流により耳障りな過渡音が
発生することになる。
方式の低周波増幅回路では、電源スイツチ投入時
に、出力レベルが高レベルとなるような入力条件
となつている為、出力レベルが急激に高レベルと
なり、出力トランジスタには大電流が流れること
になる。このような過渡的な大電流によりスピー
カや出力トランジスタが破壊される可能性がある
と共に、過渡的な大電流により耳障りな過渡音が
発生することになる。
電源投入時の過渡的な現象を防止する為に従来
から種々の構成が提案されているが、増幅特性に
影響を与えたり、又は構成が複雑で調整個所が多
い欠点があつた。
から種々の構成が提案されているが、増幅特性に
影響を与えたり、又は構成が複雑で調整個所が多
い欠点があつた。
本考案は、電源投入時に発生する過渡音を簡単
な構成で防止することを目的とするものである。
以下実施例につい詳細に説明する。
な構成で防止することを目的とするものである。
以下実施例につい詳細に説明する。
第１図は本考案の回路図であり、１〜４は定電
流源、Q11〜Q15は入力段を構成するトランジス
タ、Q18，Q19は２段目の増幅段を構成するトラ
ンジスタ、Q23〜Q26はシングルエンデツト・プ
ツシユプル（SEPP）型の低周波増幅回路の出力
段を構成するトランジスタ、Q20〜Q22は無信号
時の出力電流を設定し、クロスオーバ歪を除去す
る為のダイオード、Q16，Q17は出力電位設定用
回路を構成するトランジスタ、Q1，Q2はスイツ
チング用NPNトランジスタ及びスイツチング用
PNPトランジスタ、Q3，Q4はゲート回路を構成
するトランジスタ、R1，R11〜R17は抵抗、C1は
帰環回路を構成するコンデンサ、C2は結合コン
デンサ、５はスピーカ、Vccは電源である。
流源、Q11〜Q15は入力段を構成するトランジス
タ、Q18，Q19は２段目の増幅段を構成するトラ
ンジスタ、Q23〜Q26はシングルエンデツト・プ
ツシユプル（SEPP）型の低周波増幅回路の出力
段を構成するトランジスタ、Q20〜Q22は無信号
時の出力電流を設定し、クロスオーバ歪を除去す
る為のダイオード、Q16，Q17は出力電位設定用
回路を構成するトランジスタ、Q1，Q2はスイツ
チング用NPNトランジスタ及びスイツチング用
PNPトランジスタ、Q3，Q4はゲート回路を構成
するトランジスタ、R1，R11〜R17は抵抗、C1は
帰環回路を構成するコンデンサ、C2は結合コン
デンサ、５はスピーカ、Vccは電源である。
第１図の点線内の構成が本考案の過渡音防止回
路であり、電源Vccにコレクタを、入力段の差動
対PNPトランジスタQ12，Q13の帰還側トランジス
タQ13のベースにエミツタを且つ定電流源１を介
して電源Vccにベースをそれぞれ接続し電源投入
時にオンとなつて、帰還回路を構成するコンデン
サC1を充電するスイツチング用NPNトランジス
タQ1と、該スイツチング用NPNトランジスタQ1
のベースにエミツタを、前記入力段の差動対PNP
トランジスタQ12，Q13のエミツタにベースをそ
れぞれ接続したスイツチング用NPNトランジス
タQ2と、電源投入により前記スイツチング用
NPNトランジスタQ1を介して充電される前記コ
ンデンサC1の電位を抵抗R1を介して加え、その
電位が所定以上となることによりオン状態となつ
て前記スイツチング用NPNトランジスタQ1のベ
ース電流をバイパスして該スイツチング用NPN
トランジスタQ1をオフとするサイリスタ接続の
トランジスタQ3，Q4からなるゲート回路とを有
するものである。
路であり、電源Vccにコレクタを、入力段の差動
対PNPトランジスタQ12，Q13の帰還側トランジス
タQ13のベースにエミツタを且つ定電流源１を介
して電源Vccにベースをそれぞれ接続し電源投入
時にオンとなつて、帰還回路を構成するコンデン
サC1を充電するスイツチング用NPNトランジス
タQ1と、該スイツチング用NPNトランジスタQ1
のベースにエミツタを、前記入力段の差動対PNP
トランジスタQ12，Q13のエミツタにベースをそ
れぞれ接続したスイツチング用NPNトランジス
タQ2と、電源投入により前記スイツチング用
NPNトランジスタQ1を介して充電される前記コ
ンデンサC1の電位を抵抗R1を介して加え、その
電位が所定以上となることによりオン状態となつ
て前記スイツチング用NPNトランジスタQ1のベ
ース電流をバイパスして該スイツチング用NPN
トランジスタQ1をオフとするサイリスタ接続の
トランジスタQ3，Q4からなるゲート回路とを有
するものである。
又出力段から入力段の差動対PNPトランジスタ
Q12，Q13の帰還側トランジスタQ13のベースへの
帰還回路は、抵抗R12〜R14及びコンデンサC1か
ら構成されている。又出力電位設定回路は、トラ
ンジスタQ16，Q17、抵抗R16，R17とにより構成さ
れ、トランジスタQ16，Q17のコレクタ電流比に
より出力電位を設定するものである。
Q12，Q13の帰還側トランジスタQ13のベースへの
帰還回路は、抵抗R12〜R14及びコンデンサC1か
ら構成されている。又出力電位設定回路は、トラ
ンジスタQ16，Q17、抵抗R16，R17とにより構成さ
れ、トランジスタQ16，Q17のコレクタ電流比に
より出力電位を設定するものである。
第２図は動作説明図であり、時刻t0は電源投入
時で、この時刻t0では、第１図のＡ点即ちコンデ
ンサC1の電位は零である。このＡ点の電位は抵
抗R1を介してトランジスタQ4のベースに加えら
れており、従つてゲート回路を構成するトランジ
スタQ3，Q4はオフ状態となつている。この為ス
イツチング用NPNトランジスタQ1及びスイツチ
ング用PNPトランジスタQ2はオンとなり、コン
デンサC1は電源VccからトランジスタQ1、抵抗
R12，R13を介して充電される。従つてＡ点の電位
は第２図に示すように時間の経過と共に上昇す
る。
時で、この時刻t0では、第１図のＡ点即ちコンデ
ンサC1の電位は零である。このＡ点の電位は抵
抗R1を介してトランジスタQ4のベースに加えら
れており、従つてゲート回路を構成するトランジ
スタQ3，Q4はオフ状態となつている。この為ス
イツチング用NPNトランジスタQ1及びスイツチ
ング用PNPトランジスタQ2はオンとなり、コン
デンサC1は電源VccからトランジスタQ1、抵抗
R12，R13を介して充電される。従つてＡ点の電位
は第２図に示すように時間の経過と共に上昇す
る。
一方出力端子のＢ点の電位は、電源投入により
一時上昇するが、入力段の入力電圧Vinは零であ
り、且つ帰還側トランジスタQ13のベースにはト
ランジスタQ1のエミツタ電位が印加され、入力
端子側より高レベルとなるので、トランジスタ
Q18はオフ、トランジスタQ19はオンとなり、ト
ランジスタQ25及びトランジスタQ26はオンとな
るので、Ｂ点の電位はほぼ零電位となる。
一時上昇するが、入力段の入力電圧Vinは零であ
り、且つ帰還側トランジスタQ13のベースにはト
ランジスタQ1のエミツタ電位が印加され、入力
端子側より高レベルとなるので、トランジスタ
Q18はオフ、トランジスタQ19はオンとなり、ト
ランジスタQ25及びトランジスタQ26はオンとな
るので、Ｂ点の電位はほぼ零電位となる。
Ａ点の電位が時刻t1に於てトランジスタQ4のベ
ース・エミツタ間電圧ＶBEより上昇すると、トラ
ンジスタQ4はオンとなるが、トランジスタQ1が
オン状態を継続しているので、コンデンサC1の
電位は上昇を続けることになる。そして、トラン
ジスタQ4がトランジスタQ2のコレクタ電流より
大きい電流を流すことができる時刻t2の状態にな
ると、トランジスタQ3がオンとなり、トランジ
スタQ1のベース電流をバイパスすることになる
から、トランジスタQ1はオフとなり、トランジ
スタQ2のエミツタ電位も低下するので、トラン
ジスタQ2もオフとなる。
ース・エミツタ間電圧ＶBEより上昇すると、トラ
ンジスタQ4はオンとなるが、トランジスタQ1が
オン状態を継続しているので、コンデンサC1の
電位は上昇を続けることになる。そして、トラン
ジスタQ4がトランジスタQ2のコレクタ電流より
大きい電流を流すことができる時刻t2の状態にな
ると、トランジスタQ3がオンとなり、トランジ
スタQ1のベース電流をバイパスすることになる
から、トランジスタQ1はオフとなり、トランジ
スタQ2のエミツタ電位も低下するので、トラン
ジスタQ2もオフとなる。
トランジスタQ1がオフとなることにより、コ
ンデンサC1の充電が停止され、コンデンサC1の
電位が徐々に低下し、時刻t3に於てその電位が定
常点となると、入力段は定常状態となり、Ｂ点電
位即ち出力電位は設定電位まで上昇して、低周波
増幅回路としての動作を開始することができる。
ンデンサC1の充電が停止され、コンデンサC1の
電位が徐々に低下し、時刻t3に於てその電位が定
常点となると、入力段は定常状態となり、Ｂ点電
位即ち出力電位は設定電位まで上昇して、低周波
増幅回路としての動作を開始することができる。
定常状態に於ては、過渡音防止回路のゲート回
路を構成するトランジスタQ3，Q4はサイリスタ
接続構成であるから、オン状態を継続することに
なり、それによりトランジスタQ1，Q2はオフ状
態を継続することになる。又帰還回路を構成する
コンデンサC1とトランジスタQ4のベースとの間
には抵抗R1が接続され、これは高抵抗とするも
のであるから、帰還回路に影響を及ぼすことはな
く、低周波増幅特性に影響しないものとなる。
路を構成するトランジスタQ3，Q4はサイリスタ
接続構成であるから、オン状態を継続することに
なり、それによりトランジスタQ1，Q2はオフ状
態を継続することになる。又帰還回路を構成する
コンデンサC1とトランジスタQ4のベースとの間
には抵抗R1が接続され、これは高抵抗とするも
のであるから、帰還回路に影響を及ぼすことはな
く、低周波増幅特性に影響しないものとなる。
以上説明したように、本考案は、シングルエン
デツド・プツシユプル型低周波増幅回路に於て、
電源Vccにコレクタを、入力段の差動対PNPトラ
ンジスタQ12，Q13の帰還側トランジスタQ13のベ
ースにエミツタを且つ定電流源１を介して電源
Vccにベースをそれぞれ接続し電源投入時にオン
となつて、帰還回路を構成するコンデンサC1を
充電するスイツチング用NPNトランジスタQ1
と、該スイツチング用NPNトランジスタQ1のベ
ースにエミツタを、前記入力段の差動対PNPトラ
ンジスタQ12，Q13の共通接続のエミツタにベー
スをそれぞれ接続したスイツチング用PNPトラン
ジスタQ2と、電源投入により前記スイツチング
用NPNトランジスタQ1を介して充電される前記
コンデンサC1の電位が所定以上となることによ
りオン状態となつて前記スイツチング用NPNト
ランジスタQ1のベース電流をバイパスして該ス
イツチング用NPNトランジスタQ1をオフとする
サイリスタ接続のトランジスタQ3，Q4からなる
ゲート回路とを設けたことにより、電源投入から
回路の安定動作が行われる状態まで、出力端子即
ちＢ点の電位をほぼ零の状態とすることができる
ので、過渡音の発生を防止することができる。
デツド・プツシユプル型低周波増幅回路に於て、
電源Vccにコレクタを、入力段の差動対PNPトラ
ンジスタQ12，Q13の帰還側トランジスタQ13のベ
ースにエミツタを且つ定電流源１を介して電源
Vccにベースをそれぞれ接続し電源投入時にオン
となつて、帰還回路を構成するコンデンサC1を
充電するスイツチング用NPNトランジスタQ1
と、該スイツチング用NPNトランジスタQ1のベ
ースにエミツタを、前記入力段の差動対PNPトラ
ンジスタQ12，Q13の共通接続のエミツタにベー
スをそれぞれ接続したスイツチング用PNPトラン
ジスタQ2と、電源投入により前記スイツチング
用NPNトランジスタQ1を介して充電される前記
コンデンサC1の電位が所定以上となることによ
りオン状態となつて前記スイツチング用NPNト
ランジスタQ1のベース電流をバイパスして該ス
イツチング用NPNトランジスタQ1をオフとする
サイリスタ接続のトランジスタQ3，Q4からなる
ゲート回路とを設けたことにより、電源投入から
回路の安定動作が行われる状態まで、出力端子即
ちＢ点の電位をほぼ零の状態とすることができる
ので、過渡音の発生を防止することができる。
又定常状態ではスイツチング用NPNトランジ
スタQ1及びスイツチング用PNPトランジスタQ2
はオフとなつており、低周波増幅回路から切離さ
れた状態であるので、その増幅特性に影響を与え
ることはなく、又入力段の差動対PNPトランジス
タQ12，Q13がバランス状態となつたときに、ス
イツチング用NPNトランジスタQ1がオフとなつ
ているので、異常出力が出力段から出力されるこ
とはない。更に構成が簡単であるから集積回路化
も容易である利点がある。
スタQ1及びスイツチング用PNPトランジスタQ2
はオフとなつており、低周波増幅回路から切離さ
れた状態であるので、その増幅特性に影響を与え
ることはなく、又入力段の差動対PNPトランジス
タQ12，Q13がバランス状態となつたときに、ス
イツチング用NPNトランジスタQ1がオフとなつ
ているので、異常出力が出力段から出力されるこ
とはない。更に構成が簡単であるから集積回路化
も容易である利点がある。
第１図は本考案の実施例の回路図、第２図は本
考案の動作説明図である。 １〜４は定電流源、Q11〜Q15は入力段を構成
すトランジスタ、Q18〜Q19は２段目増幅段を構
成するトランジスタ、Q23〜Q26はSEPP型の低周
波増幅回路の出力段を構成するトランジスタ、
Q20〜Q22はダイード、Q16〜Q17は出力電位設定
用回路を構成するトランジスタ、Q1，Q2はスイ
ツチング用NPNトランジスタ及びスイツチング
用PNPトランジスタ、Q3〜Q4はゲト回路を構成
するトランジスタ、R1，R11〜R17は抵抗、C1は
帰環回路を構成するコンデンサ、C2は結合コン
デンサ、５はスピーカ、Vccは電源である。
考案の動作説明図である。 １〜４は定電流源、Q11〜Q15は入力段を構成
すトランジスタ、Q18〜Q19は２段目増幅段を構
成するトランジスタ、Q23〜Q26はSEPP型の低周
波増幅回路の出力段を構成するトランジスタ、
Q20〜Q22はダイード、Q16〜Q17は出力電位設定
用回路を構成するトランジスタ、Q1，Q2はスイ
ツチング用NPNトランジスタ及びスイツチング
用PNPトランジスタ、Q3〜Q4はゲト回路を構成
するトランジスタ、R1，R11〜R17は抵抗、C1は
帰環回路を構成するコンデンサ、C2は結合コン
デンサ、５はスピーカ、Vccは電源である。
Claims (1)
- シングルエンデツド・プツシユプル型低周波増
幅回路の出力段から入力段の差動対PNPトランジ
スタQ12，Q13の帰還側トランジスタQ13のベース
に帰還をかける為のコンデンサC1を含む帰還回
路を有し、電源Vccにコレクタを、前記帰還側ト
ランジスタQ13のベースにエミツタを且つ定電流
源１を介して前記電源Vccにベースをそれぞれ接
続し電源投入時にオンとなつて前記コンデンサ
C1を充電するスイツチング用NPNトランジスタ
Q1と、該スイツチング用NPNトランジスタQ1の
ベースにエミツタを、前記入力段の差動対PNPト
ランジスタQ12，Q13の共通接続されたエミツタ
にベースをそれぞれ接続したスイツチング用PNP
トランジスタQ2と、電源投入により前記スイツ
チング用NPNトランジスタQ1を介して充電され
る前記コンデンサC1の電位が所定以上となるこ
とによりオン状態となつて前記スイツチング用
NPNトランジスタQ1のベース電流をバイパスし
て該スイツチング用NPNトランジスタQ1をオフ
とするサイリスタ接続のトランジスタQ3，Q4か
らなるゲート回路とを具備し、電源投入により前
記NPNトランジスタQ1がオンになつたとき、前
記入力段の入力側PNPトランジスタQ12の電流増
加に基づいて出力段の接地側トランジスタをオン
にして出力端子をほぼ零電位に保ち、前記NPN
トランジスタQ1オフとなつたことにより入力段
の差動対PNPトランジスタQ12，Q13が定常状態に
なつたとき出力端子が設定電位になることを特徴
とする過渡音防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1977070386U JPS6127210Y2 (ja) | 1977-05-31 | 1977-05-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1977070386U JPS6127210Y2 (ja) | 1977-05-31 | 1977-05-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53164748U JPS53164748U (ja) | 1978-12-23 |
| JPS6127210Y2 true JPS6127210Y2 (ja) | 1986-08-14 |
Family
ID=28980131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1977070386U Expired JPS6127210Y2 (ja) | 1977-05-31 | 1977-05-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6127210Y2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841653A (ja) * | 1971-09-27 | 1973-06-18 | ||
| JPS4979148A (ja) * | 1972-12-04 | 1974-07-31 | ||
| JPS51112153A (en) * | 1975-03-27 | 1976-10-04 | Nec Corp | Amplifier circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339170Y2 (ja) * | 1971-12-17 | 1978-09-21 | ||
| JPS508844U (ja) * | 1973-05-22 | 1975-01-29 |
-
1977
- 1977-05-31 JP JP1977070386U patent/JPS6127210Y2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841653A (ja) * | 1971-09-27 | 1973-06-18 | ||
| JPS4979148A (ja) * | 1972-12-04 | 1974-07-31 | ||
| JPS51112153A (en) * | 1975-03-27 | 1976-10-04 | Nec Corp | Amplifier circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53164748U (ja) | 1978-12-23 |
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