JPS5881313A - 過電流制限型半導体装置 - Google Patents
過電流制限型半導体装置Info
- Publication number
- JPS5881313A JPS5881313A JP56180063A JP18006381A JPS5881313A JP S5881313 A JPS5881313 A JP S5881313A JP 56180063 A JP56180063 A JP 56180063A JP 18006381 A JP18006381 A JP 18006381A JP S5881313 A JPS5881313 A JP S5881313A
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- JP
- Japan
- Prior art keywords
- current
- transistor
- emitter
- base
- collector
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- Granted
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- Amplifiers (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトランジスタのエミッタ電流が所定の値以下に
制限される過電流制限型半導体装置に関する。
制限される過電流制限型半導体装置に関する。
このような機能は第1図に示す回路で実現できる。トラ
ンジスタlのエミッタ電流工、が十分率さい時は、トラ
ンジスタ1のベース、エミッタ間に接続されるダイオー
ド2.3に流れるバイパス電流I はほぼ零に等″しく
、入力電流IBはそのままトランジスタ1のペース電流
工 として流れ込む。
ンジスタlのエミッタ電流工、が十分率さい時は、トラ
ンジスタ1のベース、エミッタ間に接続されるダイオー
ド2.3に流れるバイパス電流I はほぼ零に等″しく
、入力電流IBはそのままトランジスタ1のペース電流
工 として流れ込む。
従ってトランジスタの電流増幅率をβ とすると、工R
:β。x、 =β。xB となる。抵抗値Rの抵抗番を流れる電流工、が大きくな
りR,IRとトランジスタ1のベース、エミッタ間電圧
v0 との和がダイオード2,3の順電圧マアf t
7’aの和より大きくなろうとすると電流I が流れ、 0 B 1 となり、xRが制限される。すなわち VBII!+ R−xR= v、、 + v7.−−−
−−− (1)のときにxRは一定値”Reになる。工
、はxRoにくらべてかなり小さいので、この場合エミ
ッタ端子Eに流れる電流の制限設定値工 はほぼ工ちに
等しち い。(1)式より となるがRをトランジスタエと同−半導体素体内に拡散
法で構成しようとすると、拡散のばらつきにより 工ち
値がばらつく。また(2)式においてv、、、 ’v、
、 VBII、は温度に対して負の特性があり、−力紙
、HRは正の特性をもつ。今、温度上昇により、vIF
、’ l vIF、およびVBICがAV下がり、Rが
ARが上がったとすると R+八へ R −−−−−−(3) となり、xICoは常温より小さくなる。
:β。x、 =β。xB となる。抵抗値Rの抵抗番を流れる電流工、が大きくな
りR,IRとトランジスタ1のベース、エミッタ間電圧
v0 との和がダイオード2,3の順電圧マアf t
7’aの和より大きくなろうとすると電流I が流れ、 0 B 1 となり、xRが制限される。すなわち VBII!+ R−xR= v、、 + v7.−−−
−−− (1)のときにxRは一定値”Reになる。工
、はxRoにくらべてかなり小さいので、この場合エミ
ッタ端子Eに流れる電流の制限設定値工 はほぼ工ちに
等しち い。(1)式より となるがRをトランジスタエと同−半導体素体内に拡散
法で構成しようとすると、拡散のばらつきにより 工ち
値がばらつく。また(2)式においてv、、、 ’v、
、 VBII、は温度に対して負の特性があり、−力紙
、HRは正の特性をもつ。今、温度上昇により、vIF
、’ l vIF、およびVBICがAV下がり、Rが
ARが上がったとすると R+八へ R −−−−−−(3) となり、xICoは常温より小さくなる。
本発明の目的は上述の欠・点を除去し、電流制限設定値
のばらつきならびに温度による変動が少ない過電流制限
機能をもつ半導体装置を提供す゛ることにある。
のばらつきならびに温度による変動が少ない過電流制限
機能をもつ半導体装置を提供す゛ることにある。
111 。
この目的は、主トランジスタのヘース端子とエミッタ端
子との間にそのトランジスタのベース・工°ミッタ接合
と抵抗との直列接続と二つのPM接合の直列接合とが各
接合の向きを同じにして並列に接続されるものにおいて
、二つのPN接合のうちの少なくとも一つが別のトラン
ジスタのベース、エミッタ接合であり、この別のトラン
ジスタのコレクタが主トランジスタのコレクタ端子に接
続されることによって達成される。
子との間にそのトランジスタのベース・工°ミッタ接合
と抵抗との直列接続と二つのPM接合の直列接合とが各
接合の向きを同じにして並列に接続されるものにおいて
、二つのPN接合のうちの少なくとも一つが別のトラン
ジスタのベース、エミッタ接合であり、この別のトラン
ジスタのコレクタが主トランジスタのコレクタ端子に接
続されることによって達成される。
以下図を引用して本発明の実施例について説明する。第
2図は本発明の一実施例の回路図を示し、第1図のダイ
オード2.Sの代りにダーリントン接続のトランジスタ
5,6のベース、エミッタ間の順方向特性が利用されて
おり、かつトランジスタ5,6のコレクタが主トランジ
スターのコレクタに接続されている。この場合工もツタ
電流工。
2図は本発明の一実施例の回路図を示し、第1図のダイ
オード2.Sの代りにダーリントン接続のトランジスタ
5,6のベース、エミッタ間の順方向特性が利用されて
おり、かつトランジスタ5,6のコレクタが主トランジ
スターのコレクタに接続されている。この場合工もツタ
電流工。
は抵抗Rを流れる電流xRとトランジスタ5のコレクタ
電流I の和になる。第2図において、ト宜 ランジスタ5.6のベース、エミッタ間接合なり、、
、 v、、としたシ、(1)式と同様に)い5.。
電流I の和になる。第2図において、ト宜 ランジスタ5.6のベース、エミッタ間接合なり、、
、 v、、としたシ、(1)式と同様に)い5.。
V +R・ニーV +V −−−−−−(4)B
X R−F、IF。
X R−F、IF。
のときの工、をニーとすると、そのときの主トランジス
ターの二之ツタ電流工、は I、。: I、、 + x、= x−B。+(1+β、
×β) X Xl−−−−−−(5) (ただしβ、β はそれぞれトランジスタ5゜6 6の電流増幅率)となる。
ターの二之ツタ電流工、は I、。: I、、 + x、= x−B。+(1+β、
×β) X Xl−−−−−−(5) (ただしβ、β はそれぞれトランジスタ5゜6 6の電流増幅率)となる。
(4)式を(5)式に代入すると
ハ
となり、電流制限値工、coはRとβ、、β、とに依存
する。従って拡散のばらつきによりRが大きくなって工
が所望の値に達しないときは、β、βを大1ijo
I
・きくすればよい。また(3)式では使用中の温度上
昇により 工 が小さくなり所望の値より外れるIC。
する。従って拡散のばらつきによりRが大きくなって工
が所望の値に達しないときは、β、βを大1ijo
I
・きくすればよい。また(3)式では使用中の温度上
昇により 工 が小さくなり所望の値より外れるIC。
虞があるが、(6)式ではβ2.β6が正の温度特性を
持っているので温度上昇時の工、の減少値とββ工 の
増加値とが相殺するように構成すれ各1161 工、。の温度依存性を無くすることができる。
持っているので温度上昇時の工、の減少値とββ工 の
増加値とが相殺するように構成すれ各1161 工、。の温度依存性を無くすることができる。
第3図はN形シリコン基板に第2図に示す回路を構成し
たもので、第2図に対応する部分にiま同じ符号が付さ
れている。このような半導体装電番ま先ずN形基板11
にP領域12.13.’ 14.115を拡散法で形成
する。ここで抵抗4を形成する領域15の抵抗値を測定
する。次いでさらに選択拡散により夏領域16,1フ、
18.19 を形成するが、抵抗番の抵抗値Rが最終的
に所期の値より大きくなる見通しの時には、領域11,
13.17により形成されるトランジスタ5、領域11
,14.18により形成されるトランジスタ6のエミッ
タ領域17゜18の濃度および深さを調節することによ
り、トランジスタ5,6の電流増幅率β、βを大きくす
6 する。逆に3が小さくなる見通しの時には電流増幅率β
、βを小さくすることにより工8゜を所定の6 値にすることが容易にできる。
たもので、第2図に対応する部分にiま同じ符号が付さ
れている。このような半導体装電番ま先ずN形基板11
にP領域12.13.’ 14.115を拡散法で形成
する。ここで抵抗4を形成する領域15の抵抗値を測定
する。次いでさらに選択拡散により夏領域16,1フ、
18.19 を形成するが、抵抗番の抵抗値Rが最終的
に所期の値より大きくなる見通しの時には、領域11,
13.17により形成されるトランジスタ5、領域11
,14.18により形成されるトランジスタ6のエミッ
タ領域17゜18の濃度および深さを調節することによ
り、トランジスタ5,6の電流増幅率β、βを大きくす
6 する。逆に3が小さくなる見通しの時には電流増幅率β
、βを小さくすることにより工8゜を所定の6 値にすることが容易にできる。
第4図においては、第2図の主トランジスタ1としてダ
ーリントン接続トランジスタ21を用いているので、電
流制御用トランジスタを三重ダーリンシンシランジスタ
28により構成している。
ーリントン接続トランジスタ21を用いているので、電
流制御用トランジスタを三重ダーリンシンシランジスタ
28により構成している。
第5図、第6図においては第2図の制御用トランジスタ
6.6のうちの一つをダイオード23により置き換えて
おり、残った一つのトランジスタの電流増幅率の調整、
あるいは温度特性により同様に本発明の効果を得る。
6.6のうちの一つをダイオード23により置き換えて
おり、残った一つのトランジスタの電流増幅率の調整、
あるいは温度特性により同様に本発明の効果を得る。
上述の例では各トランジスタはすべてPlfP )ラン
ジスタを用いているが、NPN )ランジスタにおいて
も全く同様に本発明を実施することができる。
ジスタを用いているが、NPN )ランジスタにおいて
も全く同様に本発明を実施することができる。
以上述べたように、本発明は過電流制限型半導体装置と
してトランジスタのコレクタ、エミッタ電流が所定の値
を超えようとするのを、ベース電流を分流することによ
って制限するものを、その分流をさらにベース電流とす
る別のトランジスタのコレクタ、エミッタ電流としても
最初のトランジスタのコレクタ電流を分流することによ
り、所望の制限電流値の確保と刻限電流値の温度依存性
の排除を達成するものである。特に一つの半導体基板内
に両トランジスタを形成する場合には拡散工程の制御に
より容易に所望の制限電流値の確保ができるので本発明
によって得られる効果は極め・、tll: て大きい。 □1
してトランジスタのコレクタ、エミッタ電流が所定の値
を超えようとするのを、ベース電流を分流することによ
って制限するものを、その分流をさらにベース電流とす
る別のトランジスタのコレクタ、エミッタ電流としても
最初のトランジスタのコレクタ電流を分流することによ
り、所望の制限電流値の確保と刻限電流値の温度依存性
の排除を達成するものである。特に一つの半導体基板内
に両トランジスタを形成する場合には拡散工程の制御に
より容易に所望の制限電流値の確保ができるので本発明
によって得られる効果は極め・、tll: て大きい。 □1
第1図は従来の過電流制限型半導体装置の一例を示す回
路図、第2図は本発明の一実施例を示す回路図、第3図
は同一シリコン板肉に第2図の回路を構成した半導体装
置の断面図、第4.5.6図はそれぞれ本発明の異なる
実施例を示す回路図である。 1:主トランジスタ、4:抵抗、5.6:制御用トラン
ジスタ、21:主ダーリントンFランジスタ、22二制
御用三重ダーリントントランジスタ0 牛 の 45 第4図 15図 76図 1、事件の表示 特願昭叉−/δoo6◇3、補正を
する者 事件との関係 出願人 4、代 理 人 補正の内容 1、明細書第4頁第19行目より第20行目にかけて「
主・・・電流」とあるを「電流制限値」と訂正する。 2、明細書筒5頁fs1行目に「1.6・・・×工1」
とあるを[Igo = Iio+Ix+Ig= Iio
+(1+β5×β@)xIIJと訂正する。 3、明細書ta6頁第15行目に「三重」とあるを「三
段」と訂正する。 4、明細書第7頁第2行目に「PNP Jとあるを「N
PNJと訂正する。 5、同第3行目にj NPN Jとあるを[1’NP
Jと訂正する。 6、明細書第8頁第8行目に「三重」とあるを「三段」
と訂正する。
路図、第2図は本発明の一実施例を示す回路図、第3図
は同一シリコン板肉に第2図の回路を構成した半導体装
置の断面図、第4.5.6図はそれぞれ本発明の異なる
実施例を示す回路図である。 1:主トランジスタ、4:抵抗、5.6:制御用トラン
ジスタ、21:主ダーリントンFランジスタ、22二制
御用三重ダーリントントランジスタ0 牛 の 45 第4図 15図 76図 1、事件の表示 特願昭叉−/δoo6◇3、補正を
する者 事件との関係 出願人 4、代 理 人 補正の内容 1、明細書第4頁第19行目より第20行目にかけて「
主・・・電流」とあるを「電流制限値」と訂正する。 2、明細書筒5頁fs1行目に「1.6・・・×工1」
とあるを[Igo = Iio+Ix+Ig= Iio
+(1+β5×β@)xIIJと訂正する。 3、明細書ta6頁第15行目に「三重」とあるを「三
段」と訂正する。 4、明細書第7頁第2行目に「PNP Jとあるを「N
PNJと訂正する。 5、同第3行目にj NPN Jとあるを[1’NP
Jと訂正する。 6、明細書第8頁第8行目に「三重」とあるを「三段」
と訂正する。
Claims (1)
- 1)主トランジスタのベース端子とエミッタ端子との間
に該トランジスタのベース、エミッタ接合と抵抗との直
列接続と二つのPM接合の直列接続とを各接合の向きを
同じにして並列接続して主トランジスタのエミッタ電流
を制限するものにおいて、二つのPM接合のうちの少な
くとも一つが別のトランジスタのベース、エミッタ接合
であり、該別のトランジスタのコレクタが前記主トラン
ジスタのコレクタ端子に接続されたことを特徴とする過
電流制限型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56180063A JPS5881313A (ja) | 1981-11-10 | 1981-11-10 | 過電流制限型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56180063A JPS5881313A (ja) | 1981-11-10 | 1981-11-10 | 過電流制限型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5881313A true JPS5881313A (ja) | 1983-05-16 |
JPS6322686B2 JPS6322686B2 (ja) | 1988-05-12 |
Family
ID=16076824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56180063A Granted JPS5881313A (ja) | 1981-11-10 | 1981-11-10 | 過電流制限型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5881313A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6397249U (ja) * | 1986-12-12 | 1988-06-23 | ||
EP0278086A2 (en) * | 1986-12-15 | 1988-08-17 | Fuji Electric Co. Ltd. | Current limited semiconductor circuit |
US4920405A (en) * | 1986-11-28 | 1990-04-24 | Fuji Electric Co., Ltd. | Overcurrent limiting semiconductor device |
US5172215A (en) * | 1990-03-06 | 1992-12-15 | Fuji Electric Co., Ltd. | Overcurrent-limiting type semiconductor device |
-
1981
- 1981-11-10 JP JP56180063A patent/JPS5881313A/ja active Granted
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4920405A (en) * | 1986-11-28 | 1990-04-24 | Fuji Electric Co., Ltd. | Overcurrent limiting semiconductor device |
JPS6397249U (ja) * | 1986-12-12 | 1988-06-23 | ||
EP0278086A2 (en) * | 1986-12-15 | 1988-08-17 | Fuji Electric Co. Ltd. | Current limited semiconductor circuit |
US4945396A (en) * | 1986-12-15 | 1990-07-31 | Fuji Electric Co., Ltd. | Semiconductor device having Darlington transistors |
US5172215A (en) * | 1990-03-06 | 1992-12-15 | Fuji Electric Co., Ltd. | Overcurrent-limiting type semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPS6322686B2 (ja) | 1988-05-12 |
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