JPS59139710A - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JPS59139710A JPS59139710A JP58012730A JP1273083A JPS59139710A JP S59139710 A JPS59139710 A JP S59139710A JP 58012730 A JP58012730 A JP 58012730A JP 1273083 A JP1273083 A JP 1273083A JP S59139710 A JPS59139710 A JP S59139710A
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- JP
- Japan
- Prior art keywords
- circuit
- offset
- voltage
- resistance
- resistor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、モノリシック半導体集積回路で構成された
演算増幅回路に関する。
演算増幅回路に関する。
従来の演算増幅におけるオフセント調整は、第１図に示
すように、演算増幅回路を構成する差動トランジスタＱ
３．Ｑ４のコレクタに設けられた複数の直列抵抗からな
る抵抗回路と、各抵抗素子に並列に設けられたツェナー
ダイオードからなるオフセット調整回路により行われて
いた。このオフセット調整回路は、各抵抗素子に並列に
設けられたツェナーダイオードを選択的に短絡して、そ
のオフセット電圧を相殺させるように直列抵抗の合成抵
抗値（負荷抵抗値）を設定するものである。
すように、演算増幅回路を構成する差動トランジスタＱ
３．Ｑ４のコレクタに設けられた複数の直列抵抗からな
る抵抗回路と、各抵抗素子に並列に設けられたツェナー
ダイオードからなるオフセット調整回路により行われて
いた。このオフセット調整回路は、各抵抗素子に並列に
設けられたツェナーダイオードを選択的に短絡して、そ
のオフセット電圧を相殺させるように直列抵抗の合成抵
抗値（負荷抵抗値）を設定するものである。
しかし、このオフセット調整回路では、ツェナーダイオ
ードを短絡する短絡電圧を得るため、各抵抗素子の抵抗
値を比較的大きな値に設定する必要があるので、高精度
のオフセット調整ができないという欠点がある。また、
その負荷抵抗値が大きくなるので、高周波特性が悪化し
てしまうものとなるや この発明の目的は、高精度のオフセット調整を実現した
演算増幅回路を提供することにある。
ードを短絡する短絡電圧を得るため、各抵抗素子の抵抗
値を比較的大きな値に設定する必要があるので、高精度
のオフセット調整ができないという欠点がある。また、
その負荷抵抗値が大きくなるので、高周波特性が悪化し
てしまうものとなるや この発明の目的は、高精度のオフセット調整を実現した
演算増幅回路を提供することにある。
この発明の他の目的は、高周波低オフセットの演算増幅
回路を提供することにある。
回路を提供することにある。
この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。
らかになるであろう。
以下、この発明を実施例とともに詳細に説明する。
第２図には、この発明に係る演算増幅回路の入゛力段回
路の一実施例の回路図が示されている。
路の一実施例の回路図が示されている。
この実施例では、差動トランジスタＱ３のコレクタに負
荷抵抗ＲＬ１’に対して直列形態に接続されたオフセッ
ＨＪｉ整用の抵抗ＲＬＩＩ乃至ＲＬｌｎを設ける。上記
直列抵抗回路１には、特に制限されないが、そのベース
に定電圧Ｖｒが印加されたトランジスタＱ１のエミッタ
電圧が供給されている。このトランジスタＱ１のコレク
タは、正の電源電圧＋Ｖが供給される。上記各抵抗ＲＬ
１１ないしＲＬＩｏの各接続点には、その合成抵抗値を
設定する調整回路２を構成するトランジスタＱｌｌ乃至
Ｑｌｎのエミッタが接続される。これらのトランジスタ
Ｑｌｌ乃至Ｑｌｎのコレクタには共通に上記′Ｉ！源電
圧電圧が供給される。そして、上記各トランジスタＱｌ
ｌ乃至Ｑｌｎのベースには、ヒユーズ手段としてのポリ
シリコン抵抗ＲＦ１１乃至ＲＦ１ｎを介して上記定電圧
Ｖｒが印加される。上記ポリシリコン抵抗ＲＦＩＩ乃至
ＲＦＩｎとトランジスタＱｌｌ乃至Ｑｌｎとの接続点に
は、上記ポリシリコン抵抗ＲＦＩＩ乃至ＲＦＩｎを選択
的に溶断させるための溶断電流を流す端子が設けられる
。なお、この実施例では、上記定電圧Ｖｒを供給する端
子を利用して、他方の溶断電流を供給するものである。
荷抵抗ＲＬ１’に対して直列形態に接続されたオフセッ
ＨＪｉ整用の抵抗ＲＬＩＩ乃至ＲＬｌｎを設ける。上記
直列抵抗回路１には、特に制限されないが、そのベース
に定電圧Ｖｒが印加されたトランジスタＱ１のエミッタ
電圧が供給されている。このトランジスタＱ１のコレク
タは、正の電源電圧＋Ｖが供給される。上記各抵抗ＲＬ
１１ないしＲＬＩｏの各接続点には、その合成抵抗値を
設定する調整回路２を構成するトランジスタＱｌｌ乃至
Ｑｌｎのエミッタが接続される。これらのトランジスタ
Ｑｌｌ乃至Ｑｌｎのコレクタには共通に上記′Ｉ！源電
圧電圧が供給される。そして、上記各トランジスタＱｌ
ｌ乃至Ｑｌｎのベースには、ヒユーズ手段としてのポリ
シリコン抵抗ＲＦ１１乃至ＲＦ１ｎを介して上記定電圧
Ｖｒが印加される。上記ポリシリコン抵抗ＲＦＩＩ乃至
ＲＦＩｎとトランジスタＱｌｌ乃至Ｑｌｎとの接続点に
は、上記ポリシリコン抵抗ＲＦＩＩ乃至ＲＦＩｎを選択
的に溶断させるための溶断電流を流す端子が設けられる
。なお、この実施例では、上記定電圧Ｖｒを供給する端
子を利用して、他方の溶断電流を供給するものである。
特に制限されないが、上記抵抗回路１及び關整回路２と
同様な回路が他方の差動トランジスタＱ４のコレクタに
も設けられる。
同様な回路が他方の差動トランジスタＱ４のコレクタに
も設けられる。
また、上記差動トランジスタＱ３．Ｑ４の共通エミッタ
には、定電流源■が設けられる。そして、上記差動トラ
ンジスタＱ３．Ｑ４のコレクタ出力Ｖｏｕｔ１． Ｖ
ｏｕｔ２は、図示しない出力段回路に供給される。
には、定電流源■が設けられる。そして、上記差動トラ
ンジスタＱ３．Ｑ４のコレクタ出力Ｖｏｕｔ１． Ｖ
ｏｕｔ２は、図示しない出力段回路に供給される。
この実施例回路のオフセント調整は、次のようにして行
われる。
われる。
今、全ポリシリコン抵抗を溶断させない状態では、オン
状態となっているトランジスタＱｌｎ及びＱ２ｎを通し
て定電圧が負荷抵抗ＲＬ１’及びＲＬ２″に供給される
ので、この抵抗ＲＬＩ°及びＲＬ２’ のみが負荷抵抗
として作用する。そして、例えば、差動トランジスタＱ
３．Ｑ４のベースに同一の電圧を供給したとき、出力電
圧Ｖｏｕｔｌが出力電圧Ｖｏｕｔ２より小さくなるとう
いうオフセット電圧ΔＶが生じた時、ポリシリコン抵抗
ＲＦ１ｎを溶断させる。これにより、トランジスタＱｉ
ｎがオフ状態となり、抵抗ＲＬ１Ｈに上記定電圧が供給
されるので、トランジスタＱ３の負荷抵抗は、ＲＬＩｏ
＋ＲＬ １ ｎに増加する。したがって、出力電圧Ｖ
ｏｕｔｌが上記抵抗ＲＬ１ｎにおける電圧降下分だけ増
加するので、上記オフセット電圧Δ■を相殺させるよう
に作用する。上記抵抗ＲＬｎによっても上記オフセット
電圧ΔＶが相殺されない時は、同様に次の抵抗ＲＬ１ｎ
−１を追加するように、ポリシリコン抵抗ＲＦｎ−１を
溶断させる。このようにして、トランジスタＱ３の負荷
抵抗値の最小値をＲＬ１’から最大値ＲＬ１’＋ＲＬ１
ｎ＋・・・・＋ＲＬ１１まで口整することができる。
状態となっているトランジスタＱｌｎ及びＱ２ｎを通し
て定電圧が負荷抵抗ＲＬ１’及びＲＬ２″に供給される
ので、この抵抗ＲＬＩ°及びＲＬ２’ のみが負荷抵抗
として作用する。そして、例えば、差動トランジスタＱ
３．Ｑ４のベースに同一の電圧を供給したとき、出力電
圧Ｖｏｕｔｌが出力電圧Ｖｏｕｔ２より小さくなるとう
いうオフセット電圧ΔＶが生じた時、ポリシリコン抵抗
ＲＦ１ｎを溶断させる。これにより、トランジスタＱｉ
ｎがオフ状態となり、抵抗ＲＬ１Ｈに上記定電圧が供給
されるので、トランジスタＱ３の負荷抵抗は、ＲＬＩｏ
＋ＲＬ １ ｎに増加する。したがって、出力電圧Ｖ
ｏｕｔｌが上記抵抗ＲＬ１ｎにおける電圧降下分だけ増
加するので、上記オフセット電圧Δ■を相殺させるよう
に作用する。上記抵抗ＲＬｎによっても上記オフセット
電圧ΔＶが相殺されない時は、同様に次の抵抗ＲＬ１ｎ
−１を追加するように、ポリシリコン抵抗ＲＦｎ−１を
溶断させる。このようにして、トランジスタＱ３の負荷
抵抗値の最小値をＲＬ１’から最大値ＲＬ１’＋ＲＬ１
ｎ＋・・・・＋ＲＬ１１まで口整することができる。
一方、出力電圧Ｖｏｕｔ２が出力電圧Ｖｏｕｔｌより小
さくなるというオフセット電圧ΔＶが生じた場合には、
トランジスタＱ４のコレクタ負荷抵抗を上記同様に増加
させればよい。あるいは、上記再負荷抵抗の選択的な組
合せにより、オフセット電圧を相殺させるようにするも
のである。
さくなるというオフセット電圧ΔＶが生じた場合には、
トランジスタＱ４のコレクタ負荷抵抗を上記同様に増加
させればよい。あるいは、上記再負荷抵抗の選択的な組
合せにより、オフセット電圧を相殺させるようにするも
のである。
第３図には、この発明の伯の一実施例の回路図が示され
ている。
ている。
この実施例では、特に制限されないが、一方の差動トラ
ンジスタＱ３のコレクタに設けられた固定負荷抵抗ＲＬ
１’に、並列形態の調整用抵抗ＲＬ１２〜ＲＬ１３が
直列に接続される。そして、各調整用抵抗ＲＬ１２．Ｒ
Ｌ１３には、ポリシリコン抵抗ＲＦ１２．ＲＦ１３を介
して上記同様な定電圧Ｖｒが印加されたトランジスタＱ
１２．Ｑｌ３のエミッタから電圧供給が行われる。
ンジスタＱ３のコレクタに設けられた固定負荷抵抗ＲＬ
１’に、並列形態の調整用抵抗ＲＬ１２〜ＲＬ１３が
直列に接続される。そして、各調整用抵抗ＲＬ１２．Ｒ
Ｌ１３には、ポリシリコン抵抗ＲＦ１２．ＲＦ１３を介
して上記同様な定電圧Ｖｒが印加されたトランジスタＱ
１２．Ｑｌ３のエミッタから電圧供給が行われる。
また、他方の差動トランジスタＱ４のコレクタには、固
定負荷抵抗ＲＬ２”のみが設けられ、上記定電圧Ｖｒを
受けるトランジスタＱ２がら電圧供給が行われる。この
実施例では、一方のトランジスタＱ３の負荷抵抗のみで
ｍ整を行うものであるので、抵抗ＲＬＩ’ は抵抗ＲＬ
２°より小さな抵抗値に形成されるものである。
定負荷抵抗ＲＬ２”のみが設けられ、上記定電圧Ｖｒを
受けるトランジスタＱ２がら電圧供給が行われる。この
実施例では、一方のトランジスタＱ３の負荷抵抗のみで
ｍ整を行うものであるので、抵抗ＲＬＩ’ は抵抗ＲＬ
２°より小さな抵抗値に形成されるものである。
この実施例では、ポリシリコン抵抗ＲＦ１２゜ＲＦ１３
を溶断させない場合、トランジスタＱ１ないしＱ１３を
介して定電圧が供給されるので、トランジスタＱ３の合
成負荷抵抗値は、抵抗ＲＬ１１ないしＲＬ１３の合成並
列抵抗値と、固定負荷抵抗ＲＬＩ″の抵抗値とを加算し
たものとなる。
を溶断させない場合、トランジスタＱ１ないしＱ１３を
介して定電圧が供給されるので、トランジスタＱ３の合
成負荷抵抗値は、抵抗ＲＬ１１ないしＲＬ１３の合成並
列抵抗値と、固定負荷抵抗ＲＬＩ″の抵抗値とを加算し
たものとなる。
そして、上記ポリシリコン抵抗ＲＦ１２．ＲＦＩ３を溶
断させると、トランジスタＱ１２．Ｑ１３がオフ状態に
なり、対応する抵抗ＲＬ１２．ＲＬ１３が並列回路から
回路的に分離されて、合成並列抵抗値を大きくする。し
たがって、上記同様に選択的にポリシリコン抵抗の溶断
を行うことにょリトランジスタＱ３の合成負荷抵抗を設
定してオフセット電圧を相殺させることができる。
断させると、トランジスタＱ１２．Ｑ１３がオフ状態に
なり、対応する抵抗ＲＬ１２．ＲＬ１３が並列回路から
回路的に分離されて、合成並列抵抗値を大きくする。し
たがって、上記同様に選択的にポリシリコン抵抗の溶断
を行うことにょリトランジスタＱ３の合成負荷抵抗を設
定してオフセット電圧を相殺させることができる。
この実施例では、ヒユーズ手段を用いているので、固定
抵抗及び調整用抵抗値に関係なくその溶断を行うことが
できる。したがって、個々の抵抗値を小さく設定するこ
とができるから、同じバイアス電流■に対してより高精
度に、右い換えれば、より低オフセント電圧の演算増幅
回路を実現することができる。ちなみに、ｆｆ１１図に
示すような調整回路では、数百Ω単位でしかその調整を
行うことができないが、この実施例では、数十Ω単位で
の調整を行うこともできる。
抵抗及び調整用抵抗値に関係なくその溶断を行うことが
できる。したがって、個々の抵抗値を小さく設定するこ
とができるから、同じバイアス電流■に対してより高精
度に、右い換えれば、より低オフセント電圧の演算増幅
回路を実現することができる。ちなみに、ｆｆ１１図に
示すような調整回路では、数百Ω単位でしかその調整を
行うことができないが、この実施例では、数十Ω単位で
の調整を行うこともできる。
上記負荷抵抗値を小さくできるから、高周波特性も大幅
に改善でき、高周波低オフセットの演算増幅回路を実現
することができ、その用途を通信用等大幅に拡大するこ
とができる。
に改善でき、高周波低オフセットの演算増幅回路を実現
することができ、その用途を通信用等大幅に拡大するこ
とができる。
また、上記実施例のように、各抵抗にエミッタフォロワ
トランジスタを介して定電圧を供給するものでは、電源
電圧依存性を小さくすることができる。
トランジスタを介して定電圧を供給するものでは、電源
電圧依存性を小さくすることができる。
この発明は、前記実施例に限定されなｔ、）ｓ例えば、
第２図の実施例回路にお＆Ｎて、一方の差動トランジス
タに設けられた調整回路を省略するものであってもよい
。この場合に番よ、第３図の実施例のように予め負荷抵
抗値に差を持たせて形成すればよい。また、第３図の実
施例回路におし）て、トランジスタＱ４側にもトランジ
スタＱ ３ ｆｌｌｌｌと同様な調整回路を設けるもの
であってもよし）。
第２図の実施例回路にお＆Ｎて、一方の差動トランジス
タに設けられた調整回路を省略するものであってもよい
。この場合に番よ、第３図の実施例のように予め負荷抵
抗値に差を持たせて形成すればよい。また、第３図の実
施例回路におし）て、トランジスタＱ４側にもトランジ
スタＱ ３ ｆｌｌｌｌと同様な調整回路を設けるもの
であってもよし）。
さらに、ヒユーズ手段は、・他の素子をもちも）るもの
であつてもよい。
であつてもよい。
この発明は、半導体集積回路に形成される演算増幅回路
として広く利用することができる。
として広く利用することができる。
第１図は、従来技術の一例を示す回路図、第２図は、こ
の発明の一実施例を示す回路図、第３図は、この発明の
他の一実施例を示す向路図である。 １・・抵抗回路、２・・調整回路 第 １ 図 第 ２ 図 第 ３ 図
の発明の一実施例を示す回路図、第３図は、この発明の
他の一実施例を示す向路図である。 １・・抵抗回路、２・・調整回路 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、差動トランジスタのコレクタに直列又は並列形態に
設けられた複数の抵抗素子からなる抵抗回路と、そのベ
ースにヒユーズ手段を通して所定の電圧が印加され、そ
のコレクタが１！源電圧端子に接続され、そのエミッタ
が上記抵抗回路の所定の端子にｉｆｆ続され抵抗回路の
合成抵抗値を設定するトランジスタとからなるオフセッ
ト調整回路を含むことを特徴とする演算増幅回路。 ２、上記ヒユーズ手段は、ポリシリコン層によって形成
されるものであり、その両端に溶断電流を供給する端子
が設けられるものであることを特徴とする特許請求の範
囲第１項記載の演算増幅回路。 ３、上記オフセットｍ整回路は、両差動トランジスタの
コレクタに設けられるものであることを特徴とする特許
請求の範囲第１又は第２項記載の演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012730A JPS59139710A (ja) | 1983-01-31 | 1983-01-31 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012730A JPS59139710A (ja) | 1983-01-31 | 1983-01-31 | 演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59139710A true JPS59139710A (ja) | 1984-08-10 |
Family
ID=11813552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58012730A Pending JPS59139710A (ja) | 1983-01-31 | 1983-01-31 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139710A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011146870A (ja) * | 2010-01-13 | 2011-07-28 | Audio Technica Corp | マイクロホンの出力回路 |
| JP2014207644A (ja) * | 2013-04-16 | 2014-10-30 | 富士電機株式会社 | 差動増幅器および漏電遮断器 |
-
1983
- 1983-01-31 JP JP58012730A patent/JPS59139710A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011146870A (ja) * | 2010-01-13 | 2011-07-28 | Audio Technica Corp | マイクロホンの出力回路 |
| JP2014207644A (ja) * | 2013-04-16 | 2014-10-30 | 富士電機株式会社 | 差動増幅器および漏電遮断器 |
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