JP2014207644A - 差動増幅器および漏電遮断器 - Google Patents

Abstract

【課題】漏電遮断器における零相変流器の出力電流を検出するに好適な差動増幅器を提供する。
【解決手段】対をなして与えられる電圧を差動増幅する差動回路部と、この差動回路部の出力を増幅して出力する利得回路部と、前記差動回路部と一対の入力端子との間に介装されて該一対の入力端子間に印加される入力電圧のオフセット電圧を調整して前記差動回路部に与えるオフセット電圧調整回路部とを備える。前記オフセット電圧調整回路部は、一対のＭＯＳ-ＦＥＴからなる差動対と該差動対の負荷をなすＭＯＳ-ＦＥＴとの間に介装されて前記差動対に電圧オフセットを与える抵抗素子とからなる。
【選択図】 図１

Description

本発明は、漏電遮断器における零相変流器の出力電流を検出するに好適な差動増幅器、およびこの差動増幅器を備えて構成される漏電遮断器に関する。

漏電遮断器１は、例えば図５に示すように、トランスＴを介して交流電源Ｖacが給電される交流電源ラインに介装された遮断スイッチ２と、この遮断スイッチ２の交流電源出力ラインに介装された零相変流器（ＺＣＴ）３を備える。また前記漏電遮断器１は、前記零相変流器３を介して検出される電流を増幅する差動増幅器４と、この差動増幅器４の出力電圧を監視して前記交流電源出力ライン側における漏電を検出する制御部５とを備える。前記制御部５は、前記差動増幅器４の出力電圧が高くなったとき（前記零相変流器３の出力電流が大きくなったとき）、前記交流電源出力ライン側に漏電が生じていると判定する。そして前記制御部５は漏電を検出したとき、前記遮断スイッチ２を遮断駆動し、これによって前記交流電源Ｖacの入力を遮断する（例えば特許文献１を参照）。

図６は従来一般的な前記差動増幅器４の構成を示している。この差動増幅器４は、一対の電圧入力端子に加えられる電圧Ｖin１,Ｖin２を差動増幅する差動回路部Ａと、この差動回路部Ａの出力を増幅して所定レベルの出力電圧ＯＰoutを得る利得回路部Ｂとを備えて構成される。ちなみに前記差動回路部Ａは、第１の差動対をなす第１および第２のトランジスタＭ１,Ｍ２と、前記第１の差動対の電流源をなす第３のトランジスタＭ３と、カレントミラー回路を形成して前記第１の差動対の能動負荷をなす第４および第５のトランジスタＭ４,Ｍ５とにより構成される。

具体的には前記第１〜第３のトランジスタＭ１,Ｍ２,Ｍ３は、例えばＰチャネルＭＯＳ-ＦＥＴ（以下、Ｐ-ＭＯＳと略記する）からなる。また前記第４および第５のトランジスタＭ４,Ｍ５は、例えばＮチャネルＭＯＳ-ＦＥＴ（以下、Ｎ-ＭＯＳと略記する）からなる。尚、前記第３のトランジスタＭ３は、定電流源Ｉbiasにより駆動されるトランジスタ（Ｐ-ＭＯＳ）Ｍ１０によりゲート電圧が加えられて動作する。そして前記第１および第２のトランジスタＭ１,Ｍ２からなる差動対に一定のテイル電流Ｉssを供給する役割を担う。

また前記利得回路部Ｂは、例えば負荷としてのトランジスタ（Ｐ-ＭＯＳ）Ｍ１１をドレインに接続し、前記差動対を構成する前記トランジスタＭ１のドレインに生じる電圧をゲートに入力して反転増幅するソース接地されたトランジスタ（Ｎ-ＭＯＳ）Ｍ１２によって構成される。尚、前記トランジスタＭ１１は、前記トランジスタＭ１０によりゲート電圧が加えられることで、前記トランジスタＭ１２の負荷として動作する。このような構成の差動増幅器４については、例えば特許文献２に詳しく紹介される通りである。

特開２０１２−２４６７３６号公報 特開２０１２−２４４５５８号公報

ところで最近、予防保全と電源の安定供給の観点から漏電に至る前の漏電の兆しが現れた状態、例えば漏電レベルの３０％に至った状態を検出し、警報を発して注意を喚起する機能を備えた漏電遮断器１の開発が進められている。この種の漏電遮断器１においては前記零相変流器３における検出精度を高めることのみならず、前記差動増幅器４の感度（入力検出精度）についても、例えば３倍以上に高めることが必要である。

しかしながら図６に示した構成の従来の差動増幅器４における入力オフセット電圧ΔＶinは、一般的には１０ｍＶmax程度であり、前述した漏電レベルの３０％の状態における前記零相変流器３の検出電圧（出力電圧）よりも大きい。ちなみに漏電レベルの３０％の状態における前記零相変流器３の検出電圧（出力電圧）を検出するには、前記差動増幅器４における入力オフセット電圧ΔＶinを、例えば２ｍＶmax程度に抑える必要がある。この為、従来の差動増幅器４を用いて構成される漏電遮断器１においては、前述した漏電レベルの３０％の状態を検出することが困難であると言う課題がある。

本発明はこのような事情を考慮してなされたもので、その目的は、例えば漏電レベルの３０％の状態を精度良く検出することのできる演算増幅器、並びにこの演算増幅器を用いて構成される予防保全と電源の安定供給性に優れた漏電遮断器を提供することにある。

上述した目的を達成するべく本発明に係る演算増幅器は、対をなして与えられる電圧を差動増幅する差動回路部と、この差動回路部の出力を増幅して出力する利得回路部と、更に前記差動回路部と一対の入力端子との間に介装されて該一対の入力端子間に印加される入力電圧のオフセット電圧を調整して前記差動回路部に与えるオフセット電圧調整回路部とを備えたことを特徴としている。

好ましくは前記差動回路部は、第１の差動対をなす第１および第２のトランジスタと、前記第１の差動対の電流源をなす第３のトランジスタと、カレントミラー回路を形成して前記第１の差動対の能動負荷をなす第４および第５のトランジスタとを備えて構成され、
また前記オフセット電圧調整回路部は、第２の差動対をなす第６および第７のトランジスタと、前記第２の差動対の電流源をなす第８のトランジスタと、前記第２の差動対の負荷をなす第９のトランジスタと、前記第２の差動対と前記負荷との間に介装されて該第２の差動対に電圧オフセットを与える抵抗素子とを備えて構成される。

好ましくは前記抵抗素子は、例えば前記第６および第７のトランジスタと前記第８のトランジスタとの間にそれぞれ選択的に介装されるトランジスタ群からなる。そして前記抵抗素子を構成するトランジスタ群は、各トランジスタ毎に外部スイッチにより選択的にオン・オフされるように設けられる。ちなみに前記外部スイッチは、例えばプリセット可能な複数のオン・オフ切替えスイッチであっても良く、或いは選択的な半田付け処理によって接地可能な複数の外部端子であっても良い。

ちなみに前記第１、第２、第３、第６、第７、および第８のトランジスタは、それぞれＰチャネル型ＭＯＳ-ＦＥＴからなり、また前記第４、第５、および第９のトランジスタ、並びに前記トランジスタ群は、それぞれＮチャネル型ＭＯＳ-ＦＥＴからなる。或いは前記第１、第２、第３、第６、第７、および第８のトランジスタは、それぞれＮチャネル型ＭＯＳ-ＦＥＴからなり、また前記第４、第５、および第９のトランジスタ、並びに前記トランジスタ群は、それぞれＰチャネル型ＭＯＳ-ＦＥＴからなる。

上記構成の差動増幅器によれば、オフセット電圧調整回路部によって入力電圧にオフセット電圧を加え、これによって差動回路部における入力オフセット電圧を相殺することができるので、前記差動回路部の見掛け上の感度（入力検出精度）を高めることができる。従って差動増幅器の実質的な感度（入力検出精度）を、例えば従来の一般的な差動増幅器の３倍以上に高めることができる。故に、この差動増幅器を用いて構成される漏電遮断器によれば、漏電レベルの３０％の状態を精度良く検出することが可能となり、予防保全と電源の安定供給を確保する上で実用上多大なる効果が奏せられる。

本発明の第１の実施形態に係る差動増幅器の概略構成図。 本発明の第２の実施形態に係る差動増幅器におけるオフセット電圧調整回路部の概略構成図。 図２に示すオフセット電圧調整回路部における抵抗調整部の構成例を示す図。 本発明の第１の実施形態に係る差動増幅器の概略構成図。 漏電遮断器の概略構成図。 漏電遮断器に用いられる従来一般的な差動増幅器の一例を示す概略構成図。

以下、図面を参照して本発明の実施形態に係る差動増幅器と、その差動増幅器を用いて構成される漏電遮断器について説明する。

本発明に係る差動増幅器は、基本的には図５に示した構成の漏電遮断器における差動増幅器４として用いるに好適なものである。即ち、本発明に係る差動増幅器は、漏電遮断器１における前記零相変流器３の出力電圧を増幅して前記制御部５に与えるに好適な、高い感度（入力検出精度）を有する。そして前記漏電遮断器１に要求される予防保全と電源の安定供給を実現するものである。

図１は本発明の第１の実施形態に係る差動増幅器１０の概略構成図である。尚、図１においては、図６に示す差動増幅器４と同一部分については同一符号を付して示している。従ってその重複した説明については省略する。

この差動増幅器１０は、基本的には対をなして与えられる電圧を差動増幅する差動回路部Ａ、およびこの差動回路部の出力を増幅して出力する利得回路部Ｂを備える。更にこの差動増幅器１０は、前記差動回路部Ａと一対の入力端子１１,１２との間に介装されて該一対の入力端子１１,１２間に印加される入力電圧Ｖin１,Ｖin２のオフセット電圧を調整して前記差動回路部Ａに与えるオフセット電圧調整回路部Ｃを備える。

即ち、本発明に係る差動増幅器１０は、図１に示すように前記入力電圧Ｖin１,Ｖin２を前記オフセット電圧調整回路部Ｃに入力し、該オフセット電圧調整回路部Ｃの出力電圧Ｖout１,Ｖout２を前記差動回路部Ａに入力するように構成したことを特徴としている。そしてオフセット電圧調整回路部Ｃにおいて、前記入力電圧Ｖin１,Ｖin２にオフセット電圧ΔＶ（＝−ΔＶin）を加え、これによって前記差動回路部Ａにおける入力オフセット電圧ΔＶinを相殺することを特徴としている。ちなみに従来の差動増幅器４は、図６に示すように前記一対の入力端子１１,１２間に印加される入力電圧Ｖin１,Ｖin２を前記差動回路部Ａに直接入力するように構成されている。

前記オフセット電圧調整回路部Ｃについて具体的に説明すると、該オフセット電圧調整回路部Ｃは、第２の差動対をなす第６および第７のトランジスタＭ６,Ｍ７と、前記第２の差動対の電流源をなす第８のトランジスタＭ８と、前記第２の差動対の負荷をなす第９のトランジスタＭ９と、更に前記第２の差動対と前記負荷との間に介装されて該第２の差動対に電圧オフセットを与える抵抗素子Ｒ１,Ｒ２とを備える。

前記第６〜第８のトランジスタＭ６,Ｍ７,Ｍ８は、例えばＰ-ＭＯＳからなり、また前記第９のトランジスタＭ９は、例えばＮ-ＭＯＳからなる。また前記第８のトランジスタＭ８は、定電流源Ｉbiasにより駆動される前記トランジスタＭ１０によりゲート電圧が加えられて動作する。そして前記第８のトランジスタＭ８は、前記第６および第７のトランジスタＭ６,Ｍ７からなる前記第２の差動対に一定のテイル電流Ｉssを供給する役割を担う。

ここで前記第２の差動対をなす前記第６および第７のトランジスタＭ６,Ｍ７が半導体集積回路上に同じサイズで対称に配置され、同じ特性を持つとする。この場合、前記第６および第７のトランジスタ（Ｐ-ＭＯＳ）Ｍ６,Ｍ７の閾値電圧Ｖtは互いに等しく、前記各トランジスタＭ６,Ｍ７にそれぞれ流れる電流Ｉ６,Ｉ７は、
Ｉ６＝(β／２)・(Ｖgs６−Ｖt)^２
Ｉ７＝(β／２)・(Ｖgs７−Ｖt)^２
β＝(Ｗ／Ｌ)・μp・Ｃox
となる。

但し、Ｖgs６,Ｖgs７は前記トランジスタＭ６,Ｍ７のゲート・ソース間電圧であり、(Ｗ／Ｌ)は前記各トランジスタＭ６,Ｍ７のチャネル幅Ｗとチャネル長Ｌとにより規定される前記各トランジスタＭ６,Ｍ７のサイズである。またμpは前記各トランジスタＭ６,Ｍ７におけるホール移動度、そしてＣoxはゲート酸化膜容量である。尚、前記電流Ｉ６,Ｉ７の和は、前記テイル電流Ｉssに等しい（Ｉ６＋Ｉ７＝Ｉss）。

従って前記一対の入力端子１１,１２に加わる入力電圧Ｖin１,Ｖin２が等しいとすると（Ｖin＝Ｖin１＝Ｖin２）、前記各トランジスタＭ６,Ｍ７のドレイン・ソース間電圧Ｖds６,Ｖds７は、
Ｖds６＝｛Ｖt＋(２・Ｉ６／β)^１／２｝−（Ｖin−Ｖout１）
Ｖds７＝｛Ｖt＋(２・Ｉ７／β)^１／２｝−（Ｖin−Ｖout２）
となる。

また前記各トランジスタＭ６,Ｍ７のソース電圧Ｖs６,Ｖs７は、前記負荷をなす第９のトランジスタＭ９の閾値電圧をＶth９としたとき
Ｖs６＝Ｖth９＋(Ｉ６・ｒ１)−Ｖds６
Ｖs７＝Ｖth９＋(Ｉ７・ｒ２)−Ｖds７
となる。但し、上式中、ｒ１,ｒ２は、前記抵抗素子Ｒ１,Ｒ２の各抵抗値を示している。

従って前記入力電圧Ｖin１,Ｖin２が等しいときに前記オフセット電圧調整回路部Ｃの出力電圧Ｖout１,Ｖout２間に生じるオフセット電圧ΔＶは、
ΔＶ＝Ｖout１−Ｖout２
＝（Ｉ７・ｒ２−Ｉ６・ｒ１）
＋(２・β)^１／２・｛(Ｉ７)^１／２−(Ｉ６)^１／２｝
とできる。

但し、前述したように前記電流Ｉ６,Ｉ７の和が前記テイル電流Ｉssに等しくなるように（Ｉ６＋Ｉ７＝Ｉss）、ここでは前記各抵抗素子Ｒ１,Ｒ２の抵抗値ｒ１,ｒ２の和が一定（ｒ１＋ｒ２＝ｒ）であるとしている。従って前記抵抗素子Ｒ１，Ｒ２の一方の抵抗値ｒ１（ｒ２）を決定すれば、他方の抵抗素子Ｒ２（Ｒ１）の抵抗値ｒ２（ｒ１）が一意に決定される。

そこで前記差動回路部Ａおよび前記利得回路部Ｂにおける入力オフセット電圧ΔＶinに対して、前記オフセット電圧調整回路部Ｃの出力電圧Ｖout１,Ｖout２間に生じるオフセット電圧ΔＶが（ΔＶ＝−ΔＶin）なる関係となるように前記抵抗素子Ｒ１，Ｒ２の各抵抗値ｒ１,ｒ２を定めておく。

この結果、前記差動回路部Ａおよび前記利得回路部Ｂにおける入力オフセット電圧ΔＶinを前記オフセット電圧調整回路部Ｃによりキャンセルすることが可能となる。よって前記差動増幅器１０の全体の入力オフセット電圧ΔＶinを零（０）にし、或いは２ｍＶmaxとして大幅に低減することができる。

換言すれば前記差動回路部Ａにおける入力オフセット電圧ΔＶinに相当するオフセット電圧ΔＶ（−ΔＶin）を前記オフセット電圧調整回路部Ｃにて生成することで、前記差動増幅器１０の全体における入力オフセット電圧ΔＶinを２ｍＶmaxに、好ましくは零（０）とすることが可能となる。従って前記オフセット電圧調整回路部Ｃを備えて構成される前記差動増幅器１０を、前記差動増幅器４として用いた漏電遮断器１によれば、該差動増幅器１０の検出感度、ひいては入力オフセット電圧が２ｍＶmaxと高いので、前記零相変流器３の出力電圧を高精度に検出することができる。

よって前記差動増幅器１０を備えて構成される漏電遮断器１によれば、前記零相変流器３の出力電圧に比較して前記差動増幅器１０の感度が十分に高く、該零相変流器３の出力電圧が２ｍＶ程度であっても、これを高精度に増幅することができる。この結果、前記差動増幅器１０を介して検出される前記零相変流器３の出力電圧から、前述した漏電レベルの３０％の状態を精度良く検出することが可能となる。故に、漏電遮断器１に求められる、予防保全と電源の安定供給の機能を確保する上で実用上多大なる効果が奏せられる。

ところで実用的には、前記第２の差動対に電圧オフセットを与える抵抗素子Ｒ１,Ｒ２は、図２に示すような抵抗調整部Ｒとして実現されて前記オフセット電圧調整回路部Ｃに組み込まれる。この抵抗調整部Ｒは、例えば外部スイッチＳ１〜Ｓ４の選択的なオン・オフによって前記第２の差動対と前記負荷との間に選択的に介装されて前記抵抗Ｒ１,Ｒ２を形成する複数の抵抗からなる。

尚、前記外部スイッチＳ１〜Ｓ４は、例えばプリセット可能な複数のオン・オフ切替えスイッチ（いわゆるディップ・スイッチ）であっても良く、或いは選択的な半田付け処理によって接地可能な複数の外部端子であっても良い。そして前記抵抗調整部Ｒは、例えばオンに設定された前記外部スイッチＳ１〜Ｓ４により特定される抵抗が前記抵抗素子Ｒ１（Ｒ２）として前記第２の差動対（トランジスタＭ６,Ｍ７）と前記負荷（トランジスタＭ９）との間に選択的に介装されるように構成される。或いは外部端子の場合には、前記抵抗調整部Ｒは、例えば半田付けにより接地された外部端子によって特定される抵抗が前記抵抗素子Ｒ１（Ｒ２）として前記第２の差動対と前記負荷との間に選択的に介装されるように構成される。

具体的には前記抵抗調整部Ｒは、例えば図３に示すように前記差動対を構成する前記第６および第７のトランジスタＭ６,Ｍ７の各ソースにそれぞれ接続される２個の抵抗素子Ｒaと、これらの抵抗素子Ｒa間に直列に介装された１５個の抵抗素子Ｒbとからなる直列抵抗回路を備える。抵抗素子Ｒaの抵抗値をｒａ、抵抗素子Ｒｂの抵抗値をｒｂとしたとき、これらの抵抗素子Ｒa,Ｒbからなる直列抵抗回路の抵抗値（２・ｒa＋１５・ｒb）は、前述した抵抗素子Ｒ１,Ｒ２の抵抗値ｒ１,ｒ２の和（ｒ１＋ｒ２＝ｒ）として定められる。

また前記抵抗調整部Ｒは、前記１７個の抵抗素子Ｒa,Ｒbの各接続点にそれぞれ接続されて並列に設けられた１６個のＮ-ＭＯＳからなる１段目のスイッチ群、８個のＮ-ＭＯＳからなる２段目のスイッチ群、４個のＮ-ＭＯＳからなる３段目のスイッチ群、そして２個のＮ-ＭＯＳからなる４段目のスイッチ群を備える。そしてこれらの１〜４段目の各スイッチ群を介して、前記直列抵抗回路における前記１７個の抵抗素子Ｒa，Ｒb間の接続点のいずれか１つに、前記負荷（トランジスタＭ９）のソースを選択的に接続するように構成される。

ちなみに前記１〜４段目の各スイッチ群は、隣り合う２つのＮ-ＭＯＳ毎に相補的にオン・オフされるスイッチ対を形成し、各スイッチ対毎に次段のスイッチ対における一方のスイッチ（Ｎ-ＭＯＳ）に段階的に接続されて、いわゆる逆ピラミッド型のスイッチ回路を構成する。そして前記抵抗調整部Ｒは、前記外部スイッチＳ１〜Ｓ４の選択的なオン・オフにより設定される選択信号Ｚ１,Ｚ２,Ｚ３,Ｚ４を前記各段のスイッチ対に対する切替え制御信号として入力し、これらのスイッチ対をそれぞれ相補的にオン・オフするものとなっている。

従って上述した如く構成された抵抗調整部Ｒによれば、前記抵抗素子Ｒ１,Ｒ２の抵抗値ｒ１,ｒ２の和が一定（ｒ１＋ｒ２＝ｒ）となる条件を満たしながら、前記抵抗素子Ｒ１,Ｒ２の抵抗値ｒ１,ｒ２を前記抵抗素子Ｒbの抵抗値ｒbずつステップ的に調整することができる。そして前記抵抗素子Ｒ１,Ｒ２の抵抗値ｒ１,ｒ２の調整により、前記入力オフセット電圧ΔＶinを前述した２ｍＶmaxとし、その検出感度を高めることが可能となる。

尚、本発明は上述した実施形態に限定されるものではない。ここでは前記第１、第２、第３、第６、第７、および第８のトランジスタＭ１,Ｍ２,Ｍ３,Ｍ６,Ｍ７,Ｍ８をそれぞれＰ-ＭＯＳで構成し、また前記第４、第５、第９および第１０のトランジスタＭ４,Ｍ５,Ｍ９,Ｍ１０をそれぞれＮ-ＭＯＳで構成した。しかし図４に示すように前記第１、第２、第３、第６、第７、および第８のトランジスタＭ１,Ｍ２,Ｍ３,Ｍ６,Ｍ７,Ｍ８をそれぞれＮ-ＭＯＳで構成し、また前記第４、第５、第９および第１０のトランジスタＭ４,Ｍ５,Ｍ９,Ｍ１０をそれぞれＰ-ＭＯＳで構成することも勿論可能である。

また前記抵抗素子Ｒ１,Ｒ２の抵抗値ｒ１,ｒ２を、より小さい抵抗値で更に多段階にステップ的に調整することも勿論可能である。また前記差動回路部Ａを折り返しカスコード型の回路として構成する場合にも同様に適用可能なことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

１ 漏電遮断器
２ 遮断スイッチ
３ 零相変流器（ＺＣＴ）
４ 差動増幅器
５ 制御部
Ａ 差動回路部
Ｂ 利得回路部
Ｃ オフセット電圧調整回路部
Ｒ 抵抗調整部
Ｍ１〜Ｍ１２ トランジスタ（ＭＯＳ-ＦＥＴ）
Ｒ１,Ｒ２ 抵抗素子
Ｒａ,Ｒｂ 直列抵抗回路を形成する抵抗素子

Claims (6)

1. 対をなして与えられる電圧を差動増幅する差動回路部と、この差動回路部の出力を増幅して出力する利得回路部と、前記差動回路部と一対の入力端子との間に介装されて該一対の入力端子間に印加される入力電圧のオフセット電圧を調整して前記差動回路部に与えるオフセット電圧調整回路部とを具備したことを特徴とする差動増幅器。
2. 前記差動回路部は、第１の差動対をなす第１および第２のトランジスタと、前記第１の差動対の電流源をなす第３のトランジスタと、カレントミラー回路を形成して前記第１の差動対の能動負荷をなす第４および第５のトランジスタとを備え、
   前記オフセット電圧調整回路部は、第２の差動対をなす第６および第７のトランジスタと、前記第２の差動対の電流源をなす第８のトランジスタと、前記第２の差動対の負荷をなす第９のトランジスタと、前記第２の差動対と前記負荷との間に介装されて該第２の差動対に電圧オフセットを与える抵抗素子とを備える請求項１に記載の差動増幅器。
3. 前記抵抗素子は、前記第６および第７のトランジスタと前記第８のトランジスタとの間にそれぞれ選択的に介装されるトランジスタ群からなる請求項２に記載の差動増幅器。
4. 前記抵抗素子を構成するトランジスタ群は、各トランジスタ毎に外部スイッチにより選択的にオン・オフされるものである請求項３に記載の差動増幅器。
5. 前記第１、第２、第３、第６、第７、および第８のトランジスタは、それぞれＰチャネル型ＭＯＳ-ＦＥＴからなり、
   前記第４、第５、および第９のトランジスタ、並びに前記トランジスタ群は、それぞれＮチャネル型ＭＯＳ-ＦＥＴからなる請求項２に記載の差動増幅器。
6. 前記第１、第２、第３、第６、第７、および第８のトランジスタは、それぞれＮチャネル型ＭＯＳ-ＦＥＴからなり、
   前記第４、第５、および第９のトランジスタ、並びに前記トランジスタ群は、それぞれＰチャネル型ＭＯＳ-ＦＥＴからなる請求項２に記載の差動増幅器。

Images