KR940009390B1 - 트랜지스터의 포화방지회로 - Google Patents

트랜지스터의 포화방지회로 Download PDF

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KR940009390B1 KR1019910002750A KR910002750A KR940009390B1 KR 940009390 B1 KR940009390 B1 KR 940009390B1 KR 1019910002750 A KR1019910002750 A KR 1019910002750A KR 910002750 A KR910002750 A KR 910002750A KR 940009390 B1 KR940009390 B1 KR 940009390B1
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Abstract

내용 없음.

Description

트랜지스터의 포화방지회로
제1도는 본 발명에 의한 트랜지스터의 포화방지회로의 제1실시예를 도시한 회로도.
제2도는 제2실시예를 도시한 회로도.
제3도는 제3실시예를 도시한 회로도.
제4도는 제4실시예를 도시한 회로도.
제5도는 제5실시예를 도시한 회로도.
제6도는 제6실시예를 도시한 회로도.
제7도는 제7실시예를 도시한 회로도.
제8도는 제8실시예를 도시한 회로도.
제9도는 종래의 트랜지스터회로의 일례를 도시한 회로도.
제10도는 종래의 트랜지스터회로의 다른예를 도시한 회로도.
제11도는 일반 트랜지스터의 콜렉터-에미터간 전압과, 콜렉터전류와 베이스전류와의 관계를 도시한 특성선도.
제12도는 일반 트랜지스터의 콜렉터전류와, 콜렉터-에미터간 포화전압특성의 온도의존성을 도시한 특성선도.
* 도면의 주요부분에 대한 부호의 설명
Q1,Q11: 제1트랜지스터 Q2,Q12 : 제2트랜지스터
R1,R11,R12: 포화검출장치로서의 저항
Q4,Q12: 포화검출장치로서의 트랜지스터
D1,D12,Q3,M1,Q13,M11: 전류피이드백장치
본 발명은 전류증폭기를 구성하는 트랜지스터의 포화방지회로에 관한 것이다.
종래에 전류증폭기를 구성하는 트랜지스터의 회로로서는 일반적으로 제9도 및 제10도에 도시된 바와같은 회로가 알려져 있다. 제9도의 예는 PNP형 트랜지스터 Q1을 사용한 예로서, 트랜지스터 Q1의 에미터를 전원 Vcc에 접속하고, 트랜지스터 Q1의 콜렉터와 그랜드사이에 부하 L을 접속한 것이다. Ib1은 트랜지스터 Q1의 베이스전류를 나타낸다. 제10도의 예는 NPN형 트랜지스터 Q11을 사용한 예로서, 트랜지스터 Q11의 에미터를 접지하고, 트랜지스터 Q11의 콜렉터와 전원 Vcc사이에 부하 L을 접속한 것이다. Ib11은 트랜지스터 Q11의 베이스전류를 나타낸다.
제9도와 제10도에 도시된 바와같은 트랜지스터를 사용한 전류증폭기에서 트랜지스터의 콜렉터전류 Ic와 베이스전류 Ib와 콜렉터-에미터전압 Vce의 관계는 제11도에 도시된 바와같은 관계로 된다. 즉, 통상 Ic는 Ib와 대체로 비례관계에 있으나 Ic의 최대치는 Vce에 의해 한정된다. 이때의 Vce가 포화전압 Vces이다. 제9도 및 제10도의 예에서 트랜지스터 Q1, Q11이 포화상태에 있을때보다 베이스전류를 증가시키고, 트랜지스터 Q1, Q11은 포화상태로 되며, 회로의 동작이 불안정하게 된다. 또 부하 L의 내부임피던스가 급증하거나 부하 L에 외부요인에 의한 전압이 발생한 경우등에도 동일한 양상으로 동작이 불안정하게 된다.
한편, 상기 트랜지스터 Q1, Q11에 충분한 베이스전류 Ib를 흐르게하여 포화시킨 상태에서의 Ic, Vces와 주위온도 Ta의 관계는 제12도에 도시된 바와같은 관계로 된다. 즉, Vces는 Ic와 정비례의 관계에 있거나, 정(正)의 온도특성을 가지고 있다. 따라서, 포화상태에 있는 트랜지스터의 콜렉터-에미터사이는 플러스(+)의 온도계수를 갖는 저항체 Rces로 볼 수가 있다.
그리고, 트랜지스터의 과포화를 방지하는데는 트랜지스터가 포화상태로된 순간을 검출하여 Ib를 제한할 필요가 있으나, 제12도에 도시된 바와같이 Vces는 Ic 및 Ta 의존성을 갖는 제조건에 의하여 크게 변화하므로 트랜지스터의 포화검출이 용이하지 않다.
본 발명은 이러한 종래 기술의 문제점을 해소하기 위한 것이므로 간단한 회로를 추가하는 어떠한 경우에도 트랜지스터가 과포화상태로 되지 않도록 한 트랜지스터의 포화방지회로를 제공하는 것을 목적으로 한다.
본 발명은 제1트랜지스터와, 이 제1트랜지스터에 대하여 전류대칭회로를 구성하는 제2트랜지스터와, 이 제2트랜지스터에 접속되어 제1트랜지스터의 포화를 검출하는 포화검출장치를 가지는 전류증폭기를 구비하는 동시에, 상기 포화검출장치가 제1트랜지스터의 포화를 검출하였을때 제2트랜지스터의 베이스-에미터간 전압과 대략 같은 전압강하를 따라서 도통함과 동시에, 제1트랜지스터의 출력전류의 일부를 상기 전류증폭기의 포화검출장치보다 전단으로 피이드백하여 제1트랜지스터의 베이스전류를 감소시키는 전류피이드백장치를 구비하는 것을 특징으로 한다.
제1트랜지스터에 흐르는 전류에 비례한 전류가 제2트랜지스터 및 포화검출장치에 흐른다. 포화검출장치가 제1트랜지스터의 포화를 검출하고, 피이드백장치가 제2트랜지스터의 베이스-에미터간 전압과 대략 같은 전압강하를 따라 도통하여, 상기 피이드백장치가 제1트랜지스터의 출력전류의 일부를 전류증폭기의 포화검출장치보다 전단계에 피이드백하여 제1트랜지스터의 베이스전류를 감소시켜, 제1트랜지스터의 과포화를 방지한다.
이하에서는 제1도 내지 제8도를 참조하면서 본 발명에 의한 트랜지스터의 포화방지회로의 실시예에 대하여 설명한다.
제1도에 도시된 실시예는 제9도에 도시된 종래예에 대하여 입출력전류비 Ic1/Ir1을 일정하게 유지하기 위하여 트랜지스터 Q2를 추가하고 있다. PNP형의 제1트랜지스터 Q1에 대하여 PNP형의 제2트랜지스터 Q2는 전류대칭회로를 구성하고 있으며, 각각의 트랜지스터 Q1, Q2의 에미터는 전원 Vcc에 접속되어 쌍방의 트랜지스터 Q1, Q2의 베이스들과 트랜지스터 Q2의 콜렉터가 접속되어 있다. 트랜지스터 Q1의 콜렉터와 그랜드(GND)간에는 부하 L이 접속되어 있다. 상기 전류대칭회로의 입력측에는 트랜지스터 Q1의 콜렉터-에미터간 전압 Vce의 최저치를 설정하는 저항 R1이 접속되어 있다. 또 트랜지스터 Q1의 콜렉터-에미터간 전압 Vce가 저항 R1에 설정된 값 부근에 도달할때 도통하는 다이오드 D1이 상기 저항 R1의 입력단측과 트랜지스터 Q1의 콜렉터사이에 접속되어 있다. 다이오드 D1은 트랜지스터 Q1측에서 보아 순방향으로 접속되어 있다.
트랜지스터 Q1, Q2로 된 전류대칭회로는 전류증폭기를 구성하고 있으며, 저항 R1은 트랜지스터 Q1의 포화를 검출하는 포화검출장치를 구성하고 있다. 또, 다이오드 D1은 전류피이드백장치를 구성하고 있다. 즉, 트랜지스터 Q1이 포화하였을때 저항 R1의 전압강하에 따라 다이오드 D1이 도통하고, 트랜지스터 Q1의 출력전류의 일부를 상기 전류증폭기의 포화검출장치로서의 저항 R1보다 전단계로 피이드백하여 트랜지스터 Q1의 베이스전류를 감소시킨다. 이때 다이오드 D1의 단자간에는 트랜지스터 Q2의 베이스-에미터간 전압과 대체로 같은 전압강하를 수반한다.
여기서, 상기 입력단자를 통하여 흐르는 입력전류를 Iin, 저항 R1을 흐르는 전류를 Ir1, 트랜지스터 Q1의 콜렉터전류를 Ic1, 부하 L에 흐르는 전류를 Il라 한다.
이제 입력전류 Iin을 0으로부터 차차 증가시키면, 트랜지스터 Q2에 발생하는 베이스-에미터간 전압 Vbe와 저항 R1의 전압강하에 의하여 다이오드 D1의 캐소드측 전위는 전원전압 Vcc로부터 강하되기 시작하고, 동시에 다이오드 D1의 애노드측 전위는 부하전류 Il의 증가에 따라 그랜드(GND)레벨로부터 상승한다. 이와같이하여 다이오드 D1에는 순방향전압이 걸리며 도통상태로 되어 트랜지스터 Q1의 콜렉터전류 Ic1의 일부가 입력전류 Iin에 복귀되어 이이상 입력전류 Iin을 증가시켜도 부하전류 Il은 증가하지 않고, 트랜지스터 Q1의 콜렉터-에미터간 전압 Vce는 일정치로 고정된다. 이 시점에서의 트랜지스터 Q1의 콜렉터-에미터간 전압을 Vce1, 트랜지스터 Q2의 베이스-에미터간 전압을 Vbe2, 다이오드 D1의 단자간 전압을 Vf1으로 하면 이들의 관계는
Vce1=Vbe2+R1ㆍIr1-Vf1…………………………………………(1)
로 표시된다.
트랜지스터와 다이오드의 순방향 전압강하는 동일반도체 구조로 되어 있으면 온도특성도 포함하여 대략 같기때문에 Vbe2=Vf1로 하면 (1)식은
Vce1=R1ㆍIr1…………………………………………………………(2)
으로 된다. 여기서 트랜지스터 Q1을 포화직전까지 동작시키고자 할 경우는 트랜지스터 Q1의 포화전압을 Vces1로 하면 (2)식에서
Vces1=R1ㆍIr1…………………………………………………………(3)
로 된다. 또 제12도에 대해서도 설명한 바와같이 포화트랜지스터의 콜렉터-에미터간은 저항체로 간주할 수 있기 때문에 트랜지스터 Q1의 콜렉터-에미터간의 등가저항을 Rces1로 하면
Vces1=Rces1ㆍIc1……………………………………………………(4)
로 된다. (4)식을 (3)식에 대입하면
R1ㆍIr1=Rces1ㆍIc1
R1=(Ic1/Ir1)ㆍRces1…………………………………………………(5)
를 얻는다. (5)식의 Ic1/Ir1은 전류대칭회로의 입출력전류비이고 고정정수로 생각할 수 있다. 따라서 Rces1의 값과 온도계수를 알면 저항 R1의 설정치가 결정된다. 즉, 포화검출장치로서의 저항 R1의 저항치는 제1트랜지스터 Q1의 출력전류와 포화전압의 비례정수와, 전류대칭회로의 입출력전류비(전류게인)의 곱에 상당한다. 이것은 상기 (5)식으로 표시된다.
이상과 같은 구성에 의하여 저항 R1의 값과 온도계수를 소정치로 설정하면, 콜렉터전류 Ic1이나 주위온도 Ta에 관계없이 항상 트랜지스터 Q1의 과포화를 방지할 수 있다. 또 저항 R1을 조정하면 포화도의 레벨을 비포화상태도 포함하여 임의로 선택할 수가 있다.
또, 부하 L의 내부 임피던스가 급증하거나, 외부요인에 의해서 이상전압이 발생하거나 하여 트랜지스터 Q1의 콜렉터전위가 급격하게 상승하여도 다이오드 D1의 도통에 의하여 트랜지스터 Q1의 베이스전류가 순식간에 단절되기 때문에 이들의 경우에도 트랜지스터 Q1의 과포화를 방지할 수가 있다.
제2도에 도시된 실시예는 제1트랜지스터 Q11및 제2트랜지스터 Q12를 NPN형 트랜지스터로 구성한 점이 제1도의 실시예와 다를뿐이며, 동작원리 및 작용효과에 대해서는 제1도의 실시예와 같으므로 상세한 설명은 생략한다. 또한 부호 R11은 포화검출장치로서의 저항을 나타내고, D11은 전류피이드백장치로서의 다이오드를 나타낸다.
제3도에 도시한 실시예는 제1도의 실시예에서의 피이드백장치로서의 다이오드 D1대신에 PNP형 트랜지스터 Q3를 사용한 예이다. 또 이 제3실시예에서는 상기 트랜지스터 Q3의 콜렉터와 그랜드(GND)사이에 전류대칭회로 M1이 접속되어 있으며, 또 포화검출장치로서의 저항 R1의 입력측에도 전류대칭회로 M2가 접속되어 있다.
이제 전류대칭회로 M2의 입력전류를 0으로부터 차츰 증가시킨다. 전류대칭회로 M1의 출력전류는 아직 0으로 있기때문에 전류대칭회로 M2의 입력전류의 증가에 따라 입력전류 Iin이 증가하고, 트랜지스터 Q2의 베이스-에미터간 전압 Vbe와 저항 R1의 전압강하에 의하여 트랜지스터 Q3의 베이스전위는 전원전압 Vcc로부터 낮아지기 시작하는 동시에 트랜지스터 Q3의 에미터전위는 부하전류 Il의 증가에 따라 그랜드(GND)레벨로부터 상승한다.
따라서, 트랜지스터 Q3의 베이스-에미터간 전압 Vbe는 순방향전압으로 되어 도통상태로 되며, 콜렉터전류 Ic1의 일부가 전류대칭회로 M1을 개재하여 전류대칭회로 M2의 입력전류로 복귀되는 모양으로 되며, 이 이상 전류대칭회로 M2의 입력전류를 증가시켜도 입력전류 Iin은 증가하지 않고, 따라서 부하전류 Il도 증가하지 않는다. 이와같이하여 트랜지스터 Q1의 콜렉터-에미터간 전압 Vce는 일정치에 고정된다. 이 시점에서 트랜지스터 Q1의 콜렉터-에미터간 전압을 Vce1으로 하고, 트랜지스터 Q3의 베이스-에미터간 전압을 Vbe3로 하면 이들은
Vce1=Vbe2+R1ㆍIr1-Vbe3………………………………………(6)
의 관계로 된다.
본 실시예의 경우도 Vbe2는 Vbe3와 상쇄관계에 있고, 제1도의 실시예의 경우와 마찬가지로 하여 식(2) 내지 식(5)가 모두 성립한다. 따라서 어떠한 경우에 있어서도 트랜지스터 Q1의 과포화를 방지할 수가 있으며, 또 저항 R1값의 설정에 의하여 트랜지스터회로의 포화도를 임의로 선택할 수가 있다.
제4도에 도시된 실시예는 제1트랜지스터 Q11, 제2트랜지스터 Q12및 피이드백장치로서의 트랜지스터 Q13를 NPN형 트랜지스터로 구성한 점이 제3실시예와 다를뿐이며, 동작원리 및 작용효과에 대해서는 제3도의 실시예와 같으므로 상세한 설명은 생략한다. 또한 부호 R12는 포화검출장치로서의 저항을 나타내고, M11, M12는 각각 전류대칭회로를 표시한다.
제5도에 도시된 실시예는 제1도에 도시된 실시예에 대하여 출력전류용량을 증대시키기 위하여 전력트랜지스터 Q0를 개재하여 부하 L을 접속하고, 에미터폴로워(emitter follower)형의 전류증폭기를 구성한 예이다. 이 실시예의 동작원리 및 작용효과는 제1도에 도시된 실시예와 완전히 같다.
제5도에 도시된 실시예에서는 제1, 제2트랜지스터 Q1, Q2를 PNP형으로, 전력트랜지스터 Q0를 PNP형으로 구성하고 있는 것에 대하여, 제6도에 도시된 실시예는 제1, 제2트랜지스터 Q11, Q12를 NPN형으로, 전력트랜지스터 Q1를 PNP형으로 구성한 점이 다르게 되어 있을뿐이며 동작원리 및 작용효과는 제5도의 실시예와 완전히 같으므로 상세한 설명은 생략한다.
제7도에 도시된 실시예는 제3도의 실시예에서의 포화검출장치로서의 저항 R1대신에 트랜지스터 Q4를 사용한 예이다. 여기서는 3개의 트랜지스터로 된 전류대칭회로 M3가 사용되고, 이 전류대칭회로 M3내의 1개의 트랜지스터의 콜렉터에 입력단자가 접속되고, 상기 전류대칭회로 M3내의 다른 트랜지스터의 콜렉터에 상기 트랜지스터 Q4의 콜렉터가 접속되어 있다.
이제, 전류대칭회로 M3의 입력전류를 0으로부터 차츰 증가시킨다. 전류대칭회로 M1의 출력전류 역시 0이기 때문에 전류대칭회로 M3의 입력전류의 증가에 따라 같은 전류대칭회로 M3의 제1출력전류 Iin이 증가하는 동시에, 트랜지스터 Q4의 베이스에 접속된 제2출력전류 Ib4도 증가한다. 여기서 전류대칭회로 M3의 제1, 제2출력전류비 Ib4/Iin을 트랜지스터 Q4가 완전하게 포화하는 비율로 설정하면, 트랜지스터 Q4의 콜렉터-에미터간 전압 Vce는 이 콜렉터전류 Ic4에 비례하여 증가하는 포화전압 Vces4로 된다. 이 포화전압 Vces4와 트랜지스터 Q2의 베이스-에미터전압 Vbe2에 의하여 트랜지스터 Q3의 베이스전위는 전원전압 Vcc로부터 강하하기 시작하는 동시에 트랜지스터 Q3의 에미터전위는 부하전류 Il의 증가에 따라 그랜드(GND)레벨로부터 상승한다. 따라서 트랜지스터 Q3의 베이스-에미터간 전압 Vbe3는 순방향전압으로 되어 도통상태로 되며, 콜렉터전류 Ic1의 일부가 전류대칭회로 M1을 개재하여 전류대칭회로 M3의 입력전류로 복귀되는 형태로 되어 이이상 전류대칭회로 M3의 입력전류를 증가시켜도 입력전류 Iin은 증가하지 않고, 따라서 부하전류 Il도 증가하지 않는다. 이와같이하여 트랜지스터 Q1의 콜렉터-에미터간 전압 Vce는 일정치로 고정된다. 이 시점에서의 트랜지스터 Q1의 콜렉터-에미터간 전압 Vce1은
Vce1= Vbe2+Vces4-Vbe3…………………………………………(7)
로 된다. 이 실시예의 경우도 Vbe2는 Vbe3와 상쇄하는 관계에 있으며 식(7)은
Vce1= Vces4……………………………………………………………(8)
로 된다. 여기서 트랜지스터 Q4의 포화시의 콜렉터-에미터간 등가저항을 Rces4로 하고 식(8)은
Vce1= Rces4ㆍIc4………………………………………………………(9)
로 된다. 이하 제1도 내지 제4도에 도시한 실시예와 동일하여
Vces1= Rces4ㆍIc4
= Rces1ㆍIc1……………………………………………………(10)
Rces4= (Ic1/Ic4)ㆍRces1……………………………………………(11)
를 얻는다. 식(11)의 Ic1/Ic4는 트랜지스터 Q1, Q2로 되는 전류대칭회로의 입출력전류비, 즉 전류게인이므로, Rces4는 Rces1의 상기 전류게인배로 하면 좋다. 또 동일 반도체구조로 되어 있으면 Rces1과 Rces4의 온도계수에 차이가 없으므로, 본 실시예에서는 온도보상을 할 필요는 없다. 또 트랜지스터 포화시의 콜렉터-에미터간 등가저항 Rces는 그 트랜지스터의 규격에 따라 조정할 수가 있다. 따라서 본 실시예에서도 어떠한 경우에 있어서도 트랜지스터 Q1의 과포화를 방지할 수 있고, 또 트랜지스터 Q4의 규격에 따라 트랜지스터 Q1의 포화도를 임의로 선택할 수가 있다.
제8도에 도시한 실시예는 각 트랜지스터의 유형이 제7도에 도시한 실시예의 각 트랜지스터의 유형과 반대로 되어 있을뿐이며 동작원리 및 작용효과는 제7도의 실시예와 같으므로 상세한 설명은 생략한다.
또한 제5도, 제6도의 실시예와 같은 전력트랜지스터의 추가는 다른 실시예에서도 가능하며, 이것에 의해 출력전류용량의 증대를 도모할 수가 있다. 또 제1도 내지 제4도에 도시한 실시예 및 제7도, 제8도에 도시한 실시예를 조합시키는 것도 가능하다.
제1도 내지 제6도에 도시한 실시예에 의하면 트랜지스터 Q1, Q11의 포화도는 저항 R1의 값에 대하여 그다지 민감하지 않고, 저항 R1의 설정은 어느정도 대략적이어도 좋다. 또 회로를 IC화한 경우 저항 R1은 통상 트랜지스터의 포화전압에 가까운 양의 온도계수를 온도보상의 필요가 없으며, 회로설계가 용이하게 되는 이점이 있다.
상술한 각 실시예에 있어서, 포화검출장치의 저항치는 제1트랜지스터의 출력전류와 포화전압의 비례정수와 전류대칭회로의 입출력전류게인을 곱한 값에 상당하는 것이다.
본 발명에 의하면 어떠한 경우에도 트랜지스터의 과포화를 방지할 수 있기 때문에 입력조건 또는 부하조건에 관계없이 안정된 트랜지스터회로를 얻을 수 있고, 추가하는 회로는 비교적 간단한 구성으로 경제적이다. 또 전류대칭회로를 채용함으로써 포화방지대상인 제1트랜지스터와 과포화검출장치에 흐르는 전류비가 항상 일정하게 유지되기 때문에 과포화검출의 정밀도가 충분하고 확실한 과포화방지를 도모할 수가 있으며, 반대로 포화방지효과가 지나쳐서 전원이용 효율이 악화되는 경우도 없다.

Claims (1)

  1. 제1트랜지스터(Q1, Q11)와, 이 제1트랜지스터(Q1, Q11)에 대하여 전류대칭회로를 구성하는 제2트랜지스터(Q2, Q12)와, 이 제2트랜지스터(Q2, Q12)에 접속되어 제1트랜지스터(Q1, Q11)의 포화를 검출하는 포화검출장치(R1, R11, R12, Q4, Q12)를 가지는 전류증폭기를 구비하는 동시에, 상기 포화검출장치가 제1트랜지스터(Q1, Q11)의 포화를 검출하였을때 제2트랜지스터(Q2, Q12)의 베이스-에미터간 전압과 대략 같은 전압강하를 따라서 도통하는 동시에, 제1트랜지스터(Q1, Q11)의 적어도 일부를 상기 전류증폭기의 포화검출장치보다 전단계로 피이드백하여 제1트랜지스터(Q1, Q11)의 베이스전류를 감소시키는 전류피이드백장치(D1, D12, Q3, M1, Q13, M11)를 구비하는 것을 특징으로 하는 트랜지스터의 포화방지회로.
KR1019910002750A 1990-02-21 1991-02-21 트랜지스터의 포화방지회로 KR940009390B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP?2-40350 1990-02-21
JP2-40350 1990-02-21
JP2040350A JP2612950B2 (ja) 1990-02-21 1990-02-21 トランジスタの飽和防止回路

Publications (2)

Publication Number Publication Date
KR920000171A KR920000171A (ko) 1992-01-10
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ID=12578188

Family Applications (1)

Application Number Title Priority Date Filing Date
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