KR100422439B1 - 모터 드라이브 아이시의 Pd제한 회로 - Google Patents

모터 드라이브 아이시의 Pd제한 회로 Download PDF

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Abstract

본 발명은 모터 드라이브 아이시의 Pd 제한 회로에 관한 것으로서, 특히 모터의 회전방향 변환시에 발생하는 비정상적인 동작하에서의 파워 트랜지스터의 Pd 증가를 제한하는 회로를 구비함으로서, 트랜지스터를 보호하고 열 발생을 감소시켜 모터 드라이브 동작을 원활하게 한 Pd 제한 회로에 관한 것이다.

Description

모터 드라이브 아이시의 Pd 제한 회로
본 발명은 모터 드라이브 아이시(IC)에 관한 것으로서, 특히 모터의 회전방향 변환시에 발생하는 비정상적인 동작하에서의 파워 트랜지스터의 Pd(전력손실) 증가를 제한하여 트랜지스터를 보호하고 열 발생을 감소시킴으로서 모터 드라이브 동작을 원활하게 한 모터 드라이브 아이시의 Pd 제한 회로에 관한 것이다.
도 1 은 종래 기술에 의한 3상전파구동 방식의 출력단을 나타낸 회로도로서, 제 1 출력제어부(1)와 제 1 부하(3)와, 제 2 출력제어부(5)와 제 2 부하(7), 및 제 3 출력제어부(9)와 제 3 부하(11)를 포함한다.
한편, 상기 제 1 출력제어부(1)는, 전류미러로 이루어진 한 쌍의 제 1, 제 2 트랜지스터(Q10, Q7)와, 제 1 전원전압(VCC)과 제 1 노드(N1) 사이에 전류통로가 연결되고 상기 제 2 트랜지스터(Q7)의 출력신호에 응답하는 제 3 트랜지스터(Q1)와, 상기 제 3 트랜지스터(Q1)의 컬렉터단과 에미터단을 연결하는 역방향 다이오드(D1)와, 상기 제 1 노드(N1)와 제 2 전원전압(VSS) 사이에 전류통로가 연결되고 소정의 신호에 응답하는 제 4 트랜지스터(Q4)와, 상기 제 4 트랜지스터(Q4)의 컬렉터단과 에미터단을 연결하는 역방향 다이오드(D4)로 구성되어 있고, 또한 제 1 부하(3)는 상기 제 1 노드(N1)와 제 4 노드(N4) 사이에 연결되어 있다.
또한, 상기 제 2 출력제어부(5), 및 제 3 출력제어부(9)는 동도면에 도시된 바와 같이 상기 제 1 출력제어부(1)와 동일한 구조로 구성되어 있으며, 제 1 부하(3)와 제 3 부하(11)는 서로 직렬 연결되어 있고, 제 2 부하(7)는 제 1 부하(3), 및 제 3 부하(11)와 병렬 연결되어 있으며, 상기 부하는 코일로 이루어져 있다.
일반적으로 모터 드라이브 아이시의 출력단은 상·하측 중 한쪽을 포화 모드로 동작시키고, 이를 위해 상·하측 전력 트랜지스터의 베이스단으로 공급되는 전류비를 다르게 가져가며 그 비의 차이는 시스템 마다 다르다.
상기와 같이 구성된 동도면의 경우는 하측 트랜지스터(Q4, Q5, Q6)가 포화 모드로 동작되고 있으며, 상측 트랜지스터(Q1, Q2, Q3)는 액티브 모드로 동작되고 있다.
동도면에서 모터의 구동 중에 발생할 수 있는 하나의 상태를 가정하여 보자.
우선 트랜지스터 Q2, Q4가 온되어 제 1, 및 제 2 부하(3, 7)에 전류가 흐르고, 트랜지스터 Q3는 거의 오프 상태로서 전류의 흐름이 거의 없는 상태로 보면, 이어지는 다음 상태에서는 결국에는 Q3가 완전히 오프되고 Q4의 전류가 감소되면서 Q6의 전류가 점차 증가되어 결국에는 Q4가 오프되고 Q2, Q6가 온되어 부하의 전류 패스(path)가 L2→L1에서 L2→L3로 바뀌게 된다.
처음 가정한 상태에서 Q2, Q4가 풀(full)로 온되고 Q3가 오프된 상황이라면 Q2의 에미터 전압은 다음 식1과 같다.
[식1]
Figure kpo00001
즉, R: 부하의 저항성분, E: 모터 코일에 발생하는 역기전력.
만일, 모터를 현재의 회전방향에서 반대방향으로 회전시키기 위해 그 방향을 바꿀 때, 과도상태에서의 Q2의 에미터 전압은 다음 식2와 같다.
[식2]
Figure kpo00002
위 식2에서 역기전압이 E≥R*
Figure kpo00003
인 경우에, Q4의 에미터 전위가 접지전압(GND) 레벨 이하로 떨어지고, 전류공급은 Q2와 D5에 의해서 이루어진다.
또한, 역기전압이 E≤R*
Figure kpo00004
인 경우에는
Figure kpo00005
가 현재의 상태에서는 접지전압 보다 위의 전위에 있으나 다음 상태에서 트랜지스터 Q6가 온되면(Q4가 포화 모드로 동작되고 있어, 트랜지스터 Q6가 온되어도 당분간 Q4의 전류는 유지되고, 상·하측 전류비가 클수록 포화가 깊어져 Q4의 전류 유지시간이 길어진다), 이때의 Q2의 에미터 전위는 다음 식3과 같이 된다.
[식3]
Figure kpo00006
위 식에서 역기전압이 E≥R*
Figure kpo00007
인 경우에는 하측의 다이오드 D5가 온되어 Q2와 함께 전류를 Q4와 Q6에 공급한다. 이상의 두 경우에서와 같이 상측 트랜지스터 Q2는 회전변환시 그의 리미트(limit) 전류수준에서 동작되고, Q2의 Vce에 인가되는 전압 역시 큰 증가를 보이며, 역기전압의 증가에 따라 Q2의 Pd가 급격히 상승하게 된다.
위의 두 개의 상태 중 첫 번째 경우에 Q2 트랜지스터의 Pd를 도 2 를 참조하여 구해보면 다음 식4와 같다.
[식4]
Figure kpo00008
Figure kpo00009
Figure kpo00010
Figure kpo00011
위의 식4에서 볼 때 Q2 트랜지스터의 Pd를 감소시키려면
Figure kpo00012
를 증가시키면 된다는 것을 알 수 있고 두번째의 경우에도 동일한 결론을 얻을 수 있다.
또한,
Figure kpo00013
의 증가는 하측 트랜지스터들의 포화 상태를 약화시켜, 깊은 포화에 의한 스위칭 지연을 단축시키는 효과도 더불어 볼 수 있다.
종래에는 상술한 바와 같이 파워 트랜지스터의 Pd(최대손실, 전력손실)의 증가로 트랜지스터가 과열되어, 트랜지스터가 파손되거나 오동작을 발생할 우려가 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 모터의 회전방향 변환시에 발생하는 비정상적인 동작하에서의 파워 트랜지스터의 Pd 증가를 제한하여 트랜지스터를 보호하고 열 발생을 감소시킴으로서 모터 드라이브 동작을 원활하게 한 모터 드라이브 아이시의 Pd 제한 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는, 전류미러로 이루어진 한 쌍의 제 1, 제 2 트랜지스터와; 상기 제 2 트랜지스터의 일측단과 접지전압 사이에 전류통로가 연결되고 저항을 통한 제 1 전원전압에 응답하는 한 쌍의 제 3, 제 4 트랜지스터와; 상기 제 1 트랜지스터의 일측단과 제 2 전원전압 사이에 전류통로가 연결되고 소정의 신호에 응답하는 제 5 트랜지스터와; 상기 제 3 트랜지스터의 입력단과 제 2 전원전압 사이에 전류통로가 연결되고 소정의 신호에 응답하는 제 6 트랜지스터와; 제 1 노드와 제 2 전원전압 사이에 전류통로가 연결되고 상기 제 1 노드의 신호에 응답하는 제 7 트랜지스터와; 전류미러로 이루어져 상기 제 1 전원전압을 공급받는 한 쌍의 제 10, 제 11 트랜지스터와; 제 1 전원전압과 제 2 노드 사이에 전류통로가 연결되고 상기 제 10, 제 11 트랜지스터의 스위칭 신호에 응답하는 제 12 트랜지스터와; 제 1 전원전압과 소정의 입력단과 전류통로가 연결되고 상기 제 10, 제 11 트랜지스터의 스위칭 신호에 응답하는 제 13 트랜지스터와; 제 1 전원전압과 제 3 노드 사이에 전류통로가 연결되고 상기 제 13 트랜지스터의 출력신호에 응답하는 제 14 트랜지스터와; 상기 제 14 트랜지스터의 컬렉터단과 에미터단을 연결하는 역방향 다이오드와; 상기 제 2 노드와 제 2 전원전압 사이에 전류통로가 연결되고 상기 제 1 노드의 신호에 응답하는 제 15 트랜지스터와; 상기 제 2 노드와 제 2 전원전압 사이에 전류통로가 연결되고 제 4 노드의 신호에 응답하는 제 16 트랜지스터와; 상기 제 2 노드와 제 2 전원전압 사이에 연결된 순방향 다이오드와; 상기 제 11 트랜지스터의 컬렉터단과 제 3 노드 사이에 전류통로가 연결되고 상기 제 2 노드의 신호에 응답하는 제 17 트랜지스터와; 상기 제 3 노드와 제 2 전원전압 사이에 전류통로가 연결되고 소정의 신호에 응답하는 제 18 트랜지스터와; 상기 제 18 트랜지스터의 컬렉터와 에미터단을 연결하는 역방향 다이오드; 및 상기 제 3 노드와 제 4 노드 사이에 연결된 제 1 부하를 구비한다.
도 1 은 종래 기술에 의한 3상전파 구동방식의 출력단을 나타낸 회로도이다.
도 2 는 상기 도 1 의 Pd 구하는 방법을 설명하기 위한 도면이다.
도 3 은 본 발명에 의한 3상전파 구동방식의 출력단을 나타낸 회로도이다.
도 4 는 상기 도 3 의 각 트랜지스터의 전류합을 나타낸 도면이다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 3 은 본 발명에 의한 3상전파 구동방식의 출력단을 나타낸 회로도로서, 출력부(10)와, 제 1 출력제어부(20)와 제 1 부하(25)와, 제 2 출력제어부(30)와 제 2 부하(35), 및 제 3 출력제어부(40)와 제 3 부하(45)를 포함한다.
한편, 상기 출력부(10)는 전류미러로 이루어진 한 쌍의 제 1, 제 2 트랜지스터(Q1, Q2)와, 상기 제 2 트랜지스터(Q2)의 일측단과 접지전압(GND) 사이에 전류통로가 연결되고 저항(R1,R2)을 통한 제 1 전원전압(VCC)에 응답하는 한 쌍의 제 3, 제 4 트랜지스터(Q3, Q4)와, 상기 제 1 트랜지스터(Q1)의 일측단과 제 2 전원전압(VSS) 사이에 전류통로가 연결되고 소정의 신호에 응답하는 제 5 트랜지스터(Q5)와, 상기 제 3 트랜지스터(Q3)의 입력단과 제 2 전원전압(VSS) 사이에 전류통로가 연결되고 소정의 신호에 응답하는 제 6 트랜지스터(Q6), 및 제 1 노드(Nd1)와 제 2 전원전압(VSS) 사이에 전류통로가 연결되고 상기 제 1 노드(Nd1)의 신호에 응답하는 제 7 트랜지스터(Q7)로 구성되어 있다.
또한, 상기 제 1 출력제어부(20)는, 전류미러로 이루어진 한 쌍의 제 10, 제 11 트랜지스터(Q10, Q11)와, 제 1 전원전압(VCC)과 제 2 노드(Nd2) 사이에 전류통로가 연결되고 상기 전류미러의 스위칭 신호에 응답하는 제 12 트랜지스터(Q12)와, 제 1 전원전압(VCC)과 소정의 입력단과 전류통로가 연결되고 상기 전류미러의 스위칭 신호에 응답하는 제 13 트랜지스터(Q13)와, 제 1 전원전압(VCC)과 제 3 노드(Nd3) 사이에 전류통로가 연결되고 상기 제 13 트랜지스터(Q13)의 출력신호에 응답하는 제 14 트랜지스터(Q14)와, 상기 제 14 트랜지스터(Q14)의 컬렉터단과 에미터단을 연결하는 역방향 다이오드(D3)와, 상기 제 2 노드(Nd2)와 제 2 전원전압(VSS) 사이에 전류통로가 연결되고 상기 제 1 노드(Nd1)의 신호에 응답하는 제 15 트랜지스터(Q15)와, 상기 제 2 노드(Nd2)와 제 2 전원전압(VSS) 사이에 전류통로가 연결되고 제 4 노드(Nd4)의 신호에 응답하는 제 16 트랜지스터(Q16)와, 상기 제 2 노드(Nd2)와 제 2 전원전압(VSS) 사이에 연결된 순방향 다이오드(D1)와, 상기 제 11 트랜지스터(Q11)의 컬렉터단과 제 3 노드(Nd3) 사이에 전류통로가 연결되고 상기 제 2 노드(Nd2)의 신호에 응답하는 제 17 트랜지스터(Q17)와, 상기 제 3 노드(Nd3)와 제 2 전원전압(VSS) 사이에 전류통로가 연결되고 소정의 신호에 응답하는 제 18 트랜지스터(Q18)와, 상기 제 18 트랜지스터(Q18)의 컬렉터와 에미터단을 연결하는 역방향 다이오드(D2), 및 상기 제 3 노드(Nd3)와 제 4 노드(Nd4) 사이에 연결된 제 1 부하(25)로 구성되어 있다.
한편, 상기 제 2 출력제어부(30), 및 제 3 출력제어부(40)는 상기 제 1 출력제어부(20)와 동일한 구조로 구성되어 있다.
또한, 동도면에 보인 바와 같이 제 1 노드(Nd1)와 제 4 노드(Nd4) 사이에 연결된 제 1 부하(25) 및 제 3 노드(Nd3)와 제 4 노드(Nd4) 사이에 연결된 제 3 부하(45)는 서로 직렬 연결되어 있고, 제 2 노드(Nd2)와 제 4 노드(Nd4) 사이에 연결된 제 2 부하(35)는 제 1 부하(25), 및 제 3 부하(45)와 각각 병렬 연결되어 있고, 상기 부하(25,35,45)는 코일(Coil)로 이루어져 있다.
기본적인 동작은 동도면에 도시된 바와 같이 다이오드 D1(D1_1, D1_2, 이후 DA_n은 DA와 동일 작용을 하므로 DA만 표기함)이 온되어 있을 때, 트랜지스터 Q14의 에미터 전위가 감소하여 Q17이 온되면 Q14의 전류가 증가되어 에미터 전위가 다시 상승하여 Vce를 감소시킴으로 전류는 증가되나 Pd는 결과적으로 감소하게 된다.
D1은 직렬로 여러개를 연결할 수 있으므로 Q14의 Vce 전압을 조절할 수 있다.
Q7은 상측단의 3상 전류의 합으로 도 4 와 같다.
도 4 와 같이 트랜지스터 Q7은 Q10, Q10_1, Q10_2의 전류합으로 일정한 값을 나타낸다. Q15의 전류는 도 4에서와 같이 Q7의 전류보다 다소 작게 트랜지스터의 면적비로 조절하고 트랜지스터 Q10의 전류가 Q15의 전류와 같아질 때 D1이 온되어 이미 기술한 것과 같이 Q14의 Vce를 제한한다.
트랜지스터 Q15과 Q7의 전류차이는 피크(peak) 범위에 여유를 준다.
트랜지스터 Q12와 Q15에 의한 위의 동작은 Q10의 전류가 상승하는 도중의 저전류 구간에서 Pd의 제한동작을 막기 위함이다.
트랜지스터 Q16가 온되어 있는 경우, D1은 오프되어 Pd 제한 동작을 하지 않는다.
이때는 상측의 파워 트랜지스터의 전류가 그의 리미트(limit) 값보다 낮은 범위에서 동작하는 경우로서 트랜지스터에 흐르는 전류가 작아서 Pd가 낮은 경우이다.
VR1
Figure kpo00014
이고
VR1＜VR2인 경우 Q16가 됨으로, VR2의 설정값에 따라 Pd 제한동작이 이루어지는 전류를 자유로이 선택할 수 있다.
이와같이 상측의 파워 트랜지스터가 리미트 전류로 구동될 때, 3상의 상측 파워 트랜지스터 중 온된 상의 전류가 그 리미트 값에 도달하면, 그의 Vce의 증가를 억제하여 트랜지스터를 SOA영역에서 동작시키므로 트랜지스터의 손상 및 PKG의 발열문제를 해결할 수 있다.
따라서, 상술한 바와 같이 본 발명에서는 모터의 회전방향 변환시에 발생하는 비정상적인 동작하에서의 파워 트랜지스터의 Pd 증가를 제한하여 트랜지스터를 보호하고, 열의 발생을 감소하여 모터 드라이브 동작을 원할하게 할 수 있는 효과가 있다.

Claims (2)

  1. 전류미러로 이루어진 한 쌍의 제 1, 제 2 트랜지스터와; 상기 제 2 트랜지스터의 일측단과 접지전압 사이에 전류통로가 연결되고 저항을 통한 제 1 전원전압에 응답하는 한 쌍의 제 3, 제 4 트랜지스터와; 상기 제 1 트랜지스터의 일측단과 제 2 전원전압 사이에 전류통로가 연결되고 소정의 신호에 응답하는 제 5 트랜지스터와; 상기 제 3 트랜지스터의 입력단과 제 2 전원전압 사이에 전류통로가 연결되고 소정의 신호에 응답하는 제 6 트랜지스터와; 제 1 노드와 제 2 전원전압 사이에 전류통로가 연결되고 상기 제 1 노드의 신호에 응답하는 제 7 트랜지스터와; 전류미러로 이루어져 상기 제 1 전원전압을 공급받는 한 쌍의 제 10, 제 11 트랜지스터와; 제 1 전원전압과 제 2 노드 사이에 전류통로가 연결되고 상기 제 10, 제 11 트랜지스터의 스위칭 신호에 응답하는 제 12 트랜지스터와; 제 1 전원전압과 소정의 입력단과 전류통로가 연결되고 상기 제 10, 제 11 트랜지스터의 스위칭 신호에 응답하는 제 13 트랜지스터와; 제 1 전원전압과 제 3 노드 사이에 전류통로가 연결되고 상기 제 13 트랜지스터의 출력신호에 응답하는 제 14 트랜지스터와; 상기 제 14 트랜지스터의 컬렉터단과 에미터단을 연결하는 역방향 다이오드와; 상기 제 2 노드와 제 2 전원전압 사이에 전류통로가 연결되고 상기 제 1 노드의 신호에 응답하는 제 15 트랜지스터와; 상기 제 2 노드와 제 2 전원전압 사이에 전류통로가 연결되고 제 4 노드의 신호에 응답하는 제 16 트랜지스터와; 상기 제 2 노드와 제 2 전원전압 사이에 연결된 순방향 다이오드와; 상기 제 11 트랜지스터의 컬렉터단과 제 3 노드 사이에 전류통로가 연결되고 상기 제 2 노드의 신호에 응답하는 제 17 트랜지스터와; 상기 제 3 노드와 제 2 전원전압 사이에 전류통로가 연결되고 소정의 신호에 응답하는 제 18 트랜지스터와; 상기 제 18 트랜지스터의 컬렉터와 에미터단을 연결하는 역방향 다이오드; 및 상기 제 3 노드와 제 4 노드 사이에 연결된 제 1 부하를 구비한 것을 특징으로 하는 모터 드라이브 아이시의 Pd 제한 회로.
  2. 제 1 항에 있어서, 상기 제 10 트랜지스터부터 제 1 부하까지의 구성이 복수개 더 설치될 수 있는 것을 특징으로 하는 모터 드라이브 아이시의 Pd 제한 회로.
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