KR100418518B1 - 모터 드라이브 아이시의 피킹 방지회로 - Google Patents

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Abstract

본 발명은 모터 드라이브 아이시의 피킹 방지 회로에 관한 것으로서, 모터의 쇼트 브레이크시 발생하는 트랜지스터의 Pd 상승으로 인하여 트랜지스터가 과열되어 파괴되는 피킹(peaking) 현상을 방지하기 위하여 쇼트 브레이크시 트랜지스터의 컬렉터 전류를 싱킹시키는 회로를 구비함으로서, 트랜지스터의 과열 및 파괴를 방지한 효과가 있다.

Description

모터 드라이브 아이시의 피킹 방지 회로
본 발명은 모터 드라이브 아이시(IC)에 관한 것으로서, 특히 모터의 쇼트 브레이크시 발생하는 트랜지스터의 Pd 상승으로 인하여 트랜지스터가 과열되어 파괴되는 피킹(peaking) 현상을 방지하기 위한 모터 드라이브 아이시의 피킹 방지 회로에 관한 것이다.
도 1 은 종래 기술에 의한 3상전파 구동방식의 출력단을 나타낸 회로도로서, 제 1 출력제어부(1)와 제 1 부하(3)와, 제 2 출력제어부(5)와 제 2 부하(7), 및 제 3 출력제어부(9)와 제 3 부하(11)를 포함한다.
한편, 상기 제 1 출력제어부(1)는, 전류미러로 이루어진 한 쌍의 제 1, 제 2 트랜지스터(Q10, Q7)와, 제 1 전원전압(VCC)과 제 1 노드(N1) 사이에 전류통로가 연결되고 상기 제 2 트랜지스터(Q7)의 출력신호에 응답하는 제 3 트랜지스터(Q1)와, 상기 제 3 트랜지스터(Q1)의 컬렉터단과 에미터단을 연결하는 제 1 역방향 다이오드(D1)와, 상기 제 1 노드(N1)와 제 2 전원전압(VSS) 사이에 전류통로가 연결되고 소정의 신호에 응답하는 제 4 트랜지스터(Q4)와, 상기 제 4 트랜지스터(Q4)의 컬렉터단과 에미터단을 연결하는 제 2 역방향 다이오드(D4)로 구성되어 있고, 또한 제 1 부하(3)는 상기 제 1 노드(N1)와 제 4 노드(N4) 사이에 연결되어 있다.
또한, 상기 제 2 출력제어부(5), 및 제 3 출력제어부(9)는 상기 제 1 출력제어부(1)와 동일한 구조로 구성되어 있으며, 제 1 부하(3)와 제 3 부하(11)는 서로 직렬 연결되어 있고, 제 2 부하(7)는 제 1 부하(3), 및 제 3 부하(11)와 병렬 연결되어 있고, 상기 부하(3,7,11)는 코일로 이루어져 있다.
일반적으로 모터 드라이브 아이시의 출력단은 상·하측 중 한쪽을 포화 모드로 동작시키고, 이를 위해 상·하측 전력 트랜지스터의 베이스단으로 공급되는 전류비를 다르게 가져가며 그 비의 차이는 시스템 마다 다르다.
상기와 같이 구성된 3상전파 구동방식은 모터의 급속정지를 위해 쇼트 브레이크(Short Brake) 기능이 있어, 정지시 하측 트랜지스터 Q4, Q5, Q6을 모두 온 시킨다.
한 예로 도 2 의 a와 같이 동작중인 상태에서 쇼트 브레이크 신호가 인가되면 도 2 의 b와 같은 경로(Path)로 전류가 흐르게 된다.
쇼트 브레이크(Short Brake) 동작은 정상적인 모터의 회전동작이 아님으로 역기전력이 전원 방향과 동일한 방향으로 발생될 수 있다.
도 3a, 3b 는 제 1, 제 2, 제 3 부하(3, 7, 11)에 대한 상기 도 2 의 두 동작 상태(정상동작시, 쇼트 브레이크시)에 대한 등가회로를 나타낸 것이다.
쇼트 브레이크시의 도 3b는 큰 전류가 흐르게 되고 이 전류가 Q6 트랜지스터의 싱킹(Sinking) 능력을 초과한다면 전류는 도 4 와 같은 경로로 흐를 것이다.
이때, 도 4 의 Q6 트랜지스터의 Vce전압은 Vcc + 1Vbe가 되며 하측 트랜지스터 Q6은 온 상태에 있으므로 Q6의 Pd는 급격히 상승하게 된다.
상기와 같은 상태는 Q6 트랜지스터에 의한 열 발생뿐만 아니라 트랜지스터의 파괴로까지 이어질 수 있는 피킹 현상이 발생할 수 있는 문제점이 있었다.
본 발명의 목적을 상기와 같은 종래기술의 문제점을 해결하기 위하여, 모터의 쇼트 브레이크시 발생하는 트랜지스터의 Pd 상승으로 인하여 트랜지스터가 과열되어 파괴되는 피킹(peaking) 현상을 방지하기 위한 모터 드라이브 아이시의 피킹 방지 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는, 제 1 전원전압과 제 2 전원전압 사이에 전류통로가 연결되고 소정의 쇼트 브레이크 신호에 응답하는 트랜지스터와; 상기 트랜지스터의 주변 전류통로에 연결된 복수개의 트랜지스터 보호 저항과; 전류미러로 이루어진 한 쌍의 제 1, 제 2 트랜지스터와; 상기 제 1 전원전압과 제 1 노드 사이에 전류통로가 연결되고 상기 제 2 트랜지스터의 출력신호에 응답하는 제 3 트랜지스터와; 상기 제 3 트랜지스터의 컬렉터단과 에미터단을 연결하는 역방향 다이오드와; 상기 제 1 노드와 제 2 전원전압 사이에 전류통로가 연결되고 소정의 브레이크 출력신호에 응답하는 제 4 트랜지스터와; 상기 제 4 트랜지스터의 컬렉터단과 에미터단을 연결하는 역방향 다이오드와; 상기 제 1 노드와 소정의 브레이크 출력단 사이에 전류통로가 연결되고 소정의 기준전압에 응답하는 제 5 트랜지스터와; 상기 제 1 노드와 제 5 트랜지스터의 에미터단 사이에 연결된 순방향 다이오드; 및 상기 제 1 노드와 제 4 노드 사이에 연결된 제 1 부하를 구비한다.
도 1 은 종래 기술에 의한 3상전파 구동방식의 출력단을 나타낸 회로도이다.
도 2 는 상기 도 1 의 정상동작시와 쇼트 브레이크시의 전류 흐름 경로를 나타낸 도면이다.
도 3 은 상기 도 2 의 두 동작 상태에 따른 각 부하의 등가회로를 나타낸 도면이다.
도 4 는 상기 도 3 의 쇼트 브레이크시 Pd 상승으로 인한 전류 흐름을 나타낸 도면이다.
도 5 는 본 발명에 의한 3상전파 구동방식의 출력단을 나타낸 회로도이다.
도 6 은 상기 도 5 의 트랜지스터 Pd 상승을 억제하는 방법을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참조하여 쇼트 브레이크시 발생할 수 있는 트랜지스터의 피킹 현상을 방지하기 위한 본 발명을 보다 상세하게 설명하고자 한다.
도 5 는 본 발명에 의한 3상전파 구동방식의 출력단을 나타낸 회로도로서, 쇼트 브레이크 신호발생부(10)와, 출력부(15)와, 제 1 출력제어부(20)와 제 1 부하(25)와, 제 2 출력제어부(30)와 제 2 부하(35), 및 제 3 출력제어부(40)와 제 3 부하(45)를 포함한다.
한편, 상기 출력부(15)는 제 1 전원전압(VCC)과 제 2 전원전압(VSS) 사이에 전류통로가 연결되고 소정의 쇼트 브레이크 신호발생부(10)의 출력신호에 응답하는 트랜지스터(Q13), 및 상기 트랜지스터의 주변 전류통로에 연결된 복수개의 트랜지스터 보호 저항(R1∼R4)으로 구성되어 있다.
또한, 상기 제 1 출력제어부(20)는, 전류미러로 이루어진 한 쌍의 제 1, 제 2 트랜지스터(Q10, Q7)와, 제 1 전원전압(VCC)과 제 1 노드(Nd1) 사이에 전류통로가 연결되고 상기 제 2 트랜지스터(Q7)의 컬렉터 전류에 응답하는 제 3 트랜지스터(Q1)와, 상기 제 3 트랜지스터(Q1)의 컬렉터단과 에미터단을 연결하는 역방향 다이오드(D1)와, 상기 제 1 노드(Nd1)와 제 2 전원전압(VSS) 사이에 전류통로가 연결되고 소정의 브레이크 신호에 응답하는 제 4 트랜지스터(Q4)와, 상기 제 4 트랜지스터(Q4)의 컬렉터단과 에미터단을 연결하는 역방향 다이오드(D4)와, 상기 제 1 노드(Nd1)와 소정의 브레이크신호 출력단 사이에 전류통로가 연결되고 소정의 기준전압(Vref)에 응답하는 제 5 트랜지스터(Q20)와, 상기 제 1 노드(Nd1)와 제 5 트랜지스터(Q20)의 에미터단 사이에 연결된 순방향 다이오드(D10)로 구성되어 있고, 또한 제 1 부하(25)는 상기 제 1 노드(Nd1)와 제 4 노드(Nd4) 사이에 연결되어 있다.
또한, 상기 제 2 출력제어부(30), 및 제 3 출력제어부(40)는 상기 제 1 출력제어부(20)와 동일한 구조로 구성되어 있다.
또한, 동도면에 보인 바와 같이 제 1 노드(Nd1)와 제 4 노드(Nd4) 사이에 연결된 제 1 부하(25) 및 제 3 노드(Nd3)와 제 4 노드(Nd4) 사이에 연결된 제 3 부하(45)는 서로 직렬 연결되어 있고, 제 2 노드(Nd2)와 제 4 노드(Nd4) 사이에 연결된 제 2 부하(35)는 제 1 부하(25), 및 제 3 부하(45)와 각각 병렬 연결되어 있고, 상기 부하(25,35,45)는 코일(Coil)로 이루어져 있다.
상기와 같이 구성된 본 발명의 Q6 트랜지스터의 컬렉터가 기준전위(Vref) 보다 높아 트랜지스터 Q20(Q21, Q22)과 D10(D11, D12)이 온 되면, 하측 트랜지스터 Q6의 베이스로 전류가 추가 공급되어 역기전압에 의해 순간적으로 상승한 코일의 전류를 Q6 트랜지스터가 모두 싱킹(Sinking) 하도록 하여 Q6 컬렉터 전위의 상승을 억제한다.
트랜지스터의 전류를 증가시키고, 그의 Vce전압을 감소시켜 Pd의 상승을 억제하는 이론적 배경은 도 6a, 6b 와 같다.
도 6a와 같이 회로가 구성되어 있을 경우 Pd를 구해보면, 도 6b와 같은 곡선이 얻어지고 여기서 Pd는 트랜지스터의 전류(I)가 Vcc/(R*2)인 경우 가장 크고 이점을 중심으로 전류를 증가 또는 감소시키면 Pd는 감소하게 된다.
트랜지스터(Q1)의 Pd 관계식은 아래와 같다.
[식1]
Pd = Vce * I
= (Vcc - R*I) * I
= (Vcc*I) -
Figure kpo00001
본 발명의 동작은 쇼트 브레이크 신호에 의해 인에이블 또는 디스에이블되는 데, 이를 위해 출력단의 저항 R1, R2 및 트랜지스터(Q13)로 회로를 구성하여 쇼트 브레이크 신호가 "하이"일 때 트랜지스터(Q13)가 온 되어 기준전압(Vref)의 전위가 발생되어 Pd 제한 동작에 들어간다.
따라서, 상술한 바와 같이 본 발명에서는 모터의 쇼트 브레이크시 발생하는 트랜지스터의 Pd 상승으로 인하여 트랜지스터가 과열되어 파괴되는 피킹(peaking) 현상을 방지하여 트랜지스터를 보호한 효과가 있다.

Claims (2)

  1. 제 1 전원전압과 제 2 전원전압 사이에 전류통로가 연결되고 소정의 쇼트 브레이크 신호에 응답하는 트랜지스터와; 상기 트랜지스터의 주변 전류통로에 연결된 복수개의 트랜지스터 보호 저항과; 전류미러로 이루어진 한 쌍의 제 1, 제 2 트랜지스터와; 상기 제 1 전원전압과 제 1 노드 사이에 전류통로가 연결되고 상기 제 2 트랜지스터의 출력신호에 응답하는 제 3 트랜지스터와; 상기 제 3 트랜지스터의 컬렉터단과 에미터단을 연결하는 역방향 다이오드와; 상기 제 1 노드와 제 2 전원전압 사이에 전류통로가 연결되고 소정의 브레이크 출력신호에 응답하는 제 4 트랜지스터와; 상기 제 4 트랜지스터의 컬렉터단과 에미터단을 연결하는 역방향 다이오드와; 상기 제 1 노드와 소정의 브레이크 출력단 사이에 전류통로가 연결되고 소정의 기준전압에 응답하는 제 5 트랜지스터와; 상기 제 1 노드와 제 5 트랜지스터의 에미터단 사이에 연결된 순방향 다이오드; 및 상기 제 1 노드와 제 4 노드 사이에 연결된 제 1 부하를 구비한 것을 특징으로 하는 모터 드라이브 아이시의 피킹 방지 회로.
  2. 제 1 항에 있어서, 상기 제 1 트랜지스터부터 제 1 부하까지의 구성이 복수개 더 설치되는 것을 특징으로 하는 모터 드라이브 아이시의 피킹 방지 회로.
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