JPWO2006129548A1 - 電力供給制御装置及び半導体装置 - Google Patents

Abstract

パワーＭＯＳＦＥＴ１５のソース端子Ｓとグランドとの間に分圧抵抗Ｒ１，Ｒ２，Ｒ３を直列接続してなる分圧回路６０が配されている。接続点Ａの分圧電圧Ｖａはコンパレータ６２の一方の入力端子に与えられ、接続点Ｂの分圧電圧Ｖｂはコンパレータ６４の一方の入力端子に与えられる。外付け抵抗１２が接続された外部端子Ｐ４とＦＥＴ３０との接続ラインにはコンパレータ６２，６４の他方の入力端子が接続されている。

Description

本発明は、電力供給制御装置及び半導体装置に関する。

従来、電源と負荷とを接続する通電路に、例えばパワーＭＯＳＦＥＴなどの大電力用半導体スイッチ素子を介設し、この半導体スイッチ素子をオンオフさせることにより負荷への電流供給を制御するようにした電力供給制御装置が提供されている。このような電力供給制御装置では、例えば負荷の短絡によって過電流（異常電流）が流れた場合、上記半導体スイッチ素子の制御端子（例えばＭＯＳＦＥＴであればゲート）の電位を制御して当該半導体スイッチ素子をオフにすることにより、上記半導体スイッチ素子自体を保護する自己保護機能を有するものが知られている。具体的には、例えば特開２００１−２１７６９６公報に示すように、電流検出抵抗を半導体スイッチ素子の負荷端子（例えばＭＯＳＦＥＴであればソースまたはドレイン）に直列に接続し、この抵抗での電圧降下を検出して、この電圧降下が所定レベル以上になると過電流異常であるとして半導体スイッチ素子をオフして遮断状態とするようなものがある。

ところで、半導体スイッチ素子に流れる負荷電流と閾値とを比較することで過電流異常を検出しようとした場合、半導体スイッチ素子のオン動作開始から安定状態になるまでの過程で、その半導体スイッチ素子に流れる電流は、所定の負荷線に沿って変化しうるものであるため、閾値を固定のレベルに設定してしまうと、場合によっては、過電流異常の発生からその検出まで時間を要してしまうといった問題がある。例えば、図５はパワーＭＯＳＦＥＴのドレイン−ソース間電圧Ｖｄｓと流れる電流Ｉｄとを示すものである。負荷が正常状態の場合、パワーＭＯＳＦＥＴがオンした際の、ドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｄの値は、このパワーＭＯＳＦＥＴのオン状態で点Ｂ０から負荷線Ｌ０に沿って変化し、安定点Ａ０に到達した時点で安定するのが理想的である。

しかしながら、負荷の短絡などの異常事態が発生している場合、起動時に点Ｂ０から出発しても、その負荷での電圧降下が極めて少ないため、パワーＭＯＳＦＥＴのソース電圧はほとんど上昇しない。即ち、パワーＭＯＳＦＥＴのドレイン−ソース間電圧Ｖｄｓがあまり変化しない状態で、パワーＭＯＳＦＥＴを流れる電流Ｉｄが急激に上昇してしまう。しかしながら、閾値を固定レベルとする場合（同図でラインＬ７）、負荷線全体を網羅するレベルに設定する必要があるため、上記のように、パワーＭＯＳＦＥＴのオン直後に短絡が生じている場合には、ラインＬ６に示すように、閾値に達するのにある程度の時間がかかり、パワーＭＯＳＦＥＴでの電力損失も大きく、その間保護を図ることができない。

本発明は、上記実情に基づいてなされたものであって、過電流検出機能を備えた電力供給制御装置において、過電流異常を迅速に検出し、適切な保護を実施しうる構成を提供することを目的とする。

本発明は、電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、前記電源から前記負荷への通電路に配される半導体スイッチ素子と、前記半導体スイッチ素子に流れる負荷電流を検出する電流検出回路と、前記半導体スイッチ素子の出力側電圧に応じた電圧を発生する電圧発生回路と、前記電流検出回路からの検出信号と前記電圧発生回路の発生電圧とに基づき、前記半導体スイッチ素子に流れる負荷電流が前記発生電圧に応じた閾値電流を超える場合に異常信号を出力する異常検出回路とを備える。

本発明に係る電力供給制御装置は、半導体スイッチ素子の出力側電圧（半導体スイッチ素子がＭＯＳＦＥＴであってＮｃｈ型ならばソース電圧、Ｐｃｈ型ならばドレイン電圧）の増減に応じて増減するように閾値電流を設定できるため、一定レベルの閾値を設定するような構成と比較して、例えば負荷の短絡が生じた場合に、負荷電流のレベルが即座に閾値電流レベルに達することとなり、迅速な保護が図られる。

また、近年では、有用な機能を半導体チップ内に設けてワンチップ化した、或いは複数のチップで構成されたものをワンパッケージ化した高機能な半導体装置（インテリジェントパワーデバイス）が望まれている。しかしながら、このような半導体装置に過電流検出機能を設けようとした場合、電流検出或いは閾値設定に用いる素子特性のばらつきが問題となる。即ち、過電流をシャント抵抗やセンスＦＥＴ等で検出し、所定の閾値と比較して異常検出を行おうとする場合、閾値設定用の抵抗を半導体装置の内部に設けると、製造上のばらつきに起因して閾値を精度高く設定できず、その結果、異常検出精度の低下を招いてしまう。

そこで、異常検出のための閾値電圧を生成する分圧回路を半導体装置の内部に設ける一方で、センス電流が流れる抵抗を外付け抵抗として半導体装置の外部に設ける構成にすることが望ましい。ここで、分圧回路を構成する各抵抗素子は、半導体装置の製造過程に起因する抵抗値のばらつき（いわゆる倍半分とも称されるような大きなばらつき）が生じる。しかし、同一チップ或いは同一パッケージ内における複数の抵抗素子について、それらの抵抗値は同方向（抵抗値が減少する方向、或いは、増大する方向）にばらつき、分圧比は一定となる。従って、外付け抵抗を、検出したい異常電流レベルに応じた適切な抵抗値のものとすることで、上記抵抗値のばらつきに影響させることなく精度の高い異常検出を行うことができる。

本発明の実施形態１の電力供給制御装置の全体構成を例示するブロック図 図１の電力供給制御装置の過電流検知回路（異常検出回路）の構成を主として例示する回路図 センスＭＯＳＦＥＴのドレイン−ソース間電圧及び分圧電圧と、センス電流Ｉｓとの関係を示す図 実施形態２の電力供給制御装置の過電流検知回路（異常検出回路）の構成を主として例示する回路図 閾値を一定に設定する場合の問題点を説明する説明図

符号の説明

１０…電力供給制御装置
１１…半導体装置
１２…外付け抵抗（電流電圧変換回路）
１５…パワーＭＯＳＦＥＴ（半導体スイッチ素子、パワーＦＥＴ）
１６…センスＭＯＳＦＥＴ（電流検出回路、センスＦＥＴ）
５０…負荷
６０…分圧回路（電圧発生回路）
６１…電源
６２，６４…コンパレータ（異常検出回路）
６３…通電路
６６…ＦＥＴ（バイアス回路）
６８…バイアス用抵抗（バイアス回路）
７０…ＦＥＴ（漏れ電流遮断回路）
Ｉｐ…負荷電流
Ｉｓ…センス電流Ｉｓ（検出信号）
Ｉth1、Ｉth2…閾値電流
Ｐ４…外部端子
Ｓ２…ハイレベルの出力信号（異常信号）
Ｓ４…ハイレベルの出力信号（異常信号）
Ｖａ，Ｖｂ…分圧電圧（発生電圧）
Ｖｏ…端子電圧（電流電圧変換回路の出力電圧）
Ｖｓ…ソース電位（半導体スイッチ素子の出力側電圧）

＜実施形態１＞
本発明の実施形態１を図１から図３及び図５を参照しつつ説明する。
（１）全体構成
図１は、本実施形態に係る電力供給制御装置１０の全体構成を示すブロック図であり、同図に示すように、本実施形態の電力供給制御装置１０は、それが備えるパワーＭＯＳＦＥＴ１５（本発明の「半導体スイッチ素子、パワーＦＥＴ」の一例）が電源６１（車両用電源）と負荷５０との間の通電路６３に接続され、このパワーＭＯＳＦＥＴ１５をオンオフさせることで電源６１から負荷５０への電力供給を制御するようになっている。なお、本実施形態では、電力供給制御装置１０は図示しない車両に搭載され、負荷５０として例えば車両用のランプ、クーリングファン用モータやデフォッガー用ヒータなどの駆動制御をするために使用される。

電力供給装置１０は、図１に示すように、ワンチップ化された半導体装置１１に、入力端子Ｐ１、電源（Ｖcc）端子Ｐ２、出力端子Ｐ３、外部端子Ｐ４及びダイアグ出力端子Ｐ５が設けられた構成になっている。半導体装置１１は、入力端子Ｐ１が操作スイッチ５２に接続され、電源端子Ｐ２が電源６１に接続され、出力端子Ｐ３が負荷５０に接続され、外部端子Ｐ４が後述する外付け抵抗１２（本発明の「電流電圧変換回路」の一例）に接続されている。

入力端子Ｐ１は、操作スイッチ５２がオフされているときは電源電圧Ｖcc側にプルアップされており、操作スイッチ５２がオンされることでローレベルの制御信号Ｓ１（負荷駆動指令信号）が入力インターフェース４５に入力されるようになっている。入力インターフェース４５にローレベルの制御信号Ｓ１が入力されることでＦＥＴ４７がオン状態となり、保護用論理回路４０が通電される構成になっている。

保護用論理回路４０にはチャージポンプ回路４１とターンオフ回路４２とが接続されており、さらに過電流検知回路１３、過温度検知回路４８も接続されている。また、パワーＭＯＳＦＥＴ１５のドレイン端子Ｄ及びゲート端子Ｇの間にはダイナミッククランプ４４が接続されている。なお、過温度検知回路４８は、パワーＭＯＳＦＥＴ１５近傍の温度を検出し、これが所定の閾値温度を超えた場合に温度異常としてハイレベルの出力信号Ｓ３を出力する。

チャージポンプ回路４１の出力は、パワーＭＯＳＦＥＴ１５のゲート端子Ｇに与えられるとともに、過電流検知回路１３内のセンスＭＯＳＦＥＴ１６のゲート端子Ｇに与えられる（図３参照）。ターンオフ回路４２は、パワーＭＯＳＦＥＴ１５のドレイン端子Ｄとソース端子Ｓとの間に設けられ、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のゲート端子Ｇにそれぞれ接続されている。後述するように、チャージポンプ回路４１及びターンオフ回路４２は、保護用論理回路４０からの制御信号Ｓ５に基づき駆動されて、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６に通電動作ないし遮断動作をさせる。

（２）過電流検知回路
次に、過電流検知回路１３について説明する。図２は、電力供給制御装置１０の過電流検知回路１３を主として示す回路図である。同図に示すように、過電流検知回路１３は、パワーＭＯＳＦＥＴ１５の電流量に応じたセンス電流が流れるセンスＭＯＳＦＥＴ１６（本発明の「電流検出回路、センスＦＥＴ」の一例）を備えている。パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６については、ドレイン端子Ｄが共通接続されて電源端子Ｐ２に接続される複数のＭＯＳＦＥＴが配列され、ほとんどのＭＯＳＦＥＴ群が、ソース端子Ｓを出力端子Ｐ３に共通接続することでパワーＭＯＳＦＥＴ１５が構成され、残りのＭＯＳＦＥＴ群が、ソース端子Ｓを共通接続することでセンスＭＯＳＦＥＴ１６が構成されている。なお、パワーＭＯＳＦＥＴ１５を構成するＭＯＳＦＥＴ群の数と、センスＭＯＳＦＥＴ１６を構成するＭＯＳＦＥＴ群の数との比が概ねセンス比ｋである。パワーＭＯＳＦＥＴ１５のソース端子Ｓ及びセンスＭＯＳＦＥＴ１６のソース端子Ｓは、オペアンプ１８の各入力端子にそれぞれ接続されており、このオペアンプ１８の出力側には、ＦＥＴ２０のゲート端子が接続されている。

このように、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のドレイン端子Ｄ同士、ソース端子Ｓ同士を互いに同電位することで、パワーＭＯＳＦＥＴ１５に流れる負荷電流Ｉｐに対して安定した一定比率のセンス電流Ｉｓ（本発明の「検出信号」の一例）をセンスＭＯＳＦＥＴ１６に流すことができる。これらのパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６は、操作スイッチ５２がオンとなって入力端子Ｐ１からローレベルの制御信号Ｓ１が入力されることを前提条件として通電動作するように構成されている。

センスＭＯＳＦＥＴ１６からのセンス電流Ｉｓは、ＦＥＴ２４及びＦＥＴ２６からなるカレントミラー回路によってセンス電流Ｉｓと同レベルのミラー電流Ｉｓ’がＦＥＴ２６及びＦＥＴ２８の接続ラインに流れる。そして、更にＦＥＴ２８及びＦＥＴ３０からなるカレントミラー回路によってセンス電流Ｉｓと同レベルのミラー電流Ｉｓ”（以下、これらのミラー電流Ｉｓ’、Ｉｓ”を単に「センス電流Ｉｓ」と称することがある）がＦＥＴ３０及び外部端子Ｐ４に流れるようになっている。

さて、パワーＭＯＳＦＥＴ１５のソース端子Ｓとグランドとの間には、複数（例えば３つ）の分圧抵抗Ｒ１，Ｒ２，Ｒ３を直列接続してなる分圧回路６０（本発明の「電圧発生回路」の一例）が配されている。これにより、分圧抵抗Ｒ１と分圧抵抗Ｒ２との接続点Ａの分圧電圧Ｖａ（本発明の「発生電圧」の一例）、分圧抵抗Ｒ２と分圧抵抗Ｒ３との接続点Ｂの分圧電圧Ｖｂ（本発明の「発生電圧」の一例）はそれぞれ、パワーＭＯＳＦＥＴ１５のソース電位Ｖｓ（本発明の「半導体スイッチ素子の出力側電圧」の一例）を３つの分圧抵抗Ｒ１〜Ｒ３の抵抗比に応じて分圧されたレベルとなる。ここで、分圧抵抗Ｒ１〜Ｒ３は、予め一定の抵抗比率（例えば分圧抵抗Ｒ１の抵抗値：分圧抵抗Ｒ２の抵抗値：分圧抵抗Ｒ３の抵抗値＝１：１：１）のものが選択されている。

そして、接続点Ａの分圧電圧Ｖａはコンパレータ６２（本発明の「異常検出回路」の一例）の一方の入力端子（負入力端子）に与えられ、接続点Ｂの分圧電圧Ｖｂはコンパレータ６４（本発明の「異常検出回路」の一例）の一方の入力端子（負入力端子）に与えられる。ＦＥＴ３０と外部端子Ｐ４との接続ラインにはコンパレータ６２，６４の他方の入力端子が接続されている。また、両コンパレータ６２，６４の他方の入力端子（正入力端子）は、上記外部端子Ｐ４に接続されている。

また、分圧回路６０とグランドとの間（本発明の「分圧回路の下流端側」の一例）には、ダイオード接続（ゲート端子Ｇとドレイン端子Ｄとが共通接続）されたＦＥＴ６６が配されている。そして、ＦＥＴ６６のゲート端子Ｇは、バイアス用抵抗６８及びＦＥＴ７０を介して電源端子Ｐ２に接続されている。ＦＥＴ７０は、入力端子Ｐ１にローレベルの制御信号Ｓ１が入力される（本発明の「半導体スイッチ素子への入力信号がアクティブのとき」の一例）ことでオンして通電状態となって電源端子Ｐ２とバイアス用抵抗６８との間の通電を許容する。そして、ＦＥＴ６６によって分圧回路６０とグランドとの間に定電圧Ｖｔ（バイアス）が付与される。従って、ＦＥＴ６６及びバイアス用抵抗６８が本発明の「バイアス回路」として機能し、ＦＥＴ７０が本発明の「漏れ電流遮断回路」として機能する。

このような構成により、入力端子Ｐ１にハイレベルの制御信号Ｓ１が入力されているとき、即ち、負荷駆動指令信号が入力されいないときは、ＦＥＴ７０が遮断状態にあり、これにより、電源６１からバイアス用抵抗６８、分圧回路６０を介して負荷５０へ流れ込む漏れ電流、また、電源６１からバイアス用抵抗６８、ＦＥＴ６６のドレイン−ソース間を介してグランドへ流れ込む漏れ電流を阻止して電源６１の容量低下を抑えることができる。なお、本実施形態では、ＦＥＴ６６，７０、バイアス用抵抗６８も、半導体装置１１内に収容されている。また、半導体装置１１には、図示しないグランド接続用の端子が設けられており、上記ＦＥＴ２４，２６，４７，６６の下流端がこの端子に共通接続されている。

コンパレータ６２は、センス電流Ｉｓレベルに応じて変動する外付け抵抗１２の端子電圧Ｖｏ（外部端子Ｐ４の電位 本発明の「電流電圧変換回路の出力電圧」の一例）と接続点Ａの分圧電圧Ｖａとを比較する。そして、コンパレータ６２は、大きなレベルのセンス電流Ｉｓが外付け抵抗１２に流れて端子電圧Ｖｏが分圧電圧Ｖａを上回ったときにハイレベルの出力信号Ｓ２（本発明の「異常信号」の一例）を出力する。この分圧電圧Ｖａは、（２／３）・（Ｖｓ−Ｖｔ）＋Ｖｔ（Ｖｓ：パワーＭＯＳＦＥＴ１５のソース電位）であり、電力供給制御装置１０に連なる外部回路（例えば負荷５０など）の負荷抵抗に応じて、外付け抵抗１２の抵抗値を変えることで閾値電流値を自由に設定することができる。なお、本実施形態では、例えば負荷５０が短絡してパワーＭＯＳＦＥＴ１５に大電流が流れる短絡異常（ショートカレント）時に端子電圧レベルＶｏが分圧電圧Ｖａを上回ってコンパレータ６２からハイレベルの出力信号Ｓ２が出力されるようになっている。そして、端子電圧Ｖｏが分圧電圧Ｖａに達したときにパワーＭＯＳＦＥＴ１５に流れる負荷電流Ｉｐレベルが、短絡異常検出用の閾値電流Ｉth1(＝ｋ・（Ｖａ／ｒ） ｋ：センス比、ｒ：外付け抵抗１２の抵抗値）である。

一方、コンパレータ６４は、外付け抵抗１２の端子電圧Ｖｏと接続点Ｂの分圧電圧Ｖｂとを比較する。そして、コンパレータ６４は、負荷５０の定格電流（設計時に保証される負荷（機器）の使用限度電流値）よりも大きなレベルのセンス電流Ｉｓが外付け抵抗１２に流れて端子電圧Ｖｏが分圧電圧Ｖｂを上回ったときにハイレベルの出力信号Ｓ４（本発明の「異常信号」の一例）を出力する。この分圧電圧Ｖｂは、（１／３）・（Ｖｓ−Ｖｔ）＋Ｖｔであり、これも負荷５０の負荷抵抗に応じて、外付け抵抗１２の抵抗値を変えることで閾値電流値を自由に設定することができる。なお、ここでは、外付け抵抗１２の抵抗値は、例えば上記短絡異常ではないが何らかの原因でパワーＭＯＳＦＥＴ１５に短絡異常時よりも小さく定格電流よりも大きい電流が流れる過電流異常（オーバーカレント）時に端子電圧レベルＶｏが分圧電圧Ｖｂを上回ってコンパレータ６４からハイレベルの出力信号Ｓ４が出力されるようになっている。そして、端子電圧Ｖｏが分圧電圧Ｖｂに達したときにパワーＭＯＳＦＥＴ１５に流れる負荷電流Ｉｐレベルが、過電流異常検出用の閾値電流Ｉth2(＝ｋ・（Ｖｂ／ｒ））である。

（３）保護用論理回路
保護用論理回路４０は、ローレベルの制御信号Ｓ１を受けることで起動し、正常時は、ローレベルの制御信号Ｓ５を出力してチャージポンプ回路４１を駆動させ、このチャージポンプ回路４１は昇圧した電圧をパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間に与えてオンして通電状態にさせるように動作する。一方、保護用論理回路４０は、ローレベルの出力信号Ｓ２或いはローレベルの出力信号Ｓ４を受けた電流異常検出時には、ハイレベルの制御信号Ｓ５を出力して、チャージポンプ回路４１をオフさせるとともにターンオフ回路４２を駆動させる。これにより、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間の電荷を放電し、遮断させるように動作する。

なお、この遮断動作は、制御信号Ｓ１が再入力（例えば負荷駆動信号が入力）されない限り通電状態に復帰することができない、自己復帰不能な遮断動作であっても、或いは、ローレベルの出力信号Ｓ２，Ｓ４のいずれかを受けたときはパワーＭＯＳＦＥＴ１５等を通電状態に復帰させる、自己復帰可能な遮断動作であってもよい。

なお、出力信号Ｓ２，Ｓ４はＯＲ回路４９にも入力されるようになっており、ハイレベルの出力信号Ｓ２，Ｓ４、過温度検知回路４８からの温度異常を示すハイレベルの出力信号Ｓ３のいずれかが入力された場合には、ＦＥＴ４６をオンしてダイアグ出力端子Ｐ５に連なるプルアップ抵抗５４を利用して外部回路（例えば警告ランプ等）に異常を示す信号が出力される。なお、この出力信号Ｓ３は、保護用論理回路４０にも入力されるようになっており、このときも保護用論理回路４０はハイレベルの制御信号Ｓ５を出力してパワーＭＯＳＦＥＴ１５等に上述の自己復帰可能な遮断動作をさせるようになっている。

（４）本実施形態の効果
図３は、パワーＭＯＳＦＥＴ１５のドレイン−ソース間電圧Ｖｄｓ及び閾値電流Ｉth1，Ｉth2と、パワーＭＯＳＦＥＴ１５に流れる負荷電流Ｉｐ（＝ｋ・Ｉｓ）との関係を示す図である。横軸は、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓを示し、縦軸は、そのドレイン−ソース間電圧Ｖｄｓに応じた閾値電流Ｉth1，Ｉth2及び負荷電流Ｉｐを示している。同図中、ラインＬ１は負荷５０の負荷抵抗によって定まる負荷電流Ｉｐの変化を示す負荷線であり、ラインＬ２はパワーＭＯＳＦＥＴ１５のオン抵抗によって定まる負荷電流Ｉｐの変化を示すオン抵抗線である。なお、センス電流Ｉｓは、負荷電流Ｉｐに比例した変化を示す。以下の説明では、負荷電流Ｉｐを例に挙げて説明する。

負荷５０が正常状態の場合、パワーＭＯＳＦＥＴ１５がオンすると、パワーＭＯＳＦＥＴ１５のドレイン−ソース間電圧Ｖｄｓ及び負荷電流Ｉｐの安定点は、負荷線Ｌ１とオン抵抗線Ｌ２との交点Ａとなる。即ち、パワーＭＯＳＦＥＴ１５のドレイン−ソース間電圧Ｖｄｓ及び負荷電流Ｉｐの値は、パワーＭＯＳＦＥＴ１５のオン状態が維持された状態で、点Ｂ（Ｖｓ（パワーＭＯＳＦＥＴ１５のソース電圧）＝０、Ｉｄ（パワーＭＯＳＦＥＴ１５のドレイン電流）＝０の状態）から、負荷線Ｌ１に沿って変化し、安定点（交点Ａ）に到達した時点で安定するのが理想的である。なお、図３では負荷線Ｌ１が３本示されているが、これらに囲まれる領域が半導体装置１１の製造段階におけるばらつき範囲を示している。

ところが、負荷５０が短絡しているなどの異常事態が発生している場合、起動時に点Ｂから出発しても、その負荷５０での電圧降下が極めて少ないため、パワーＭＯＳＦＥＴ１５のソース電圧Ｖｓはほとんど上昇しない。即ち、パワーＭＯＳＦＥＴ１５のドレイン−ソース間電圧があまり変化しない状態で、負荷電流Ｉｐが点Ｂから出発して急激に上昇することとなる（図３でラインＬ５参照）。

ここで、仮に、各閾値電流が固定とされている場合には、図５に示すように、その閾値電流は安定点Ａよりも高い値に設定しなくてはならないから、ソース電圧Ｖｓが低く、ドレイン−ソース間電圧Ｖｄｓが高い、パワーＭＯＳＦＥＴ１５のオン動作の初期段階では、各電流異常を検出するまでに時間を要してしまう。従って、電流異常を迅速に検出するには、ドレイン−ソース間電圧Ｖｄｓが高い領域では閾値電流を低く、同電圧Ｖｄｓが低くなった領域では閾値電流が高くなることが望ましい。

そこで、本実施形態では、図３のラインＬ３，Ｌ４に示すように、閾値電流Ｉth1，Ｉth2が、基本的に負荷線Ｌ１とほぼ同じ勾配でドレイン−ソース間電圧Ｖｄｓに応じて変化するように設定している。具体的には、閾値電流Ｉth1，Ｉth2の変化態様をこのような勾配とするため、本実施形態では、上述したように、パワーＭＯＳＦＥＴ１５のソース電圧Ｖｓを分圧した分圧電圧Ｖａ，Ｖｂを生成し、これらと外付け抵抗１２の端子電圧Ｖｏとを比較するようにした。これにより、分圧電圧Ｖａ，Ｖｂと共に、閾値電流Ｉth1，Ｉth2が、パワーＭＯＳＦＥＴ１５のドレイン−ソース間電圧Ｖｄｓに応じて直線的に変化し、同電圧Ｖｄｓが高い領域で低く、同電圧Ｖｄｓが低い領域で高くなる。

また、ソース電圧Ｖｓが低く、ドレイン−ソース間電圧Ｖｄｓが高い領域では、上記異常事態時において負荷電流Ｉｐが急上昇してしまうこととなるが、ＦＥＴ６６及びバイアス用抵抗６８によって定電圧Ｖｔが印加されるため、安定した立ち上がり動作を行うことができる。これにより、パワーＭＯＳＦＥＴ１５のドレイン−ソース間電圧Ｖｄｓが非常に高い領域でも適切な閾値電流とすることができ、閾値電流を一定値とする構成と比較して適切な閾値電流として、迅速かつパワーＭＯＳＦＥＴ１５での電力損失が小さい状態での遮断が可能となる。なお、図３中のＩｔは、上記定電圧Ｖｔに対応した電流であり、パワーＭＯＳＦＥＴ１５がオフされ、かつ、ＦＥＴ６６がオンしたときに当該ＦＥＴ６６に流れる電流である。

また、図３でラインＬ３は短絡異常検出用の閾値電流Ｉth1の推移を示しており、ラインＬ４は過電流異常検出用の閾値電流Ｉth2の推移を示しており、やはり半導体装置１１の製造段階におけるばらつき範囲を示している。このように、半導体装置１１を製造する段階において、分圧抵抗Ｒ１〜Ｒ３の抵抗値のばらつきが生じるが、これらは同一チップ或いは同一パッケージ内で製造されるため、いずれの分圧抵抗Ｒ１〜Ｒ３の抵抗値も同方向（抵抗値が減少する方向、或いは、増大する方向）にばらつき、互いの分圧比は変わらない。従って、外付け抵抗１２を、検出したい異常電流レベル（短絡異常時の電流レベル、過電流異常時の電流レベル）に応じた適切な抵抗値のものとすることで、分圧抵抗Ｒ１〜Ｒ３の抵抗値のばらつきに影響されることなく精度の高い異常検出を行うことができる。

＜実施形態２＞
図４は実施形態２を示す。前記実施形態１との相違は、バイアス回路の構成にあり、その他の点は前記実施形態１と同様である。従って、実施形態１と同一符号を付して重複する説明を省略し、異なるところのみを次に説明する。
図４に示すように、本実施形態では、バイアス回路を分圧回路６０の上流端側、即ち、電源端子Ｐ２と分圧回路６０との間に設けた構成となっている。具体的には、前述したバイアス用抵抗６８の下流端がパワーＭＯＳＦＥＴ１５のソースＳと分圧抵抗Ｒ１との接続点に接続されている。
以上の構成により、ＦＥＴ７０は、入力端子Ｐ１にローレベルの制御信号Ｓ１が入力されることでオンして通電状態となって電源端子Ｐ２とバイアス用抵抗６８との間の通電を許容する。これにより、電源端子Ｐ２と分圧抵抗Ｒ１との間には、バイアス用抵抗６８の電圧降下分の電圧が付与され、各分圧電圧Ｖａ，Ｖｂは電源電圧Ｖcc側にバイアスされる。このとき、バイアス用抵抗６８が本発明の「バイアス回路」として機能し、ＦＥＴ７０が本発明の「漏れ電流遮断回路」として機能する。このような構成であれば、ＦＥＴ６６が不要となる分だけ上記実施形態１に比べてバイアス回路の構成が簡単になるというメリットがある。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）上記各実施形態では、分圧回路６０を３つの分圧抵抗Ｒ１〜Ｒ３によって構成し、短絡異常と過電流異常の２段階の電流異常を検出する構成としたが、これに限らず、例えば２つの分圧抵抗によって１つの電流異常を検出する構成、或いは、４つ以上の分圧抵抗によって３つ以上の電流異常を検出する構成であってもよい。

（２）上記各実施形態において、複数の分圧抵抗（分圧抵抗Ｒ１〜Ｒ３）は、同一の抵抗値としたが、これに限らず、互いに異なる抵抗値のものであってもよい。

（３）上記各実施形態では、各コンパレータ６２，６４において各分圧電圧Ｖａ，Ｖｂを端子電圧Ｖｏが上回ったときにハイレベルの出力信号Ｓ２，Ｓ４を出力する正論理回路としたが、ローレベルの出力信号Ｓ２，Ｓ４を出力する負論理回路で構成したものであっても勿論よい。

（４）上記各実施形態では、電流電圧変換回路として、外付け抵抗１２のみの構成としたが、これに限らず、ＲＣ並列回路であってもよい。例えば、互いに直列接続された第１抵抗素子及びコンデンサと、これらの第１抵抗素子及びコンデンサに対して並列接続される第２抵抗素子と、を有して構成されたＲＣ並列回路であってもよい。このようなＲＣ並列回路は、負荷電流の通電時間経過に伴ってその負荷電流から電圧への変換率を増大させる特性を示す。つまり、例えば外部回路（制御対象装置等の負荷や配線部材など）の短絡異常や、短絡していなくても負荷の定格電流よりも大きい電流が半導体スイッチ素子に流れる過電流異常が発生した場合、その通電時間経過に伴うＲＣ並列回路での変換率の増大により出力電圧が上昇し、閾値電流を超えたときに異常信号が出力される。そして、上記電流異常発生時から異常信号出力時までの異常電流の通電時間は、その異常電流レベルが大きいほど短く、小さいほど長くなる。
要するに、電力供給制御装置は、半導体スイッチ素子に連なる外部回路（例えば配線部材（電線））に高いレベルの異常電流が流れたときには即時的に異常信号を出力し、比較的に低いレベルの異常電流が流れたときにはある程度の通電時間を経過した後に異常信号を出力するように動作する。これにより、外部回路に大電流が流れて焼損などすることを抑制することが可能となる。また、ＲＣ並列回路の回路定数（各抵抗素子の抵抗値、コンデンサの容量）を変更することで、その出力電圧が閾値電圧を超えるまでの検出電流−通電時間の関係曲線を適切なものに調整することができる。また、ＲＣ並列回路に流れる検出電流の最大電流量が有限となるため、この最大電流量を、第１抵抗素子、第２抵抗素子のうち少なくともいずれか一方の抵抗値を調整することにより半導体スイッチ素子の最大許容電流値に対応した値に設定することができる。また、第２抵抗素子の抵抗値を調整することにより過電流状態が長時間継続した場合における検出電流の収束値を調整することができる。更に、第１及び第２の抵抗素子及びコンデンサの値を調整することにより検出電流−通電時間の関係曲線の経時的な収束度合いを調整することができる。

（５）上記各実施形態では、半導体スイッチ素子としてパワーＭＯＳＦＥＴ１５としたが、これに限らず、他のユニポーラトランジスタであっても、バイポーラトランジスタであってもよい。

（６）上記各実施形態では、電流検出回路としてセンスＭＯＳＦＥＴ１６を利用した、いわゆるセンス方式としたが、これに限らず、例えば通電路にシャント抵抗を設けてこの電圧降下分に基づき負荷電流を検出する、いわゆるシャント方式であってもよい。

（７）上記各実施形態では、電圧発生回路として分圧回路６０を利用したが、これに限らず、半導体スイッチ素子の出力側電圧に応じた電圧を出力するものであればよく、例えば、半導体スイッチ素子の出力側電圧が制御端子に入力され、この出力側電圧に応じた電流を流すスイッチ素子と、そのスイッチ素子からの電流が流れる抵抗とを備え、この抵抗の端子電圧を発生電圧とする構成であってもよい。

（８）上記各実施形態では、バイアス回路としてＦＥＴ及び抵抗を用いた構成としたが、これに限らず、例えば分圧回路６０に流れる電流路に、ダイオードまたはツェナーなどの定電圧素子を設けて、この定電圧素子の端子電圧をバイアス電圧として付与する構成であってもよい。

Claims (10)

1. 電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、
   前記電源から前記負荷への通電路に配される半導体スイッチ素子と、
   前記半導体スイッチ素子に流れる負荷電流を検出する電流検出回路と、
   前記半導体スイッチ素子の出力側電圧に応じた電圧を発生する電圧発生回路と、
   前記電流検出回路からの検出信号と前記電圧発生回路の発生電圧とに基づき、前記半導体スイッチ素子に流れる負荷電流が前記発生電圧に応じた閾値電流を超える場合に異常信号を出力する異常検出回路とを備えることを特徴とする電力供給制御装置。
2. 前記電圧発生回路は、前記半導体スイッチ素子の出力側電圧を分圧する分圧回路であり、この分圧電圧が前記発生電圧とされることを特徴とする請求の範囲第１項に記載の電力供給制御装置。
3. 前記半導体スイッチ素子はパワーＦＥＴであると共に、前記電流検出回路は前記パワーＦＥＴに流れる負荷電流に対し所定関係のセンス電流が流れるセンスＦＥＴを有して構成され、
   前記センスＦＥＴに流れるセンス電流を電圧に変換する電流電圧変換回路を備え、
   前記異常検出回路は、当該電流電圧変換回路の出力電圧が前記発生電圧を超えた場合に前記異常信号を出力する構成とされていることを特徴とする請求の範囲第２項に記載の電力供給制御装置。
4. 前記パワーＦＥＴ、前記センスＦＥＴ及び前記異常検出回路は、ワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体装置とされ、
   前記分圧回路は前記半導体装置の内部に設けられ、
   前記電流電圧変換回路は前記半導体装置の外部に設けられる外付け抵抗であることを特徴とする請求の範囲第３項に記載の電力供給制御装置。
5. 前記分圧回路は、複数の分圧電圧を生成する構成とされ、
   前記異常検出回路は、前記電流電圧変換回路の出力電圧と、前記複数の分圧電圧との比較に基づき異常電流レベルに応じた複数の異常信号を出力することを特徴とする請求の範囲第４項に記載の電力供給制御装置。
6. 前記分圧回路の上流端側または下流端側に、バイアス回路が設けられていることを特徴とする請求の範囲第２項から請求の範囲第５項のいずれかに記載の電力供給制御装置。
7. 前記バイアス回路は、前記分圧回路の下流端側にダイオード接続されたＦＥＴと、そのＦＥＴのゲートと前記電源との間に接続されるバイアス用抵抗と、を備えて構成されていることを特徴とする請求の範囲第６項に記載の電力供給制御装置。
8. 前記バイアス回路は、前記電源と前記分圧回路の上流端との間に接続されたバイアス用抵抗を備えて構成されていることを特徴とする請求の範囲第６項に記載の電力供給制御装置。
9. 前記バイアス用抵抗に流れる電流の電流路には、常には当該電流を遮断し、前記半導体スイッチ素子への入力信号がアクティブのときに当該電流の通電を許容する漏れ電流遮断回路が設けられていることを特徴とする請求の範囲第７項または請求の範囲第８項に記載の電力供給制御装置。
10. パワーＦＥＴを用いて電力供給制御を行う半導体装置であって、
    前記パワーＦＥＴと、前記パワーＦＥＴの電流量に応じたセンス電流が流れるセンスＦＥＴと、前記センス電流レベルに基づいて、前記パワーＦＥＴに流れる電流の異常検出を行う異常検出回路と、前記パワーＦＥＴのソース電圧を分圧する分圧回路と、がワンチップ化された状態、或いは、複数のチップで構成されてワンパッケージ化された状態で設けられており、
    前記センス電流の電流経路に連なるとともに外部から外付け抵抗を接続可能な外部端子を備え、前記センス電流が前記外部端子を通して前記外付け抵抗に流す構成とされ、
    前記異常検出回路は、前記外付け抵抗の端子電圧と、前記分圧回路による分圧電圧との比較に基づき異常信号を出力することを特徴とする半導体装置。

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