WO2006129548A1 - 電力供給制御装置及び半導体装置 - Google Patents

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WO2006129548A1
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power supply
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Inventor
Seiji Takahashi
Masayuki Kato
Masahiko Furuichi
Isao Isshiki
Original Assignee
Autonetworks Technologies, Ltd.
Sumitomo Wiring Systems, Ltd.
Sumitomo Electric Industries, Ltd.
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
    • H—ELECTRICITY
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    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch

Definitions

  • the present invention relates to a power supply control device and a semiconductor device.
  • a high-power semiconductor switch element such as a power MOSFET is provided in a current path connecting a power source and a load, and current supply to the load is controlled by turning on and off the semiconductor switch element.
  • An electric power supply control apparatus is provided.
  • a power supply control device for example, when an overcurrent (abnormal current) flows due to a short circuit of a load, the potential of the control terminal (for example, a gate in the case of a MOSFET) of the semiconductor switch element is controlled to control the semiconductor switch.
  • the control terminal for example, a gate in the case of a MOSFET
  • a current detection resistor is connected in series to a load terminal of a semiconductor switch element (for example, a source or drain in the case of a MOSFET), and the voltage at this resistor is When a voltage drop is detected and the voltage drop exceeds a predetermined level, it is considered that an overcurrent abnormality has occurred and the semiconductor switch element is turned off to enter a cut-off state.
  • a semiconductor switch element for example, a source or drain in the case of a MOSFET
  • the drain-source voltage Vds and current Id when the power MOSFET is turned on change from the point B0 along the load line L0 when the power MOSFET is on, and the stable point AO Ideally it should stabilize when it reaches
  • the present invention has been made based on the above situation, and in a power supply control device having an overcurrent detection function, an overcurrent abnormality can be quickly detected and appropriate protection can be implemented.
  • the purpose is to provide.
  • the present invention is a power supply control device that is provided between a power supply and a load and controls power supply from the power supply to the load, and is arranged in an energization path from the power supply to the load A semiconductor switch element; a current detection circuit for detecting a load current flowing through the semiconductor switch element; a voltage generation circuit for generating a voltage corresponding to an output side voltage of the semiconductor switch element; and a detection signal from the current detection circuit And an abnormality detection circuit that outputs an abnormality signal when a load current flowing through the semiconductor switch element exceeds a threshold current corresponding to the generated voltage based on the generated voltage of the voltage generating circuit.
  • the power supply control device is adapted to increase or decrease of the output side voltage of the semiconductor switch element (source voltage if the semiconductor switch element is a MOSFET and Nch type, and drain voltage if the Pch type). Since the threshold current can be set to increase or decrease, the load current level immediately reaches the threshold current level when, for example, a load short-circuit occurs, compared to a configuration in which a certain level of threshold is set. Thus, quick protection is achieved.
  • a voltage dividing circuit that generates a threshold voltage for detecting an abnormality is provided inside the semiconductor device, while a resistor through which a sense current flows is provided as an external resistor outside the semiconductor device.
  • each resistance element constituting the voltage dividing circuit has a variation in resistance value (a large variation referred to as a so-called double half) due to the manufacturing process of the semiconductor device.
  • the resistance values of a plurality of resistance elements in the same chip or the same package vary in the same direction (direction in which the resistance value decreases or increases), and the voltage division ratio is constant. Therefore, by setting the external resistor to have an appropriate resistance value according to the abnormal current level to be detected, it is possible to detect an abnormality with high accuracy without affecting the variation of the resistance value.
  • FIG. 1 is a block diagram illustrating the overall configuration of a power supply control device according to a first embodiment of the invention.
  • FIG. 2 is a circuit diagram mainly illustrating the configuration of the overcurrent detection circuit (abnormality detection circuit) of the power supply control device of FIG.
  • FIG. 3 A diagram showing the relationship between the sense-source voltage and the voltage between the drain and source of the sense MOSFET and the sense current Is
  • FIG. 4 is a circuit diagram mainly illustrating the configuration of an overcurrent detection circuit (abnormality detection circuit) of the power supply control device of Embodiment 2.
  • Sense MOSFET Current detection circuit, Sense FET 60 ⁇ ⁇ ⁇ Voltage divider (voltage generator)
  • Embodiment 1 of the present invention will be described with reference to FIGS. 1 to 3 and FIG.
  • FIG. 1 is a block diagram showing the overall configuration of the power supply control device 10 according to the present embodiment.
  • the power supply control device 10 of the present embodiment includes a power MOSFET 15 (this An example of the “semiconductor switch element, power FET” of the invention is connected to a current path 63 between a power source 61 (vehicle power source) and a load 50, and the power MOSFET 15 is turned on and off to switch from the power source 61 to the load 50.
  • the power supply is controlled.
  • the power supply control device 10 is mounted on a vehicle (not shown), and the load 50 is, for example, a vehicle lamp, a cooling fan motor, a defogger heater, or the like. Used for drive control.
  • the power supply device 10 includes an input terminal Pl, a power supply (Vcc) terminal P2, an output terminal P3, an external terminal P4, and a diagnostic output terminal P5 in a one-chip semiconductor device 11. It is a provided configuration.
  • the input terminal P1 is connected to the operation switch 52
  • the power supply terminal P2 is connected to the power supply 61
  • the output terminal P3 is connected to the load 50
  • the external terminal P4 is an external resistor 12 (described later).
  • the input terminal P1 is pulled up to the power supply voltage Vcc side when the operation switch 52 is turned off.
  • the low-level control signal S1 load drive command signal
  • the FET 47 is turned on, and the protection logic circuit 40 is energized.
  • a charge pump circuit 41 and a turn-off circuit 42 are connected to the protection logic circuit 40, and an overcurrent detection circuit 13 and an overtemperature detection circuit 48 are also connected.
  • a dynamic clamp 44 is connected between the drain terminal D and the gate terminal G of the power MOSFET 15.
  • the over-temperature detection circuit 48 detects the temperature near the power MOSFET 15 and outputs a high-level output signal S3 as a temperature abnormality when the temperature exceeds a predetermined threshold temperature.
  • the output of the charge pump circuit 41 is given to the gate terminal G of the power MOSFET 15 and also to the gate terminal G of the sense MOSFET 16 in the overcurrent detection circuit 13 (see FIG. 3).
  • the turn-off circuit 42 is provided between the drain terminal D and the source terminal S of the power MOSFET 15, and is connected to the power MOSFET 15 and the gate terminal G of the sense MOSFET 16, respectively.
  • the charge pump circuit 41 and the turn-off circuit 42 are driven based on the control signal S5 from the protection logic circuit 40, and cause the power MOS FET 15 and the sense MOSFET 16 to perform an energizing operation or an interrupting operation.
  • FIG. 2 is a circuit diagram mainly showing the overcurrent detection circuit 13 of the power supply control device 10.
  • overcurrent detection circuit 13 includes a sense MOSFET 16 (an example of the “current detection circuit, sense FET” of the present invention) in which a sense current according to the amount of current of the power MOSFET 15 flows.
  • sense MOSFET 16 an example of the “current detection circuit, sense FET” of the present invention
  • the drain terminal D is connected in common and a plurality of MOSFETs connected to the power supply terminal P2 are arranged, and most MOSFET group power source terminals S are connected in common to the output terminal P3.
  • a power MOSFET 15 is configured, and a sense MOSFET 16 is configured by connecting the remaining MOSFET group power source terminals S in common. Note that the ratio of the number of MOSFETs constituting the power MOSFET 15 and the number of MOSFETs constituting the sense MOSFET 16 is approximately the sense ratio k.
  • the source terminal S of the power MOSFET 15 and the source terminal S of the sense MOSFET 16 are connected to the respective input terminals of the operational amplifier 18, and the gate terminal of the FET 20 is connected to the output side of the operational amplifier 18. .
  • the drain terminals D of the power MOSFET 15 and the sense MOSFET 16 and the source terminals S of the power MOSFET 15 and the source terminals S have the same potential, so that a stable constant ratio with respect to the load current Ip flowing through the power MOSFET 15
  • a sense current Is (an example of the “detection signal” of the present invention) can be passed through the sense MOSFET 16.
  • the power MOSFET 15 and the sense MOSFET 16 are configured to be energized on the precondition that the operation switch 52 is turned on and the low level control signal S1 is input from the input terminal P1.
  • the sense current Is from the sense MOSFET 16 is passed through a connection line between the FET 26 and the FET 28 by the mirror current Is having the same level as the sense current Is by the current mirror circuit including the FET 24 and the FET 26. Further, a mirror current Is "having the same level as the sense current Is" (hereinafter, these mirror currents Is' and Is “may be simply referred to as” sense current Is ”) by a current mirror circuit composed of FET28 and FET30. It flows to FET30 and external terminal P4.
  • the voltage Vb (an example of the “generated voltage” in the present invention)
  • the source potential Vs (an example of the “output side voltage of the semiconductor switch element” in the present invention) is a level divided according to the resistance ratio of the three voltage dividing resistors R1 to R3.
  • the divided voltage Va at the connection point A is given to one input terminal (negative input terminal) of the comparator 62 (an example of the “abnormality detection circuit” of the present invention) and the divided voltage at the connection point B.
  • Vb is given to one input terminal (negative input terminal) of the comparator 64 (an example of the “abnormality detection circuit” of the present invention).
  • the other input terminal of the comparators 62 and 64 is connected to the connection line between the FET 30 and the external terminal P4.
  • the other input terminal (positive input terminal) of both the comparators 62 and 64 is connected to the external terminal P4.
  • a diode connection (the gate terminal G and the drain terminal D are commonly connected) is made.
  • FET66 is arranged.
  • the gate terminal G of the FET 66 is connected to the power supply terminal P2 via the bias resistor 68 and the FET 70.
  • the FET 70 is turned on and energized when the low level control signal S1 is input to the input terminal P1 (an example of the present invention when the input signal to the semiconductor switch element is active). Allow energization between P2 and bias resistor 68.
  • the FET 66 applies a constant voltage Vt (noise) between the voltage dividing circuit 60 and the ground. Therefore, the FET 66 and the bias resistor 68 function as the “bias circuit” of the present invention, and the FET 70 functions as the “leakage current cutoff circuit” of the present invention.
  • the FET 70 when the high-level control signal S1 is input to the input terminal P1, that is, when the load drive command signal is not input, the FET 70 is in the cut-off state. Leakage current that flows from the power supply 61 to the load 50 via the bias resistor 68 and the voltage dividing circuit 60, and leakage current that flows from the power supply 61 to the ground via the bias resistor 68 and the drain and source of the FET 66 are blocked. Thus, the capacity drop of the power supply 61 can be suppressed.
  • the FETs 66 and 70 and the bias resistor 68 are also accommodated in the semiconductor device 11.
  • the semiconductor device 11 is provided with a terminal for ground connection (not shown), and the downstream ends of the FETs 24, 26, 47, 66 are commonly connected to this terminal.
  • the comparator 62 has a terminal voltage of the external resistor 12 that varies according to the sense current Is level.
  • the voltage Vo (potential of the external terminal P4) is compared with the divided voltage Va at the connection point A.
  • the comparator 62 outputs a noise level output signal S2 (an example of the “abnormal signal” of the present invention) when a large level of the sense current Is flows through the external resistor 12 and the terminal voltage Vo exceeds the divided voltage Va. ) Is output.
  • This divided voltage V a is (2Z3) ⁇ (Vs-Vt) + Vt (Vs: source potential of the power MOSFET 15), and is the load resistance of an external circuit (for example, load 50) connected to the power supply control device 10.
  • the threshold current value can be freely set by changing the resistance value of the external resistor 12.
  • the load 50 is short-circuited and a large current flows through the power MOSFET 15 (short current)
  • the terminal voltage level Vo exceeds the divided voltage Va
  • the comparator 62 outputs a high level.
  • Signal S2 is output! /
  • the load current that flows in the power MOSFET 15 Ip level force
  • Short-circuit abnormality detection threshold current Ithl ( k '(Va / r) k: sense ratio, r: outside The resistance value of the attached resistor 12).
  • the comparator 64 compares the terminal voltage Vo of the external resistor 12 with the divided voltage Vb of the connection point B. Then, the comparator 64 detects that the sense current Is having a level larger than the rated current of the load 50 (the load (equipment) limit current value guaranteed at the time of design) flows to the external resistor 12, and the terminal voltage Vo is the divided voltage. When the voltage exceeds Vb, a high-level output signal S4 (an example of the “abnormal signal” in the present invention) is output. This divided voltage Vb is (1/3) (Vs-Vt) + Vt, and this also allows the threshold current value to be set freely by changing the resistance value of the external resistor 12 according to the load resistance of the load 50.
  • the resistance value of the external resistor 12 is not the short-circuit abnormality described above, for example, but for some reason, the power MOSFET 15 has a terminal when an overcurrent abnormality (overcurrent) occurs in which a current smaller than the short-circuit abnormality and larger than the rated current flows.
  • the voltage level Vo exceeds the divided voltage Vb, and the high level output signal S4 is output from the comparator 64.
  • the protection logic circuit 40 is activated by receiving a low-level control signal S1, and in normal operation. Then, the low-level control signal S5 is output to drive the charge pump circuit 41.
  • the charge pump circuit 41 applies the boosted voltage between the gate sources of the power MOSFET 15 and the sense MOSFET 16 to turn them on and to energize them. To work.
  • the protection logic circuit 40 outputs a high-level control signal S5 and turns off the charge pump circuit 41 when a current abnormality is detected in response to the low-level output signal S2 or the low-level output signal S4.
  • the turn-off circuit 42 is driven. As a result, the power MOSFET 15 and the sense MOSFET 16 operate so as to discharge and cut off the charges between the gate and the source of the sense MOSFET 16.
  • this shut-off operation may be a shut-off operation that cannot return to the energized state unless the control signal S1 is re-input (for example, a load drive signal is input).
  • the control signal S1 is re-input (for example, a load drive signal is input).
  • the power MOSFET 15 or the like may be returned to the energized state and may be a self-recoverable shut-off operation.
  • the output signals S2 and S4 are also input to the OR circuit 49.
  • the high-level output signals S2 and S4 and the high-level output signal indicating the temperature abnormality from the over-temperature detection circuit 48 When any of S3 is input, the FET 46 is turned on and a signal indicating an abnormality is output to an external circuit (for example, a warning lamp) using the pull-up resistor 54 connected to the diagnostic output terminal P5.
  • the output signal S3 is also input to the protection logic circuit 40. At this time, the protection logic circuit 40 also outputs a control signal S5 at a low level to the power MOSFET 15 and the like. It is designed to perform a self-recoverable shut-off operation.
  • the horizontal axis shows the drain-source voltage Vds of the sense MOSFET 16, and the vertical axis shows the threshold currents Ithl, Ith2 and the load current Ip according to the drain-source voltage Vds.
  • line L1 is a load line showing a change in load current Ip determined by the load resistance of load 50
  • line L2 is an on-resistance line showing a change in load current Ip determined by the on-resistance of power MOSFET 15.
  • the sense current Is changes in proportion to the load current Ip. Indicates.
  • the load current IP will be described as an example.
  • the force indicated by three load lines L1 indicates the range of variation in the manufacturing stage of the semiconductor device 11 in the region surrounded by these.
  • the power MOSFE T15 has a very small voltage drop at the load 50 even when starting from the point B at the start.
  • the source voltage Vs hardly rises.
  • the load current Ip increases rapidly starting from point B while the drain-source voltage of the power MOSFET 15 does not change much (see line L5 in FIG. 3).
  • the threshold current if each threshold current is fixed, the threshold current must be set to a value higher than the stable point A as shown in FIG.
  • the threshold current In the initial stage of the on-operation of the power MOSFET 15 where the voltage Vs is low and the drain-source voltage Vds is high, it takes time to detect each current abnormality. Therefore, in order to detect a current anomaly quickly, it is desirable that the threshold current be high in a region where the threshold voltage is low and the voltage Vds is low in a region where the drain-source voltage Vds is high.
  • the threshold currents Ithl and Ith2 change according to the drain-source voltage Vds at basically the same gradient as the load line L1. It is set to be. Specifically, in order to change the threshold currents Ithl and Ith2 in such a gradient, in this embodiment, as described above, the divided voltages Va and Vb are generated by dividing the source voltage Vs of the power MOSFET 15. The terminal voltage Vo of the external resistor 12 is compared with these.
  • the threshold currents Ithl and Ith2 change linearly according to the drain-source voltage Vds of the power MOSFET 15 together with the divided voltages Va and Vb, and the same voltage Vds decreases in the high voltage region.
  • the voltage Vds increases in the low voltage region.
  • the constant voltage Vt is reduced by the force FET 66 and the bias resistor 68 that cause the load current Ip to rise rapidly in the above-described abnormal situation. Since it is applied, stable start-up operation can be performed.
  • the drain-source voltage Vds of the power MOSFET 15 is very high, and an appropriate threshold current can be obtained even in a region.
  • line L3 shows the transition of the threshold current Ithl for short circuit abnormality detection
  • line L4 shows the transition of the threshold current Ith2 for overcurrent abnormality detection.
  • 1 shows the range of variation in the manufacturing stage. In this way, in the stage of manufacturing the semiconductor device 11, the force that causes variation in the resistance values of the voltage dividing resistors R1 to R3 is manufactured in the same chip or in the same package. The resistance values of these also vary in the same direction (the direction in which the resistance value decreases or increases), and the partial pressure ratios do not change.
  • the external resistor 12 by setting the external resistor 12 to an appropriate resistance value according to the abnormal current level to be detected (current level at the time of short circuit abnormality, current level at the time of overcurrent abnormality), the voltage dividing resistors R1 to R3 It is possible to detect anomalies with high accuracy without being affected by variations in resistance values.
  • FIG. 4 shows the second embodiment.
  • the difference from the first embodiment is the configuration of the bias circuit, and the other points are the same as in the first embodiment. Therefore, the same reference numerals as those in the first embodiment are given and the duplicate description is omitted, and only different points will be described next.
  • a noise circuit is provided on the upstream end side of the voltage dividing circuit 60, that is, between the power supply terminal P2 and the voltage dividing circuit 60.
  • the downstream end of the bias resistor 68 described above is connected to the connection point between the source S of the power MOSFET 15 and the voltage dividing resistor R1.
  • the FET70 receives the low level control signal S1 at the input terminal P1. When turned on, it becomes energized and energization between the power supply terminal P2 and the bias resistor 68 is allowed. Thus, a voltage corresponding to the voltage drop of the bias resistor 68 is applied between the power supply terminal P2 and the voltage dividing resistor R1, and the divided voltages Va and Vb are biased to the power supply voltage Vcc side.
  • the bias resistor 68 functions as a “bias circuit” of the present invention
  • the FET 70 functions as a “leakage current cutoff circuit” of the present invention.
  • the voltage dividing circuit 60 is configured by the three voltage dividing resistors R1 to R3, and the two-stage current abnormality of the short circuit abnormality and the overcurrent abnormality is detected.
  • a configuration in which one current abnormality is detected by two voltage dividing resistors or a configuration in which three or more current abnormalities are detected by four or more voltage dividing resistors may be employed.
  • the plurality of voltage dividing resistors (voltage dividing resistors R1 to R3) have the same resistance value, but the present invention is not limited to this, and may have different resistance values. Good.
  • the positive logic circuit that outputs the high level output signals S2 and S4 when the terminal voltage Vo exceeds the divided voltages Va and Vb in the comparators 62 and 64, respectively.
  • it may of course be composed of a negative logic circuit that outputs low level output signals S2, S4.
  • the current-voltage conversion circuit has only the external resistor 12.
  • an RC parallel circuit may be used.
  • an RC parallel circuit including a first resistance element and a capacitor connected in series to each other and a second resistance element connected in parallel to the first resistance element and the capacitor may be used.
  • Such an RC parallel circuit exhibits a characteristic that the conversion rate of the load current into the load current force voltage increases with the passage of load current. In other words, for example, a short circuit error in an external circuit (such as a load or wiring member of a control target device) or a short circuit!
  • the output voltage rises due to an increase in the conversion rate in the RC parallel circuit as the energization time elapses, and an abnormal signal is output when the threshold current is exceeded .
  • the time during which the abnormal current is applied from when the current abnormality occurs to when the abnormal signal is output becomes longer as the abnormal current level is larger and shorter.
  • the power supply control device immediately outputs an abnormal signal when a high level abnormal current flows in an external circuit (for example, a wiring member (wire)) connected to the semiconductor switch element, and a relatively low level abnormal current.
  • an external circuit for example, a wiring member (wire)
  • a current flows, it operates to output an abnormal signal after a certain energization time has passed.
  • the circuit constant of RC parallel circuit resistance value of each resistance element, capacitance of capacitor
  • this maximum current amount is adjusted by adjusting the resistance value of at least one of the first resistance element and the second resistance element. A value corresponding to the maximum allowable current value of the element can be set.
  • the resistance value of the second resistance element the convergence value of the detected current when the overcurrent state continues for a long time can be adjusted. Further, by adjusting the values of the first and second resistance elements and the capacitor, it is possible to adjust the degree of convergence over time of the relationship curve of the detection current and the energization time.
  • the power MOSFET 15 is used as the semiconductor switch element.
  • the present invention is not limited to this, and another bipolar transistor or a bipolar transistor may be used.
  • the force of the so-called sensing method using the sense MOSFET 16 as the current detection circuit is not limited to this.
  • a shunt resistor is provided in the energization path, and this voltage drop is used.
  • a so-called shunt method for detecting a load current may be used.
  • the voltage dividing circuit 60 is used as the voltage generating circuit.
  • the present invention is not limited to this, and any voltage may be used as long as it outputs a voltage corresponding to the output side voltage of the semiconductor switch element.
  • the output side voltage of the semiconductor switch element is input to the control terminal, and this output side voltage is supplied.
  • a switch element that flows a current according to the pressure and a resistor through which a current from the switch element flows may be used, and the terminal voltage of this resistor may be used as the generated voltage! /.
  • the FET and the resistor are used as the bias circuit.
  • the present invention is not limited to this.
  • a constant voltage element such as a diode or a Zener is provided in the current path flowing through the voltage dividing circuit 60.
  • the terminal voltage of the constant voltage element may be applied as a bias voltage.

Abstract

　パワーＭＯＳＦＥＴ１５のソース端子Ｓとグランドとの間に分圧抵抗Ｒ１，Ｒ２，Ｒ３を直列接続してなる分圧回路６０が配されている。接続点Ａの分圧電圧Ｖａはコンパレータ６２の一方の入力端子に与えられ、接続点Ｂの分圧電圧Ｖｂはコンパレータ６４の一方の入力端子に与えられる。外付け抵抗１２が接続された外部端子Ｐ４とＦＥＴ３０との接続ラインにはコンパレータ６２，６４の他方の入力端子が接続されている。

Description

明 細 書
電力供給制御装置及び半導体装置
技術分野
[0001] 本発明は、電力供給制御装置及び半導体装置に関する。
背景技術
[0002] 従来、電源と負荷とを接続する通電路に、例えばパワー MOSFETなどの大電力 用半導体スィッチ素子を介設し、この半導体スィッチ素子をオンオフさせることにより 負荷への電流供給を制御するようにした電力供給制御装置が提供されている。この ような電力供給制御装置では、例えば負荷の短絡によって過電流 (異常電流）が流 れた場合、上記半導体スィッチ素子の制御端子 (例えば MOSFETであればゲート） の電位を制御して当該半導体スィッチ素子をオフにすることにより、上記半導体スィ ツチ素子自体を保護する自己保護機能を有するものが知られて 、る。具体的には、 例えば特開 2001— 217696公報に示すように、電流検出抵抗を半導体スィッチ素 子の負荷端子 (例えば MOSFETであればソースまたはドレイン）に直列に接続し、こ の抵抗での電圧降下を検出して、この電圧降下が所定レベル以上になると過電流異 常であるとして半導体スィッチ素子をオフして遮断状態とするようなものがある。
[0003] ところで、半導体スィッチ素子に流れる負荷電流と閾値とを比較することで過電流 異常を検出しょうとした場合、半導体スィッチ素子のオン動作開始から安定状態にな るまでの過程で、その半導体スィッチ素子に流れる電流は、所定の負荷線に沿って 変化しうるものであるため、閾値を固定のレベルに設定してしまうと、場合によっては 、過電流異常の発生力もその検出まで時間を要してしまうといった問題がある。例え ば、図 5はパワー MOSFETのドレイン ソース間電圧 Vdsと流れる電流 Idとを示すも のである。負荷が正常状態の場合、パワー MOSFETがオンした際の、ドレインーソ ース間電圧 Vds及び電流 Idの値は、このパワー MOSFETのオン状態で点 B0から 負荷線 L0に沿って変化し、安定点 AOに到達した時点で安定するのが理想的である
[0004] し力しながら、負荷の短絡などの異常事態が発生して 、る場合、起動時に点 B0か ら出発しても、その負荷での電圧降下が極めて少ないため、パワー MOSFETのソー ス電圧はほとんど上昇しない。即ち、パワー MOSFETのドレイン ソース間電圧 Vd sがあまり変化しな 、状態で、パワー MOSFETを流れる電流 Idが急激に上昇してし まう。しカゝしながら、閾値を固定レベルとする場合（同図でライン L7)、負荷線全体を 網羅するレベルに設定する必要があるため、上記のように、パワー MOSFETのオン 直後に短絡が生じている場合には、ライン L6に示すように、閾値に達するのにある程 度の時間がかかり、パワー MOSFETでの電力損失も大きぐその間保護を図ること ができない。
[0005] 本発明は、上記実情に基づいてなされたものであって、過電流検出機能を備えた 電力供給制御装置において、過電流異常を迅速に検出し、適切な保護を実施しうる 構成を提供することを目的とする。
発明の開示
[0006] 本発明は、電源と負荷との間に設けられて前記電源から前記負荷への電力供給を 制御する電力供給制御装置であって、前記電源から前記負荷への通電路に配され る半導体スィッチ素子と、前記半導体スィッチ素子に流れる負荷電流を検出する電 流検出回路と、前記半導体スィッチ素子の出力側電圧に応じた電圧を発生する電圧 発生回路と、前記電流検出回路からの検出信号と前記電圧発生回路の発生電圧と に基づき、前記半導体スィッチ素子に流れる負荷電流が前記発生電圧に応じた閾 値電流を超える場合に異常信号を出力する異常検出回路とを備える。
[0007] 本発明に係る電力供給制御装置は、半導体スィッチ素子の出力側電圧 (半導体ス イッチ素子が MOSFETであって Nch型ならばソース電圧、 Pch型ならばドレイン電 圧）の増減に応じて増減するように閾値電流を設定できるため、一定レベルの閾値を 設定するような構成と比較して、例えば負荷の短絡が生じた場合に、負荷電流のレ ベルが即座に閾値電流レベルに達することとなり、迅速な保護が図られる。
[0008] また、近年では、有用な機能を半導体チップ内に設けてワンチップィ匕した、或いは 複数のチップで構成されたものをワンパッケージィ匕した高機能な半導体装置 (インテ リジェントパワーデバイス）が望まれている。し力しながら、このような半導体装置に過 電流検出機能を設けようとした場合、電流検出或いは閾値設定に用いる素子特性の ばらつきが問題となる。即ち、過電流をシャント抵抗やセンス FET等で検出し、所定 の閾値と比較して異常検出を行おうとする場合、閾値設定用の抵抗を半導体装置の 内部に設けると、製造上のばらつきに起因して閾値を精度高く設定できず、その結果 、異常検出精度の低下を招いてしまう。
[0009] そこで、異常検出のための閾値電圧を生成する分圧回路を半導体装置の内部に 設ける一方で、センス電流が流れる抵抗を外付け抵抗として半導体装置の外部に設 ける構成にすることが望ましい。ここで、分圧回路を構成する各抵抗素子は、半導体 装置の製造過程に起因する抵抗値のばらつき (いわゆる倍半分とも称されるような大 きなばらつき）が生じる。しかし、同一チップ或いは同一パッケージ内における複数の 抵抗素子について、それらの抵抗値は同方向（抵抗値が減少する方向、或いは、増 大する方向）にばらつき、分圧比は一定となる。従って、外付け抵抗を、検出したい 異常電流レベルに応じた適切な抵抗値のものとすることで、上記抵抗値のばらつき に影響させることなく精度の高い異常検出を行うことができる。
図面の簡単な説明
[0010] [図 1]本発明の実施形態 1の電力供給制御装置の全体構成を例示するブロック図
[図 2]図 1の電力供給制御装置の過電流検知回路 (異常検出回路)の構成を主として 例示する回路図
[図 3]センス MOSFETのドレイン ソース間電圧及び分圧電圧と、センス電流 Isとの 関係を示す図
[図 4]実施形態 2の電力供給制御装置の過電流検知回路 (異常検出回路)の構成を 主として例示する回路図
[図 5]閾値を一定に設定する場合の問題点を説明する説明図
符号の説明
[0011] 10· ··電力供給制御装置
11· ··半導体装置
12· · ·外付け抵抗 (電流電圧変換回路）
15· · 'パワー MOSFET (半導体スィッチ素子、パワー FET)
16…センス MOSFET (電流検出回路、センス FET) 60· · ·分圧回路 (電圧発生回路）
61…電源
62, 64· ··コンパレータ（異常検出回路）
63· ··通電路
66· · 'FET (バイアス回路）
68· · 'バイアス用抵抗 (バイアス回路）
70· · -FET (漏れ電流遮断回路）
Ip…負荷電流
Is…センス電流 Is (検出信号）
Ithl、 Ith2…閾値電流
Ρ4· ··外部端子
S2- - 'ハイレベルの出力信号 (異常信号）
S4- · 'ハイレベルの出力信号 (異常信号）
Va, Vb…分圧電圧 (発生電圧）
Vo…端子電圧 (電流電圧変換回路の出力電圧）
Vs…ソース電位 (半導体スィッチ素子の出力側電圧）
発明を実施するための最良の形態
<実施形態 1 >
本発明の実施形態 1を図 1から図 3及び図 5を参照しつつ説明する。
(1)全体構成
図 1は、本実施形態に係る電力供給制御装置 10の全体構成を示すブロック図であ り、同図に示すように、本実施形態の電力供給制御装置 10は、それが備えるパワー MOSFET15 (本発明の「半導体スィッチ素子、パワー FET」の一例）が電源 61 (車 両用電源）と負荷 50との間の通電路 63に接続され、このパワー MOSFET15をオン オフさせることで電源 61から負荷 50への電力供給を制御するようになっている。なお 、本実施形態では、電力供給制御装置 10は図示しない車両に搭載され、負荷 50と して例えば車両用のランプ、クーリングファン用モータやデフォッガー用ヒータなどの 駆動制御をするために使用される。
[0013] 電力供給装置 10は、図 1に示すように、ワンチップ化された半導体装置 11に、入力 端子 Pl、電源 (Vcc)端子 P2、出力端子 P3、外部端子 P4及びダイァグ出力端子 P5 が設けられた構成になっている。半導体装置 11は、入力端子 P1が操作スィッチ 52 に接続され、電源端子 P2が電源 61に接続され、出力端子 P3が負荷 50に接続され 、外部端子 P4が後述する外付け抵抗 12 (本発明の「電流電圧変換回路」の一例）に 接続されている。
[0014] 入力端子 P1は、操作スィッチ 52がオフされているときは電源電圧 Vcc側にプルアツ プされており、操作スィッチ 52がオンされることでローレベルの制御信号 S1 (負荷駆 動指令信号）が入力インターフェース 45に入力されるようになっている。入力インター フェース 45にローレベルの制御信号 S1が入力されることで FET47がオン状態となり 、保護用論理回路 40が通電される構成になっている。
[0015] 保護用論理回路 40にはチャージポンプ回路 41とターンオフ回路 42とが接続され ており、さらに過電流検知回路 13、過温度検知回路 48も接続されている。また、パヮ 一 MOSFET15のドレイン端子 D及びゲート端子 Gの間にはダイナミッククランプ 44 が接続されている。なお、過温度検知回路 48は、パワー MOSFET15近傍の温度を 検出し、これが所定の閾値温度を超えた場合に温度異常としてハイレベルの出力信 号 S3を出力する。
[0016] チャージポンプ回路 41の出力は、パワー MOSFET15のゲート端子 Gに与えられ るとともに、過電流検知回路 13内のセンス MOSFET16のゲート端子 Gに与えられる (図 3参照）。ターンオフ回路 42は、パワー MOSFET15のドレイン端子 Dとソース端 子 Sとの間に設けられ、パワー MOSFET15及びセンス MOSFET16のゲート端子 Gにそれぞれ接続されている。後述するように、チャージポンプ回路 41及びターンォ フ回路 42は、保護用論理回路 40からの制御信号 S5に基づき駆動されて、パワー M OSFET15及びセンス MOSFET16に通電動作ないし遮断動作をさせる。
[0017] (2)過電流検知回路
次に、過電流検知回路 13について説明する。図 2は、電力供給制御装置 10の過 電流検知回路 13を主として示す回路図である。同図に示すように、過電流検知回路 13は、パワー MOSFET15の電流量に応じたセンス電流が流れるセンス MOSFET 16 (本発明の「電流検出回路、センス FET」の一例）を備えている。パワー MOSFE T15及びセンス MOSFET16については、ドレイン端子 Dが共通接続されて電源端 子 P2に接続される複数の MOSFETが配列され、ほとんどの MOSFET群力 ソース 端子 Sを出力端子 P3に共通接続することでパワー MOSFET15が構成され、残りの MOSFET群力 ソース端子 Sを共通接続することでセンス MOSFET16が構成され ている。なお、パワー MOSFET15を構成する MOSFET群の数と、センス MOSFE T16を構成する MOSFET群の数との比が概ねセンス比 kである。パワー MOSFET 15のソース端子 S及びセンス MOSFET16のソース端子 Sは、オペアンプ 18の各入 力端子にそれぞれ接続されており、このオペアンプ 18の出力側には、 FET20のゲ ート端子が接続されている。
[0018] このように、パワー MOSFET15及びセンス MOSFET16のドレイン端子 D同士、ソ ース端子 S同士を互 、に同電位することで、パワー MOSFET15に流れる負荷電流 I pに対して安定した一定比率のセンス電流 Is (本発明の「検出信号」の一例）をセンス MOSFET16に流すことができる。これらのパワー MOSFET15及びセンス MOSF ET16は、操作スィッチ 52がオンとなって入力端子 P1からローレベルの制御信号 S1 が入力されることを前提条件として通電動作するように構成されている。
[0019] センス MOSFET16からのセンス電流 Isは、 FET24及び FET26からなるカレントミ ラー回路によってセンス電流 Isと同レベルのミラー電流 Is，が FET26及び FET28の 接続ラインに流れる。そして、更に FET28及び FET30からなるカレントミラー回路に よってセンス電流 Isと同レベルのミラー電流 Is" (以下、これらのミラー電流 Is'、 Is"を 単に「センス電流 Is」と称することがある）が FET30及び外部端子 P4に流れるように なっている。
[0020] さて、パワー MOSFET15のソース端子 Sとグランドとの間には、複数（例えば 3つ） の分圧抵抗 Rl, R2, R3を直列接続してなる分圧回路 60 (本発明の「電圧発生回路 」の一例）が配されている。これにより、分圧抵抗 R1と分圧抵抗 R2との接続点 Aの分 圧電圧 Va (本発明の「発生電圧」の一例）、分圧抵抗 R2と分圧抵抗 R3との接続点 B の分圧電圧 Vb (本発明の「発生電圧」の一例）はそれぞれ、パワー MOSFET15の ソース電位 Vs (本発明の「半導体スィッチ素子の出力側電圧」の一例）を 3つの分圧 抵抗 R1〜R3の抵抗比に応じて分圧されたレベルとなる。ここで、分圧抵抗 R1〜R3 は、予め一定の抵抗比率 (例えば分圧抵抗 R1の抵抗値：分圧抵抗 R2の抵抗値：分 圧抵抗 R3の抵抗値 = 1 : 1 : 1)のものが選択されている。
[0021] そして、接続点 Aの分圧電圧 Vaはコンパレータ 62 (本発明の「異常検出回路」の一 例）の一方の入力端子 (負入力端子）に与えられ、接続点 Bの分圧電圧 Vbはコンパ レータ 64 (本発明の「異常検出回路」の一例)の一方の入力端子 (負入力端子）に与 えられる。 FET30と外部端子 P4との接続ラインにはコンパレータ 62, 64の他方の入 力端子が接続されている。また、両コンパレータ 62, 64の他方の入力端子 (正入力 端子）は、上記外部端子 P4に接続されている。
[0022] また、分圧回路 60とグランドとの間 (本発明の「分圧回路の下流端側」の一例）には 、ダイオード接続 (ゲート端子 Gとドレイン端子 Dとが共通接続)された FET66が配さ れている。そして、 FET66のゲート端子 Gは、バイアス用抵抗 68及び FET70を介し て電源端子 P2に接続されている。 FET70は、入力端子 P1にローレベルの制御信 号 S1が入力される（本発明の「半導体スィッチ素子への入力信号がアクティブのとき 」の一例）ことでオンして通電状態となって電源端子 P2とバイアス用抵抗 68との間の 通電を許容する。そして、 FET66によって分圧回路 60とグランドとの間に定電圧 Vt ( ノ ィァス）が付与される。従って、 FET66及びバイアス用抵抗 68が本発明の「バイァ ス回路」として機能し、 FET70が本発明の「漏れ電流遮断回路」として機能する。
[0023] このような構成により、入力端子 P1にハイレベルの制御信号 S1が入力されていると き、即ち、負荷駆動指令信号が入力されいないときは、 FET70が遮断状態にあり、こ れにより、電源 61からバイアス用抵抗 68、分圧回路 60を介して負荷 50へ流れ込む 漏れ電流、また、電源 61からバイアス用抵抗 68、 FET66のドレイン—ソース間を介 してグランドへ流れ込む漏れ電流を阻止して電源 61の容量低下を抑えることができ る。なお、本実施形態では、 FET66, 70、バイアス用抵抗 68も、半導体装置 11内に 収容されている。また、半導体装置 11には、図示しないグランド接続用の端子が設け られており、上記 FET24, 26, 47, 66の下流端がこの端子に共通接続されている。
[0024] コンパレータ 62は、センス電流 Isレベルに応じて変動する外付け抵抗 12の端子電 圧 Vo (外部端子 P4の電位 本発明の「電流電圧変換回路の出力電圧」の一例）と接 続点 Aの分圧電圧 Vaとを比較する。そして、コンパレータ 62は、大きなレベルのセン ス電流 Isが外付け抵抗 12に流れて端子電圧 Voが分圧電圧 Vaを上回ったときにノヽ ィレベルの出力信号 S2 (本発明の「異常信号」の一例）を出力する。この分圧電圧 V aは、 （2Z3) · (Vs-Vt) +Vt (Vs :パワー MOSFET15のソース電位）であり、電力 供給制御装置 10に連なる外部回路 (例えば負荷 50など)の負荷抵抗に応じて、外 付け抵抗 12の抵抗値を変えることで閾値電流値を自由に設定することができる。な お、本実施形態では、例えば負荷 50が短絡してパワー MOSFET15に大電流が流 れる短絡異常 (ショートカレント）時に端子電圧レベル Voが分圧電圧 Vaを上回ってコ ンパレータ 62からハイレベルの出力信号 S2が出力されるようになって!/、る。そして、 端子電圧 Voが分圧電圧 Vaに達したときにパワー MOSFET15に流れる負荷電流 I pレベル力 短絡異常検出用の閾値電流 Ithl(=k' (Va/r) k:センス比、 r:外付け 抵抗 12の抵抗値)である。
[0025] 一方、コンパレータ 64は、外付け抵抗 12の端子電圧 Voと接続点 Bの分圧電圧 Vb とを比較する。そして、コンパレータ 64は、負荷 50の定格電流 (設計時に保証される 負荷 (機器)の使用限度電流値)よりも大きなレベルのセンス電流 Isが外付け抵抗 12 に流れて端子電圧 Voが分圧電圧 Vbを上回ったときにハイレベルの出力信号 S4 (本 発明の「異常信号」の一例）を出力する。この分圧電圧 Vbは、 (1/3) · (Vs-Vt) + Vtであり、これも負荷 50の負荷抵抗に応じて、外付け抵抗 12の抵抗値を変えること で閾値電流値を自由に設定することができる。なお、ここでは、外付け抵抗 12の抵抗 値は、例えば上記短絡異常ではないが何らかの原因でパワー MOSFET15に短絡 異常時よりも小さく定格電流よりも大きい電流が流れる過電流異常 (オーバーカレント )時に端子電圧レベル Voが分圧電圧 Vbを上回ってコンパレータ 64からハイレベル の出力信号 S4が出力されるようになっている。そして、端子電圧 Voが分圧電圧 Vb に達したときにパワー MOSFET15に流れる負荷電流 Ipレベルが、過電流異常検出 用の閾値電流 Ith2(=k' (VbZr))である。
[0026] (3)保護用論理回路
保護用論理回路 40は、ローレベルの制御信号 S1を受けることで起動し、正常時は 、ローレベルの制御信号 S5を出力してチャージポンプ回路 41を駆動させ、このチヤ ージポンプ回路 41は昇圧した電圧をパワー MOSFET15及びセンス MOSFET16 の各ゲート ソース間に与えてオンして通電状態にさせるように動作する。一方、保 護用論理回路 40は、ローレベルの出力信号 S2或いはローレベルの出力信号 S4を 受けた電流異常検出時には、ハイレベルの制御信号 S5を出力して、チャージポンプ 回路 41をオフさせるとともにターンオフ回路 42を駆動させる。これにより、パワー MO SFET15及びセンス MOSFET16の各ゲート—ソース間の電荷を放電し、遮断させ るように動作する。
[0027] なお、この遮断動作は、制御信号 S1が再入力（例えば負荷駆動信号が入力）され ない限り通電状態に復帰することができない、自己復帰不能な遮断動作であっても、 或いは、ローレベルの出力信号 S2, S4のいずれかを受けたときはパワー MOSFET 15等を通電状態に復帰させる、自己復帰可能な遮断動作であってもよい。
[0028] なお、出力信号 S2, S4は OR回路 49にも入力されるようになっており、ハイレベル の出力信号 S2, S4、過温度検知回路 48からの温度異常を示すハイレベルの出力 信号 S3のいずれかが入力された場合には、 FET46をオンしてダイァグ出力端子 P5 に連なるプルアップ抵抗 54を利用して外部回路 (例えば警告ランプ等）に異常を示 す信号が出力される。なお、この出力信号 S3は、保護用論理回路 40にも入力される ようになっており、このときも保護用論理回路 40はノ、ィレベルの制御信号 S5を出力し てパワー MOSFET15等に上述の自己復帰可能な遮断動作をさせるようになつてい る。
[0029] (4)本実施形態の効果
図 3は、パワー MOSFET15のドレイン ソース間電圧 Vds及び閾値電流 Ithl, Ith 2と、パワー MOSFET15に流れる負荷電流 Ip (=k'Is)との関係を示す図である。横 軸は、センス MOSFET16のドレイン—ソース間電圧 Vdsを示し、縦軸は、そのドレイ ンーソース間電圧 Vdsに応じた閾値電流 Ithl, Ith2及び負荷電流 Ipを示している。同 図中、ライン L1は負荷 50の負荷抵抗によって定まる負荷電流 Ipの変化を示す負荷 線であり、ライン L2はパワー MOSFET15のオン抵抗によって定まる負荷電流 Ipの 変化を示すオン抵抗線である。なお、センス電流 Isは、負荷電流 Ipに比例した変化 を示す。以下の説明では、負荷電流 IPを例に挙げて説明する。
[0030] 負荷 50が正常状態の場合、パワー MOSFET15がオンすると、パワー MOSFET 15のドレイン ソース間電圧 Vds及び負荷電流 Ipの安定点は、負荷線 L1とオン抵 抗線 L2との交点 Aとなる。即ち、パワー MOSFET15のドレイン—ソース間電圧 Vds 及び負荷電流 Ipの値は、パワー MOSFET15のオン状態が維持された状態で、点 B (Vs (パワー MOSFET15のソース電圧） =0、 Id (パワー MOSFET15のドレイン電 流） =0の状態)から、負荷線 L1に沿って変化し、安定点（交点 A)に到達した時点で 安定するのが理想的である。なお、図 3では負荷線 L1が 3本示されている力 これら に囲まれる領域が半導体装置 11の製造段階におけるばらつき範囲を示している。
[0031] ところが、負荷 50が短絡して 、るなどの異常事態が発生して 、る場合、起動時に点 Bから出発しても、その負荷 50での電圧降下が極めて少ないため、パワー MOSFE T15のソース電圧 Vsはほとんど上昇しない。即ち、パワー MOSFET15のドレイン ソース間電圧があまり変化しない状態で、負荷電流 Ipが点 Bから出発して急激に上 昇することとなる（図 3でライン L5参照)。
[0032] ここで、仮に、各閾値電流が固定とされている場合には、図 5に示すように、その閾 値電流は安定点 Aよりも高い値に設定しなくてはならないから、ソース電圧 Vsが低く 、ドレイン ソース間電圧 Vdsが高い、パワー MOSFET15のオン動作の初期段階 では、各電流異常を検出するまでに時間を要してしまう。従って、電流異常を迅速に 検出するには、ドレイン ソース間電圧 Vdsが高い領域では閾値電流を低ぐ同電圧 Vdsが低くなつた領域では閾値電流が高くなることが望ましい。
[0033] そこで、本実施形態では、図 3のライン L3, L4に示すように、閾値電流 Ithl, Ith2が 、基本的に負荷線 L 1とほぼ同じ勾配でドレイン ソース間電圧 Vdsに応じて変化す るように設定している。具体的には、閾値電流 Ithl, Ith2の変化態様をこのような勾配 とするため、本実施形態では、上述したように、パワー MOSFET15のソース電圧 Vs を分圧した分圧電圧 Va, Vbを生成し、これらと外付け抵抗 12の端子電圧 Voとを比 較するようにした。これにより、分圧電圧 Va, Vbと共に、閾値電流 Ithl, Ith2が、パヮ 一 MOSFET15のドレイン ソース間電圧 Vdsに応じて直線的に変ィ匕し、同電圧 Vd sが高 ヽ領域で低ぐ同電圧 Vdsが低 ヽ領域で高くなる。 [0034] また、ソース電圧 Vsが低ぐドレイン ソース間電圧 Vdsが高い領域では、上記異 常事態時において負荷電流 Ipが急上昇してしまうこととなる力 FET66及びバイアス 用抵抗 68によって定電圧 Vtが印加されるため、安定した立ち上がり動作を行うこと ができる。これにより、パワー MOSFET15のドレイン—ソース間電圧 Vdsが非常に 高 、領域でも適切な閾値電流とすることができ、閾値電流を一定値とする構成と比較 して適切な閾値電流として、迅速かつパワー MOSFET15での電力損失が小さい状 態での遮断が可能となる。なお、図 3中の Itは、上記定電圧 Vtに対応した電流であり 、パワー MOSFET15がオフされ、かつ、 FET66がオンしたときに当該 FET66に流 れる電流である。
[0035] また、図 3でライン L3は短絡異常検出用の閾値電流 Ithlの推移を示しており、ライ ン L4は過電流異常検出用の閾値電流 Ith2の推移を示しており、やはり半導体装置 1 1の製造段階におけるばらつき範囲を示している。このように、半導体装置 11を製造 する段階において、分圧抵抗 R1〜R3の抵抗値のばらつきが生じる力 これらは同 一チップ或いは同一パッケージ内で製造されるため、いずれの分圧抵抗 R1〜R3の 抵抗値も同方向（抵抗値が減少する方向、或いは、増大する方向）にばらつき、互い の分圧比は変わらない。従って、外付け抵抗 12を、検出したい異常電流レベル (短 絡異常時の電流レベル、過電流異常時の電流レベル）に応じた適切な抵抗値のもの とすることで、分圧抵抗 R1〜R3の抵抗値のばらつきに影響されることなく精度の高 い異常検出を行うことができる。
[0036] <実施形態 2>
図 4は実施形態 2を示す。前記実施形態 1との相違は、バイアス回路の構成にあり、 その他の点は前記実施形態 1と同様である。従って、実施形態 1と同一符号を付して 重複する説明を省略し、異なるところのみを次に説明する。
図 4に示すように、本実施形態では、ノィァス回路を分圧回路 60の上流端側、即ち 、電源端子 P2と分圧回路 60との間に設けた構成となっている。具体的には、前述し たバイアス用抵抗 68の下流端がパワー MOSFET15のソース Sと分圧抵抗 R1との 接続点に接続されている。
以上の構成により、 FET70は、入力端子 P1にローレベルの制御信号 S1が入力さ れることでオンして通電状態となって電源端子 P2とバイアス用抵抗 68との間の通電 を許容する。これにより、電源端子 P2と分圧抵抗 R1との間には、バイアス用抵抗 68 の電圧降下分の電圧が付与され、各分圧電圧 Va, Vbは電源電圧 Vcc側にバイアス される。このとき、バイアス用抵抗 68が本発明の「バイアス回路」として機能し、 FET7 0が本発明の「漏れ電流遮断回路」として機能する。このような構成であれば、 FET6 6が不要となる分だけ上記実施形態 1に比べてバイアス回路の構成が簡単になると いうメリットがある。
[0037] <他の実施形態 >
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく 、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも 要旨を逸脱しない範囲内で種々変更して実施することができる。
(1)上記各実施形態では、分圧回路 60を 3つの分圧抵抗 R1〜R3によって構成し 、短絡異常と過電流異常の 2段階の電流異常を検出する構成としたが、これに限ら ず、例えば 2つの分圧抵抗によって 1つの電流異常を検出する構成、或いは、 4っ以 上の分圧抵抗によって 3つ以上の電流異常を検出する構成であってもよい。
[0038] (2)上記各実施形態において、複数の分圧抵抗 (分圧抵抗 R1〜R3)は、同一の 抵抗値としたが、これに限らず、互いに異なる抵抗値のものであってもよい。
[0039] (3)上記各実施形態では、各コンパレータ 62, 64において各分圧電圧 Va, Vbを 端子電圧 Voが上回ったときにハイレベルの出力信号 S2, S4を出力する正論理回路 としたが、ローレベルの出力信号 S2, S4を出力する負論理回路で構成したものであ つても勿論よい。
[0040] (4)上記各実施形態では、電流電圧変換回路として、外付け抵抗 12のみの構成と したが、これに限らず、 RC並列回路であってもよい。例えば、互いに直列接続された 第 1抵抗素子及びコンデンサと、これらの第 1抵抗素子及びコンデンサに対して並列 接続される第 2抵抗素子と、を有して構成された RC並列回路であってもよい。このよ うな RC並列回路は、負荷電流の通電時間経過に伴ってその負荷電流力 電圧への 変換率を増大させる特性を示す。つまり、例えば外部回路 (制御対象装置等の負荷 や配線部材など)の短絡異常や、短絡して!/、なくても負荷の定格電流よりも大き!ヽ電 流が半導体スィッチ素子に流れる過電流異常が発生した場合、その通電時間経過 に伴う RC並列回路での変換率の増大により出力電圧が上昇し、閾値電流を超えた ときに異常信号が出力される。そして、上記電流異常発生時から異常信号出力時ま での異常電流の通電時間は、その異常電流レベルが大きいほど短ぐ小さいほど長 くなる。
要するに、電力供給制御装置は、半導体スィッチ素子に連なる外部回路 (例えば 配線部材 (電線)）に高いレベルの異常電流が流れたときには即時的に異常信号を 出力し、比較的に低いレベルの異常電流が流れたときにはある程度の通電時間を経 過した後に異常信号を出力するように動作する。これにより、外部回路に大電流が流 れて焼損などすることを抑制することが可能となる。また、 RC並列回路の回路定数（ 各抵抗素子の抵抗値、コンデンサの容量)を変更することで、その出力電圧が閾値 電圧を超えるまでの検出電流一通電時間の関係曲線を適切なものに調整することが できる。また、 RC並列回路に流れる検出電流の最大電流量が有限となるため、この 最大電流量を、第 1抵抗素子、第 2抵抗素子のうち少なくともいずれか一方の抵抗値 を調整することにより半導体スィッチ素子の最大許容電流値に対応した値に設定す ることができる。また、第 2抵抗素子の抵抗値を調整することにより過電流状態が長時 間継続した場合における検出電流の収束値を調整することができる。更に、第 1及び 第 2の抵抗素子及びコンデンサの値を調整することにより検出電流一通電時間の関 係曲線の経時的な収束度合 、を調整することができる。
[0041] (5)上記各実施形態では、半導体スィッチ素子としてパワー MOSFET15としたが 、これに限らず、他のュ-ポーラトランジスタであっても、バイポーラトランジスタであつ てもよい。
[0042] (6)上記各実施形態では、電流検出回路としてセンス MOSFET16を利用した、い わゆるセンス方式とした力 これに限らず、例えば通電路にシャント抵抗を設けてこの 電圧降下分に基づき負荷電流を検出する、いわゆるシャント方式であってもよい。
[0043] (7)上記各実施形態では、電圧発生回路として分圧回路 60を利用したが、これに 限らず、半導体スィッチ素子の出力側電圧に応じた電圧を出力するものであればよく 、例えば、半導体スィッチ素子の出力側電圧が制御端子に入力され、この出力側電 圧に応じた電流を流すスィッチ素子と、そのスィッチ素子からの電流が流れる抵抗と を備え、この抵抗の端子電圧を発生電圧とする構成であってもよ!/、。
(8)上記各実施形態では、バイアス回路として FET及び抵抗を用いた構成としたが 、これに限らず、例えば分圧回路 60に流れる電流路に、ダイオードまたはツエナ一な どの定電圧素子を設けて、この定電圧素子の端子電圧をバイアス電圧として付与す る構成であってもよい。

Claims

請求の範囲
[1] 電源と負荷との間に設けられて前記電源力 前記負荷への電力供給を制御する電 力供給制御装置であって、
前記電源から前記負荷への通電路に配される半導体スィッチ素子と、
前記半導体スィッチ素子に流れる負荷電流を検出する電流検出回路と、 前記半導体スィッチ素子の出力側電圧に応じた電圧を発生する電圧発生回路と、 前記電流検出回路からの検出信号と前記電圧発生回路の発生電圧とに基づき、 前記半導体スィッチ素子に流れる負荷電流が前記発生電圧に応じた閾値電流を超 える場合に異常信号を出力する異常検出回路とを備えることを特徴とする電力供給 制御装置。
[2] 前記電圧発生回路は、前記半導体スィッチ素子の出力側電圧を分圧する分圧回 路であり、この分圧電圧が前記発生電圧とされることを特徴とする請求の範囲第 1項 に記載の電力供給制御装置。
[3] 前記半導体スィッチ素子はパワー FETであると共に、前記電流検出回路は前記パ ヮー FETに流れる負荷電流に対し所定関係のセンス電流が流れるセンス FETを有 して構成され、
前記センス FETに流れるセンス電流を電圧に変換する電流電圧変換回路を備え、 前記異常検出回路は、当該電流電圧変換回路の出力電圧が前記発生電圧を超え た場合に前記異常信号を出力する構成とされていることを特徴とする請求の範囲第
2項に記載の電力供給制御装置。
[4] 前記パワー FET、前記センス FET及び前記異常検出回路は、ワンチップ化された
、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体装置とさ れ、
前記分圧回路は前記半導体装置の内部に設けられ、
前記電流電圧変換回路は前記半導体装置の外部に設けられる外付け抵抗である ことを特徴とする請求の範囲第 3項に記載の電力供給制御装置。
[5] 前記分圧回路は、複数の分圧電圧を生成する構成とされ、
前記異常検出回路は、前記電流電圧変換回路の出力電圧と、前記複数の分圧電 圧との比較に基づき異常電流レベルに応じた複数の異常信号を出力することを特徴 とする請求の範囲第 4項に記載の電力供給制御装置。
[6] 前記分圧回路の上流端側または下流端側に、バイアス回路が設けられていることを 特徴とする請求の範囲第 2項力 請求の範囲第 5項のいずれかに記載の電力供給 制御装置。
[7] 前記ノィァス回路は、前記分圧回路の下流端側にダイオード接続された FETと、 その FETのゲートと前記電源との間に接続されるバイアス用抵抗と、を備えて構成さ れていることを特徴とする請求の範囲第 6項に記載の電力供給制御装置。
[8] 前記ノィァス回路は、前記電源と前記分圧回路の上流端との間に接続されたバイ ァス用抵抗を備えて構成されていることを特徴とする請求の範囲第 6項に記載の電 力供給制御装置。
[9] 前記バイアス用抵抗に流れる電流の電流路には、常には当該電流を遮断し、前記 半導体スィッチ素子への入力信号がアクティブのときに当該電流の通電を許容する 漏れ電流遮断回路が設けられていることを特徴とする請求の範囲第 7項または請求 の範囲第 8項に記載の電力供給制御装置。
[10] パワー FETを用いて電力供給制御を行う半導体装置であって、
前記パワー FETと、前記パワー FETの電流量に応じたセンス電流が流れるセンス FETと、前記センス電流レベルに基づいて、前記パワー FETに流れる電流の異常検 出を行う異常検出回路と、前記パワー FETのソース電圧を分圧する分圧回路と、が ワンチップ化された状態、或いは、複数のチップで構成されてワンパッケージィ匕され た状態で設けられており、
前記センス電流の電流経路に連なるとともに外部カゝら外付け抵抗を接続可能な外 部端子を備え、前記センス電流が前記外部端子を通して前記外付け抵抗に流す構 成とされ、
前記異常検出回路は、前記外付け抵抗の端子電圧と、前記分圧回路による分圧 電圧との比較に基づき異常信号を出力することを特徴とする半導体装置。
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