JPS63194351A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63194351A JPS63194351A JP2752587A JP2752587A JPS63194351A JP S63194351 A JPS63194351 A JP S63194351A JP 2752587 A JP2752587 A JP 2752587A JP 2752587 A JP2752587 A JP 2752587A JP S63194351 A JPS63194351 A JP S63194351A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に関し、特に寄生現象を改善し
た半導体装置に関するものである。
た半導体装置に関するものである。
従来の技術を、第７図を用いて説明する。
第７図は、従来のバイポーラＩＣで使用されるｐ＋／ｎ
ダイオードの構造を示したものである。
ダイオードの構造を示したものである。
このような半導体装置では、まずｐ型の基板１にアンチ
モン（ｓｂ）を拡散することによって高濃度のｎ型埋込
層２を形成し、その上に全面に高圧抵抗のｎ−エピタキ
シャル層３を成長させる。そして、同一チップ上にある
素子間を分離するためにボロン（Ｂ）を拡散して分離拡
散領域４を形成する０次に、素子の直列抵抗を下げるた
めに、リン（Ｐ）の拡散によりコレクタウオール１０を
形成する。その後、Ｂをイオン注入することによりｐ子
ベース領域５を作り、ｐ ＋ ／ ｎ接合を形成する。
モン（ｓｂ）を拡散することによって高濃度のｎ型埋込
層２を形成し、その上に全面に高圧抵抗のｎ−エピタキ
シャル層３を成長させる。そして、同一チップ上にある
素子間を分離するためにボロン（Ｂ）を拡散して分離拡
散領域４を形成する０次に、素子の直列抵抗を下げるた
めに、リン（Ｐ）の拡散によりコレクタウオール１０を
形成する。その後、Ｂをイオン注入することによりｐ子
ベース領域５を作り、ｐ ＋ ／ ｎ接合を形成する。
そして、酸化膜６に電極取り出し用の穴を開けた後、ア
ルミニウム７によって配線を行ない装置を完成する。
ルミニウム７によって配線を行ない装置を完成する。
この第７図に示すような構造において、ダイオードが活
性に動作している場合を考える。ダイオードのｐ ＋
／ ｎ接合が順バイアスされると、接合を通してキャリ
アの注入が起り、それは接合の低濃度側で顕著となる。
性に動作している場合を考える。ダイオードのｐ ＋
／ ｎ接合が順バイアスされると、接合を通してキャリ
アの注入が起り、それは接合の低濃度側で顕著となる。
ｎ−エピタキシャル領域３に注入されたホールは、電子
と再結合しつつエピタキシャル領域３中を拡散して行く
。拡散はほぼ等方的と考えられるので、ホールはｎ十埋
込層２へ、あるいはｎ＋コレクタウオール領域１０へと
侵入して行く。ｎ十領域中においては、ホールの拡散長
はｎ〜領域中に比較して非常に短くなっていると考えら
れるが、それでも有限の値をもっている。このため、埋
込層２あるいはコレクタウオール領域１０を通り抜けて
ホールが基板１あるいは分離領域４へと達することにな
る。つまり、寄生のｐｎｐ）ランジスタが構成されるこ
とになる。
と再結合しつつエピタキシャル領域３中を拡散して行く
。拡散はほぼ等方的と考えられるので、ホールはｎ十埋
込層２へ、あるいはｎ＋コレクタウオール領域１０へと
侵入して行く。ｎ十領域中においては、ホールの拡散長
はｎ〜領域中に比較して非常に短くなっていると考えら
れるが、それでも有限の値をもっている。このため、埋
込層２あるいはコレクタウオール領域１０を通り抜けて
ホールが基板１あるいは分離領域４へと達することにな
る。つまり、寄生のｐｎｐ）ランジスタが構成されるこ
とになる。
この場合、特にコレクタウオール拡散１０の下部ではリ
ン（Ｐ）濃度が非常に低くなっているので、ここでは寄
生ｐｎｐ）ランジスタのｈＦＥがかなり大きくなってい
ると考えられる。これに対して、埋込Ｎ２は拡散速度の
遅いアンチモン＜ｓｂ＞で形成されているので、濃度の
低下は少なくここでの寄生ｐｎｐ ）ランジスタのｈＦ
Ｉｉはそんなに大きくないと予想される。
ン（Ｐ）濃度が非常に低くなっているので、ここでは寄
生ｐｎｐ）ランジスタのｈＦＥがかなり大きくなってい
ると考えられる。これに対して、埋込Ｎ２は拡散速度の
遅いアンチモン＜ｓｂ＞で形成されているので、濃度の
低下は少なくここでの寄生ｐｎｐ ）ランジスタのｈＦ
Ｉｉはそんなに大きくないと予想される。
従来のｐ ＋ ／ ｎダイオードは以上のように構成さ
れているので、基板−エビタキシャル層−べ−スの間で
縦方向の寄生ｐｎｐｌ’ランジスタが構成され、ＩＣの
動作に不都合が生じるという問題点があった。たとえば
、ダイオードに電流が流れる場合、この電流は寄生ｐｎ
ｐ）ランジスタのベース電流として働くから、ｈＰＥに
比例した量の電流がベース領域から基板へと流れること
になる。この結果、ＩＣはこの寄生電流分のパワーロス
を生じることになり、ＩＣ本来の動作の許容損失を小さ
くしてしまうことになる。また、寄生トランジスタのｈ
ＦＥがある程度大きくなると、隣接した島との間に形成
されるサイリスタ構造によるラフチアツブの可能性が出
てくる。この場合、ＩＣは破壊に至るおそれがある。
れているので、基板−エビタキシャル層−べ−スの間で
縦方向の寄生ｐｎｐｌ’ランジスタが構成され、ＩＣの
動作に不都合が生じるという問題点があった。たとえば
、ダイオードに電流が流れる場合、この電流は寄生ｐｎ
ｐ）ランジスタのベース電流として働くから、ｈＰＥに
比例した量の電流がベース領域から基板へと流れること
になる。この結果、ＩＣはこの寄生電流分のパワーロス
を生じることになり、ＩＣ本来の動作の許容損失を小さ
くしてしまうことになる。また、寄生トランジスタのｈ
ＦＥがある程度大きくなると、隣接した島との間に形成
されるサイリスタ構造によるラフチアツブの可能性が出
てくる。この場合、ＩＣは破壊に至るおそれがある。
このような問題を回避するには、基本的に寄生ｐｎｐ
）ランジスタのｈＦＥを小さくすることが必要である。
）ランジスタのｈＦＥを小さくすることが必要である。
たとえば、コレクタウオール拡散の濃度を高くしたり時
間を長（したりすることによってコレクタウオール下部
での濃度を高める方法が考えられるが、前者の場合は高
濃度のリンがエピタキシャル層の結晶性を劣化させると
いう問題があり、高音の場合では濃度を十分に高めるに
は非常に長時間のドライブが必要となり、スループット
が低下し、また長時間のドライブによづて埋込層ｓｂが
アウトディフュージョンを起してデバイス特性を悪化さ
せる場合も起ってくるという問題がある。また、ライフ
タイムキラーを導入することによってホールの拡散長を
小さくするという方法も七えられるが、この場合、本来
のトランジスタ特性の劣化が大きくて汎用的には使用で
きない。
間を長（したりすることによってコレクタウオール下部
での濃度を高める方法が考えられるが、前者の場合は高
濃度のリンがエピタキシャル層の結晶性を劣化させると
いう問題があり、高音の場合では濃度を十分に高めるに
は非常に長時間のドライブが必要となり、スループット
が低下し、また長時間のドライブによづて埋込層ｓｂが
アウトディフュージョンを起してデバイス特性を悪化さ
せる場合も起ってくるという問題がある。また、ライフ
タイムキラーを導入することによってホールの拡散長を
小さくするという方法も七えられるが、この場合、本来
のトランジスタ特性の劣化が大きくて汎用的には使用で
きない。
この発明は上記のような問題点を解消するためになされ
たもので、寄生効果を抑制することができ、誤動作や破
壊の危険性の少ない半導体装置を得ることを目的とする
。
たもので、寄生効果を抑制することができ、誤動作や破
壊の危険性の少ない半導体装置を得ることを目的とする
。
この発明に係る半導体装置は、第１導電型の半導体領域
と第１の第２導電型領域とから成る複数の接合間に第２
の第２導電型領域を設け、この領域の電位を第１導電型
領域と同電位か、またはこの領域が第１導電型領域と作
る接合が逆バイアスとなるようにしたものである。
と第１の第２導電型領域とから成る複数の接合間に第２
の第２導電型領域を設け、この領域の電位を第１導電型
領域と同電位か、またはこの領域が第１導電型領域と作
る接合が逆バイアスとなるようにしたものである。
この発明においては、第１導電型の半導体領域と第１の
第２導電型領域とから成る複数の接合間に設けた第２の
第２導電型領域の電位を、第１導電型領域と同電位かま
たはこの領域が第１導電型領域と作る接合が逆バイアス
となるようにすることにより、第１導電型領域に注入さ
れたキャリアは第２の第２導電型領域で阻まれてそれ以
上拡散して行くことができず、寄生効果を抑制すること
ができる。
第２導電型領域とから成る複数の接合間に設けた第２の
第２導電型領域の電位を、第１導電型領域と同電位かま
たはこの領域が第１導電型領域と作る接合が逆バイアス
となるようにすることにより、第１導電型領域に注入さ
れたキャリアは第２の第２導電型領域で阻まれてそれ以
上拡散して行くことができず、寄生効果を抑制すること
ができる。
第１図によりこの発明の一実施例を説明する。
図において、１はｐ型基板、２はｎ型埋込層、３はｎ型
エピタキシャル層、４はｐ型分離領域、５はｐ型ベース
領域、６は酸化膜、７はアルミニウム配線である。
エピタキシャル層、４はｐ型分離領域、５はｐ型ベース
領域、６は酸化膜、７はアルミニウム配線である。
この第１図は、第７図と同様にバイポーラＩＣで作られ
るｐ ＋ ／ ｎダイオードの構造を示したものである
。製造方法もほぼ第７図に示す従来の場合と同様である
が、ベース領域５と分離領域４の間に分離拡散によって
ｐ領域４を形成し、その下部が埋込層２によって基板１
から電気的に分離されるようにし、さらにそのｐ領域４
とエピタキシャル層３をアルミ配線７によって接続して
いるところが違っている。
るｐ ＋ ／ ｎダイオードの構造を示したものである
。製造方法もほぼ第７図に示す従来の場合と同様である
が、ベース領域５と分離領域４の間に分離拡散によって
ｐ領域４を形成し、その下部が埋込層２によって基板１
から電気的に分離されるようにし、さらにそのｐ領域４
とエピタキシャル層３をアルミ配線７によって接続して
いるところが違っている。
このような構造の半導体装置では、エピタキシャル層３
に注入されたホールはｐ領域４に達すると、ｐ領域４内
を移動してアルミ配線７からダイオード外へと取り出さ
れて、再びｐ領域４からエピタキシャル層３中へ注入さ
れることはない。つまり、ｐ領域４に入ったホールは多
数キャリアとなるが、ｐ領域４自体はアルミ配線７によ
ってエピタキシャル層３と同電位にされているので、ｐ
領域４からエピタキシャル層３へと注入が起ることはな
いのである。これはまた、分離拡散領域４をコレクタと
した横方向ｐｎｐトランジスタが構成されていて、注入
キャリアがコレクタ電流として取り出されていると考え
ることもできる。このように考えるならば、分離拡散領
域４とエピタキシャル層３とで作る接合は、逆バイアス
されている方がより有効であると考えられる。
に注入されたホールはｐ領域４に達すると、ｐ領域４内
を移動してアルミ配線７からダイオード外へと取り出さ
れて、再びｐ領域４からエピタキシャル層３中へ注入さ
れることはない。つまり、ｐ領域４に入ったホールは多
数キャリアとなるが、ｐ領域４自体はアルミ配線７によ
ってエピタキシャル層３と同電位にされているので、ｐ
領域４からエピタキシャル層３へと注入が起ることはな
いのである。これはまた、分離拡散領域４をコレクタと
した横方向ｐｎｐトランジスタが構成されていて、注入
キャリアがコレクタ電流として取り出されていると考え
ることもできる。このように考えるならば、分離拡散領
域４とエピタキシャル層３とで作る接合は、逆バイアス
されている方がより有効であると考えられる。
なお、上記実施例では分離拡散４のみを使用した場合に
ついて述べたが、第２図に示すように埋込分離拡散８を
利用することによってさらに大きな効果が得られる。つ
まり、分離拡散４のみによる場合、その拡散下部はかな
り低濃度になっている。そのため、ダイオードを流れる
電流が大きくなった場合に、トランジスタが飽和するよ
うに、この横方向ｐｎｐトランジスタのコレクタベース
接合、すなわち分離拡散４とエピタキシャル層３で作る
接合が順バイアスされるようになるが、このとき、ｐ領
域４の濃度が小さい方がこの現象が顕著になるのである
。そのため、埋込分離拡散８を利用してこの部分の濃度
を高くすることは、寄生防止を改善するためにさらに効
果がある。
ついて述べたが、第２図に示すように埋込分離拡散８を
利用することによってさらに大きな効果が得られる。つ
まり、分離拡散４のみによる場合、その拡散下部はかな
り低濃度になっている。そのため、ダイオードを流れる
電流が大きくなった場合に、トランジスタが飽和するよ
うに、この横方向ｐｎｐトランジスタのコレクタベース
接合、すなわち分離拡散４とエピタキシャル層３で作る
接合が順バイアスされるようになるが、このとき、ｐ領
域４の濃度が小さい方がこの現象が顕著になるのである
。そのため、埋込分離拡散８を利用してこの部分の濃度
を高くすることは、寄生防止を改善するためにさらに効
果がある。
また− 以上の例では分離拡散４．８により寄生を防止
する場合について述べたが、第６図に示すように、ｐ型
ベース領域５ａを用いるようにしてもよい。すなわち、
ｐ÷／ｎダイオードのｐ型ベース領域５と分離拡散領域
４の間にもう一つのｐ型ベース領域５ａを形成し、この
領域５ａの電位を上記実施例と同様に制御するようにす
れば、ｐ型ベース領域５−エピタキシャル層３−分離拡
散領域４で形成される横方向ｐｎｐ）ランジスタの寄生
を防止する効果がある。
する場合について述べたが、第６図に示すように、ｐ型
ベース領域５ａを用いるようにしてもよい。すなわち、
ｐ÷／ｎダイオードのｐ型ベース領域５と分離拡散領域
４の間にもう一つのｐ型ベース領域５ａを形成し、この
領域５ａの電位を上記実施例と同様に制御するようにす
れば、ｐ型ベース領域５−エピタキシャル層３−分離拡
散領域４で形成される横方向ｐｎｐ）ランジスタの寄生
を防止する効果がある。
また、第３図に示すように、本発明はダイオードだけで
なくトランジスタに適用しても効果がある。上述したよ
うに、トランジスタが飽和状態になるとトランジスタの
コレクタベース接合が順バイアスされ、この接合からエ
ピタキシャルＮ３へとホールの注入が起る。つまり、状
況としてはダイオードの場合と本質的に同じである。
なくトランジスタに適用しても効果がある。上述したよ
うに、トランジスタが飽和状態になるとトランジスタの
コレクタベース接合が順バイアスされ、この接合からエ
ピタキシャルＮ３へとホールの注入が起る。つまり、状
況としてはダイオードの場合と本質的に同じである。
さらに、第４図に示す装置は、トランジスタの電流容量
を改善するために第３図の構造の装置にコレクタウオー
ル１０を追加したものである。
を改善するために第３図の構造の装置にコレクタウオー
ル１０を追加したものである。
以上の例では全てバイポーラＩＣの構造を例に取って説
明したが、本発明は第５図に示すようにディスクリート
デバイスに通用しても効果がある。
明したが、本発明は第５図に示すようにディスクリート
デバイスに通用しても効果がある。
第５図のデバイスは、高濃度のｎ型基１ｆｆｉｌｌに高
比抵抗のｎ−エピタキシャル層１２を成長させ、二つの
ｐ÷ベース領域１３を形成したもので、ｌチップに２個
のｐ＋ｎダイオードを含んだデバイスである。この場合
も、ｐ型頭域１４を形成することによって二つのｐ型ベ
ース領域１３間の寄生の横方向ｐｎｐ）ランジスタを抑
えることができる。
比抵抗のｎ−エピタキシャル層１２を成長させ、二つの
ｐ÷ベース領域１３を形成したもので、ｌチップに２個
のｐ＋ｎダイオードを含んだデバイスである。この場合
も、ｐ型頭域１４を形成することによって二つのｐ型ベ
ース領域１３間の寄生の横方向ｐｎｐ）ランジスタを抑
えることができる。
また、以上の例では全て注入キャリアがホールの場合に
ついて説明したが、電子が注入される場合でも同様の効
果が得られる。
ついて説明したが、電子が注入される場合でも同様の効
果が得られる。
以上説明したように、この発明に係る半導体装置によれ
ば、第１導電型の半導体領域と第１の第２導電型領域と
から成る複数の接合間に第２の第２導電型領域を設け、
この領域の電位を第１導電型領域と同電位か、またはこ
の領域が第１導電型領域と作る接合が逆バイアスとなる
ようにしたので、他のデバイス特性を劣化させることな
く寄生効果を抑制することができ、ひいては誤動作や破
壊の危険性の少ない優れた素子を提供することができる
。
ば、第１導電型の半導体領域と第１の第２導電型領域と
から成る複数の接合間に第２の第２導電型領域を設け、
この領域の電位を第１導電型領域と同電位か、またはこ
の領域が第１導電型領域と作る接合が逆バイアスとなる
ようにしたので、他のデバイス特性を劣化させることな
く寄生効果を抑制することができ、ひいては誤動作や破
壊の危険性の少ない優れた素子を提供することができる
。
第１図は本発明の一実施例による半導体装置を示す図、
第２図ないし第６図は本発明の他の実施例による半導体
装置を示す図、第７図は従来の半導体装置を示す図であ
る。 図中、ｌはｐ型半導体基板、２はｎ型埋込層、３はｎ型
エピタキシャル層、４はｐ型分離拡散領域、５はｐ型ベ
ース領域、６は酸化膜、７はアルミ配線、８はｐ壁埋込
分離拡散領域、９はｎ型エミフタ領域、１０はｎ型コレ
クタウオール領域、１１はｎ型半導体基板、１２はｎ型
エピタキシャル層、１３はｐ型ベース領域、１４はｐ型
頭域、１５はｎ型チャネルストップ領域である。 なお、図中同一符号は、同−又は相当部分を示す。
第２図ないし第６図は本発明の他の実施例による半導体
装置を示す図、第７図は従来の半導体装置を示す図であ
る。 図中、ｌはｐ型半導体基板、２はｎ型埋込層、３はｎ型
エピタキシャル層、４はｐ型分離拡散領域、５はｐ型ベ
ース領域、６は酸化膜、７はアルミ配線、８はｐ壁埋込
分離拡散領域、９はｎ型エミフタ領域、１０はｎ型コレ
クタウオール領域、１１はｎ型半導体基板、１２はｎ型
エピタキシャル層、１３はｐ型ベース領域、１４はｐ型
頭域、１５はｎ型チャネルストップ領域である。 なお、図中同一符号は、同−又は相当部分を示す。
Claims (4)
- （１）第１導電型の半導体領域と該領域中に形成された
複数の独立な第１の第２導電型領域とから成る複数の接
合を有する半導体装置において、上記接合間に上記第１
の第２導電型領域とは独立な第２の第２導電型領域を備
え、該第２の第２導電型領域の電位を上記第１導電型領
域と同電位か、あるいは該領域が上記第１導電型領域と
作る接合が逆バイアスとなるようにしたことを特徴とす
る半導体装置。 - （２）上記第１の第２導電型領域のうちの一つはバイポ
ーラ型ＩＣのベース拡散領域であり、上記第２の第２導
電型領域は該ＩＣの分離拡散領域であることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 - （３）上記第１および第２の第２導電型領域は、ともに
バイポーラ型ＩＣのベース拡散領域であることを特徴と
する特許請求の範囲第１項記載の半導体装置。 - （４）上記第１の第２導電型領域のうちの一つはバイポ
ーラ型ＩＣのベース拡散領域であり、上記第２の第２導
電型領域は該ＩＣの分離拡散領域および埋込分離拡散領
域であることを特徴とする特許請求の範囲第１項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027525A JPH0638471B2 (ja) | 1987-02-09 | 1987-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027525A JPH0638471B2 (ja) | 1987-02-09 | 1987-02-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63194351A true JPS63194351A (ja) | 1988-08-11 |
| JPH0638471B2 JPH0638471B2 (ja) | 1994-05-18 |
Family
ID=12223535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62027525A Expired - Lifetime JPH0638471B2 (ja) | 1987-02-09 | 1987-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638471B2 (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153366A (en) * | 1979-05-18 | 1980-11-29 | Nec Corp | Semiconductor device |
| JPS5731173A (en) * | 1980-08-01 | 1982-02-19 | Sanyo Electric Co Ltd | Semiconductor device |
| JPS57143855A (en) * | 1981-02-27 | 1982-09-06 | Nec Corp | Semiconductor integrated circuit device |
| JPS57178358A (en) * | 1981-04-14 | 1982-11-02 | Fairchild Camera Instr Co | Integrated circuit potential reducing technique |
| JPS5882559A (ja) * | 1981-11-10 | 1983-05-18 | Matsushita Electronics Corp | 半導体集積回路装置 |
| JPS599966A (ja) * | 1982-07-08 | 1984-01-19 | Toshiba Corp | 半導体装置 |
| JPS61150229A (ja) * | 1984-12-24 | 1986-07-08 | Toshiba Corp | 集積回路 |
-
1987
- 1987-02-09 JP JP62027525A patent/JPH0638471B2/ja not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153366A (en) * | 1979-05-18 | 1980-11-29 | Nec Corp | Semiconductor device |
| JPS5731173A (en) * | 1980-08-01 | 1982-02-19 | Sanyo Electric Co Ltd | Semiconductor device |
| JPS57143855A (en) * | 1981-02-27 | 1982-09-06 | Nec Corp | Semiconductor integrated circuit device |
| JPS57178358A (en) * | 1981-04-14 | 1982-11-02 | Fairchild Camera Instr Co | Integrated circuit potential reducing technique |
| JPS5882559A (ja) * | 1981-11-10 | 1983-05-18 | Matsushita Electronics Corp | 半導体集積回路装置 |
| JPS599966A (ja) * | 1982-07-08 | 1984-01-19 | Toshiba Corp | 半導体装置 |
| JPS61150229A (ja) * | 1984-12-24 | 1986-07-08 | Toshiba Corp | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638471B2 (ja) | 1994-05-18 |
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