JPH0419726B2 - - Google Patents
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- JPH0419726B2 JPH0419726B2 JP61025017A JP2501786A JPH0419726B2 JP H0419726 B2 JPH0419726 B2 JP H0419726B2 JP 61025017 A JP61025017 A JP 61025017A JP 2501786 A JP2501786 A JP 2501786A JP H0419726 B2 JPH0419726 B2 JP H0419726B2
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- JP
- Japan
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- npn transistor
- input
- transistor
- collector
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- 239000012535 impurity Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Description
【発明の詳細な説明】
〔概要〕
TTL回路の入力回路部であつて、入力回路部
のnpnトランジスタから入力端子に流れ出る電流
が一定の値に達するとき動作し、該電流の一部を
吸収するpnpトランジスタを設けることにより、
TTL回路のフアンアウト数の増加と入力閾値電
圧の安定化の双方を可能とする。
のnpnトランジスタから入力端子に流れ出る電流
が一定の値に達するとき動作し、該電流の一部を
吸収するpnpトランジスタを設けることにより、
TTL回路のフアンアウト数の増加と入力閾値電
圧の安定化の双方を可能とする。
本発明はTTL回路に関するものであり、更に
詳しく言えばTTL回路の入力回路部の回路構成
に関するものである。
詳しく言えばTTL回路の入力回路部の回路構成
に関するものである。
第３図は従来例に係るTTL回路によるインバ
ータ回路の回路図であり、１はその入力回路部で
ある、Ｔ１はエミツタが入力端子INに接続され
たnpnトランジスタであり、ベースとコレクタが
短絡されている。Ｒ１はプルアツプ抵抗であり、
一端が高電圧電源（Vcc）に接続され、他端が
npnトランジスタのコレクタ（ベース）に接続さ
れている。
ータ回路の回路図であり、１はその入力回路部で
ある、Ｔ１はエミツタが入力端子INに接続され
たnpnトランジスタであり、ベースとコレクタが
短絡されている。Ｒ１はプルアツプ抵抗であり、
一端が高電圧電源（Vcc）に接続され、他端が
npnトランジスタのコレクタ（ベース）に接続さ
れている。
またＴ２〜Ｔ４はnpnトランジスタであり、イ
ンバータ回路はこれらの回路素子によつて構成さ
れている。
ンバータ回路はこれらの回路素子によつて構成さ
れている。
次にこのインバータ回路の動作について説明す
る。入力が高レベルのときＴ１はオフするので、
Ｔ１のベースは高レベルとなる。これによりＴ
２，Ｔ３，Ｔ４がオンするので、出力（OUT）
は低レベルとなる。
る。入力が高レベルのときＴ１はオフするので、
Ｔ１のベースは高レベルとなる。これによりＴ
２，Ｔ３，Ｔ４がオンするので、出力（OUT）
は低レベルとなる。
一方入力が低レベルのときＴ１がオンしてＴ２
のベースは低レベルとなる。これによりＴ２，Ｔ
３，Ｔ４がオフするので、出力（OUT）は高レ
ベルとなる。
のベースは低レベルとなる。これによりＴ２，Ｔ
３，Ｔ４がオフするので、出力（OUT）は高レ
ベルとなる。
このように第３図に示す回路はインバータ動作
を行う。
を行う。
第４図は第３図の入力回路部１を半導体装置に
よつて実現する構成断面図である。
よつて実現する構成断面図である。
２はＴ１のエミツタを形成するＮ型不純物領
域、３はＴ１のベースを形成するＰ型不純物領域
であり、４はＰ型シリコン基板８上に形成された
Ｎ型エピタキシヤル層でコレクタを形成してい
る。
域、３はＴ１のベースを形成するＰ型不純物領域
であり、４はＰ型シリコン基板８上に形成された
Ｎ型エピタキシヤル層でコレクタを形成してい
る。
５はＮ型埋込み層、６はコレクタコンタクト用
のＮ型不純物領域であり、７はアイソレーシヨン
用Ｐ型不純物領域である。
のＮ型不純物領域であり、７はアイソレーシヨン
用Ｐ型不純物領域である。
なおＰ型シリコン基板８は接地されている。
ところで第３図および第４図に示す回路部は、
増幅率の高いnpnトランジスタＴ１を用いている
ので、入力が低レベルのときに流れ出る電流
（IIL）の量が比較的多い。
増幅率の高いnpnトランジスタＴ１を用いている
ので、入力が低レベルのときに流れ出る電流
（IIL）の量が比較的多い。
このためかかるTTL回路を前段回路の出力に
接続する場合、前段回路の出力が各TTL回路の
IILのすべてを吸収できなくなり、フアンアウト
数が多くとれないという問題点がある。
接続する場合、前段回路の出力が各TTL回路の
IILのすべてを吸収できなくなり、フアンアウト
数が多くとれないという問題点がある。
勿論、増幅率の低いpnpトランジスタを用いて
Ｔ１を形成することによりIILを減少させること
も可能であるが、その場合入力閾値電圧が不安定
になるという問題点がある。
Ｔ１を形成することによりIILを減少させること
も可能であるが、その場合入力閾値電圧が不安定
になるという問題点がある。
本発明はかかる従来例の問題点に鑑み創作され
たものであり、入力閾値電圧が安定でかつ低レベ
ル入力電流の低減化を可能とする入力回路部を備
えたTTL回路の提供を目的とする。
たものであり、入力閾値電圧が安定でかつ低レベ
ル入力電流の低減化を可能とする入力回路部を備
えたTTL回路の提供を目的とする。
本発明はエミツタが入力端子に接続されたnpn
トランジスタと、エミツタが前記npnトランジス
タのベースに、ベースが前記npnトランジスタの
コレクタに、コレクタが低電圧電源にそれぞれ接
続されたpnpトランジスタと、一端が前記npnト
ランジスタのベースおよび前記pnpトランジスタ
のエミツタに接続され、他端が前記npnトランジ
スタのコレクタおよび前記pnpトランジスタのベ
ースに接続された第１の抵抗と、一端が前記npn
トランジスタのベース、pnpトランジスタのエミ
ツタおよび第１の抵抗の一端に接続され、他端が
高電圧電源に接続されたプルアツプ用の第２の抵
抗とよりなる入力回路部を有することを特徴とす
る。
トランジスタと、エミツタが前記npnトランジス
タのベースに、ベースが前記npnトランジスタの
コレクタに、コレクタが低電圧電源にそれぞれ接
続されたpnpトランジスタと、一端が前記npnト
ランジスタのベースおよび前記pnpトランジスタ
のエミツタに接続され、他端が前記npnトランジ
スタのコレクタおよび前記pnpトランジスタのベ
ースに接続された第１の抵抗と、一端が前記npn
トランジスタのベース、pnpトランジスタのエミ
ツタおよび第１の抵抗の一端に接続され、他端が
高電圧電源に接続されたプルアツプ用の第２の抵
抗とよりなる入力回路部を有することを特徴とす
る。
入力が低レベルのとき第２の抵抗を介してnpn
トランジスタにベース電流が流れる。これにより
npnトランジスタがオンして第１の抵抗および第
２の抵抗を介してコレクタ電流が流れる。npnト
ランジスタのコレクタ電流が一定の値以上に流れ
ると、第１の抵抗による電圧降下によつてpnpト
ランジスタのベース電位が低下し、これにより
pnpトランジスタがオンして、npnトランジスタ
に流れる電流の一部が吸収される。このように、
npnトランジスタを介して入力に流れ出る電流が
不当に増加するのを防止できるので、従来の比べ
フアンアウント数の増加を図ることができる。
トランジスタにベース電流が流れる。これにより
npnトランジスタがオンして第１の抵抗および第
２の抵抗を介してコレクタ電流が流れる。npnト
ランジスタのコレクタ電流が一定の値以上に流れ
ると、第１の抵抗による電圧降下によつてpnpト
ランジスタのベース電位が低下し、これにより
pnpトランジスタがオンして、npnトランジスタ
に流れる電流の一部が吸収される。このように、
npnトランジスタを介して入力に流れ出る電流が
不当に増加するのを防止できるので、従来の比べ
フアンアウント数の増加を図ることができる。
第１の抵抗によりnpnトランジスタのベースと
コレクタとを連結しているので、該第１の抵抗を
介して電流を流すことができ、これによりnpnト
ランジスタのベース電流を減少させることができ
る。このため、ベース蓄積電荷を減少させること
ができるので、入力が低レベルから高レベルに変
わつたとき、npnトランジスタのベース電位を高
速に高レベルに引き上げることができる。
コレクタとを連結しているので、該第１の抵抗を
介して電流を流すことができ、これによりnpnト
ランジスタのベース電流を減少させることができ
る。このため、ベース蓄積電荷を減少させること
ができるので、入力が低レベルから高レベルに変
わつたとき、npnトランジスタのベース電位を高
速に高レベルに引き上げることができる。
また入力回路部の閾値電圧はnpnトランジスタ
の特性によつて設定される構成にしているので、
従来と同様の安定な入力閾値電圧を得ることが可
能となる。
の特性によつて設定される構成にしているので、
従来と同様の安定な入力閾値電圧を得ることが可
能となる。
次に図を参照しながら本発明の実施例について
説明する。第１図は本発明の実施例に係るTTL
回路の入力回路部の回路図である。
説明する。第１図は本発明の実施例に係るTTL
回路の入力回路部の回路図である。
第１図においてＴ１はnpnトランジスタであ
り、エミツタは入力端子（IN）に接続されてい
る。またベースとコレクタは抵抗Ｒ２によつて接
続されている。Ｔ５はpnpトランジスタであり、
コレクタが接地され、ベースとエミツタが抵抗Ｒ
２によつて接続されている。Ｒ１はプルアツプ抵
抗であり、一端がVccに接続され、他端がＴ１の
ベース、Ｒ２の一端およびＴ５のエミツタに接続
されている。
り、エミツタは入力端子（IN）に接続されてい
る。またベースとコレクタは抵抗Ｒ２によつて接
続されている。Ｔ５はpnpトランジスタであり、
コレクタが接地され、ベースとエミツタが抵抗Ｒ
２によつて接続されている。Ｒ１はプルアツプ抵
抗であり、一端がVccに接続され、他端がＴ１の
ベース、Ｒ２の一端およびＴ５のエミツタに接続
されている。
第２図は第１図の回路を半導体装置に実現する
場合の構成断面図であり、従来例を示す第４図と
同じ番号のものは同じものを示している。第２図
が第４図と異なる点は第４図における埋込み層５
とコレクタコンタクト用のＮ型不純物領域６を除
き、代わりにコレクタコンタクト用のＮ型不純物
領域９（npnトランジスタのエミツタ用のＮ型不
純物領域２と同時に形成可能である。）を設けた
ことである。
場合の構成断面図であり、従来例を示す第４図と
同じ番号のものは同じものを示している。第２図
が第４図と異なる点は第４図における埋込み層５
とコレクタコンタクト用のＮ型不純物領域６を除
き、代わりにコレクタコンタクト用のＮ型不純物
領域９（npnトランジスタのエミツタ用のＮ型不
純物領域２と同時に形成可能である。）を設けた
ことである。
次に本発明の実施例の動作について説明する。
まず入力が高レベルのとき、Ｔ１はオフ状態であ
るから電流は流れない。このときＴ５もオフ状態
であるから、入力回路部の出力は高レベルとな
る。
まず入力が高レベルのとき、Ｔ１はオフ状態であ
るから電流は流れない。このときＴ５もオフ状態
であるから、入力回路部の出力は高レベルとな
る。
次に入力が低レベルのときNPNトランジスタ
Ｔ１にベース電流が流れるので、Ｔ１がオンして
Ｒ１およびＲ２を介してＴ１にコレクタ電流が流
れる。ところでコレクタ電流が流れると、Ｒ２に
よる電圧降下によつてpnpトランジスタＴ５のベ
ース電位が下がる。さらにコレクタ電流が増加し
てその値がある一定の値を越えるとpnpトランジ
スタＴ５にベース電流が流れ、pnpトランジスタ
Ｔ５がオンする。
Ｔ１にベース電流が流れるので、Ｔ１がオンして
Ｒ１およびＲ２を介してＴ１にコレクタ電流が流
れる。ところでコレクタ電流が流れると、Ｒ２に
よる電圧降下によつてpnpトランジスタＴ５のベ
ース電位が下がる。さらにコレクタ電流が増加し
てその値がある一定の値を越えるとpnpトランジ
スタＴ５にベース電流が流れ、pnpトランジスタ
Ｔ５がオンする。
これにより、いままでnpnトランジスタＴ１の
エミツタ側に流れていた電流の一部をpnpトラン
ジスタＴ５を介して接地電位のシリコン基板８に
流してnpnトランジスタＴ１に流れる電流を減ら
すことができる。
エミツタ側に流れていた電流の一部をpnpトラン
ジスタＴ５を介して接地電位のシリコン基板８に
流してnpnトランジスタＴ１に流れる電流を減ら
すことができる。
また、抵抗Ｒ２によりnpnトランジスタのベー
スとコレクタとを連結しているので、該抵抗Ｒ２
を介して電流を流すことができ、これによりＴ１
のベース電流を減少させることができる。このた
め、ベース蓄積電荷を減少させることができるの
で、入力が低レベルから高レベルに変わつたと
き、Ｔ１のベース電位を高速に高レベルに引き上
げることができ、スイツチングスピードの高速化
を図ることができる。
スとコレクタとを連結しているので、該抵抗Ｒ２
を介して電流を流すことができ、これによりＴ１
のベース電流を減少させることができる。このた
め、ベース蓄積電荷を減少させることができるの
で、入力が低レベルから高レベルに変わつたと
き、Ｔ１のベース電位を高速に高レベルに引き上
げることができ、スイツチングスピードの高速化
を図ることができる。
このように本発明の実施例回路によれば、入力
回路部にnpnトランジスタＴ１を用いているので
安定な入力閾値電圧を得ることができるととも
に、低レベル入力電流が不当に増加しないよう
pnpトランジスタＴ５によりその電流の一部を吸
収する構成にしているので、TTL回路のフアン
アウト数の増加を図ることができる。
回路部にnpnトランジスタＴ１を用いているので
安定な入力閾値電圧を得ることができるととも
に、低レベル入力電流が不当に増加しないよう
pnpトランジスタＴ５によりその電流の一部を吸
収する構成にしているので、TTL回路のフアン
アウト数の増加を図ることができる。
また第２図の断面図を参照しながらすでに説明
したように、容易に半導体装置として実現するこ
とが可能となる。
したように、容易に半導体装置として実現するこ
とが可能となる。
以上説明したように、本発明によればpnpトラ
ンジスタによつて入力端子側に流れる低レベル入
力電流の増加を抑えることができるので、多くの
フアンアウト数をとることが可能なTTL回路を
実現することができる。また、第１の抵抗を介し
て電流を流してnpnトランジスタのベース電流を
減少させることができる。このようにして、ベー
ス蓄積電荷を減少させているので、入力が低レベ
ルから高レベルに変わつたとき、npnトランジス
タのベース電位を高速に高レベルに引き上げてス
イツチングスピードの高速化を図ることができ
る。また入力端子に接続する部分にはnpnトラン
ジスタを用いているので、安定な入力閾値電圧を
得ることができる。
ンジスタによつて入力端子側に流れる低レベル入
力電流の増加を抑えることができるので、多くの
フアンアウト数をとることが可能なTTL回路を
実現することができる。また、第１の抵抗を介し
て電流を流してnpnトランジスタのベース電流を
減少させることができる。このようにして、ベー
ス蓄積電荷を減少させているので、入力が低レベ
ルから高レベルに変わつたとき、npnトランジス
タのベース電位を高速に高レベルに引き上げてス
イツチングスピードの高速化を図ることができ
る。また入力端子に接続する部分にはnpnトラン
ジスタを用いているので、安定な入力閾値電圧を
得ることができる。
第１図は本発明の実施例に係るTTL回路の入
力回路部の回路図であり、第２図は第１図の構成
断面図である。第３図は従来例に係るTTL回路
によるインバータ回路の回路図であり、第４図は
第３図の入力回路部１を半導体装置によつて実現
する構成断面図である。 （符号の説明）、１……入力回路部、２……Ｎ
型不純物領域（Ｔ１のエミツタ）、３……Ｐ型不
純物領域（Ｔ１のベース、又はＴ５のベース）、
４……Ｎ型エピタキシヤル層（Ｔ１のコレクタ、
又はＴ５のベース）、５……Ｎ型埋込み層、６，
９……コレクタコンタクト用Ｎ型不純物領域、７
……アイソレーシヨン用Ｐ型不純物領域、８……
Ｐ型シリコン基板（Ｔ５のコレクタ）、Ｔ１，Ｔ
２〜Ｔ４……npnトランジスタ、Ｔ５……pnpト
ランジスタ。
力回路部の回路図であり、第２図は第１図の構成
断面図である。第３図は従来例に係るTTL回路
によるインバータ回路の回路図であり、第４図は
第３図の入力回路部１を半導体装置によつて実現
する構成断面図である。 （符号の説明）、１……入力回路部、２……Ｎ
型不純物領域（Ｔ１のエミツタ）、３……Ｐ型不
純物領域（Ｔ１のベース、又はＴ５のベース）、
４……Ｎ型エピタキシヤル層（Ｔ１のコレクタ、
又はＴ５のベース）、５……Ｎ型埋込み層、６，
９……コレクタコンタクト用Ｎ型不純物領域、７
……アイソレーシヨン用Ｐ型不純物領域、８……
Ｐ型シリコン基板（Ｔ５のコレクタ）、Ｔ１，Ｔ
２〜Ｔ４……npnトランジスタ、Ｔ５……pnpト
ランジスタ。
Claims (1)
- 【特許請求の範囲】 １ エミツタが入力端子に接続されたnpnトラン
ジスタと、 エミツタが前記npnトランジスタのベースに、
ベースが前記npnトランジスタのコレクタに、コ
レクタが低電圧電源にそれぞれ接続されたpnpト
ランジスタと、 一端が前記npnトランジスタのベースおよび前
記pnpトランジスタのエミツタに接続され、他端
がnpnトランジスタのコレクタおよび前記pnpト
ランジスタのベースに接続された第１の抵抗と、 一端が前記npnトランジスタのベース、pnpト
ランジスタのエミツタおよび第１の抵抗の一端に
接続され、他端が高電圧電源に接続されたプルア
ツプ用の第２の抵抗とよりなる入力回路部を有す
ることを特徴とするTTL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2501786A JPS62202615A (ja) | 1986-02-07 | 1986-02-07 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2501786A JPS62202615A (ja) | 1986-02-07 | 1986-02-07 | Ｔｔｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62202615A JPS62202615A (ja) | 1987-09-07 |
| JPH0419726B2 true JPH0419726B2 (ja) | 1992-03-31 |
Family
ID=12154140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2501786A Granted JPS62202615A (ja) | 1986-02-07 | 1986-02-07 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202615A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826173A (ja) * | 1971-08-05 | 1973-04-05 |
-
1986
- 1986-02-07 JP JP2501786A patent/JPS62202615A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826173A (ja) * | 1971-08-05 | 1973-04-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62202615A (ja) | 1987-09-07 |
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