JPH042160A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路、特に、異なる電源電圧を使
用する半導体集積回路に関する。

異なる電源電圧、例えば、第１電源電圧（Ｖ　ｃｃ）及
び第２電源電圧（ＶＤＤ）（：：でＶｃＣ＞Ｖ、、、！
：する）を使用する半導体集積回路において、故障又は
第１電源の未投入により、第１電源電圧（Ｖ　ｃｃ）が
低下すると、第２電源電圧（Ｖ　、、）の影響により、
半導体集積回路に過電流が流れ、半導体集積回路が破壊
や劣化する。そこで、第１電源電圧（Ｖ　ｃｃ）が低下
した際に、これらの現象を防止して、半導体集積回路の
信頼性を向上させることが望まれている。

〔従来の技術〕

第４図には、２つの電源電圧を使用する半導体集積回路
の構成が示されている。

第４図において、符号１０は、第１電源電圧（ｖ　ｃｃ
　＝　ｉ　２　Ｖ　）により動作する第１回路を示し、
符号１２は、第２電源電圧（ＶＤ、＝　５　Ｖ）　ニヨ
り動作する第２回路を示す。第１回路１０は、抵抗１４
．１６．１８、及び、第１オペアンプ２０を含み、第２
回路１２は、抵抗２２．２４．２６、及び、第２オペア
ンプ２８を含む。また、第１回路１０と第２回路１２と
は、接続抵抗３０により接続されている。

ここで、複数の電源電圧を使用する半導体集積回路にお
いては、寄生対策のために、それぞれの回路の電源電圧
により抵抗の島電位をとっている。

例えば、第４図において、第１回路１０内の抵抗１４．
１６．１８の島電位は、第１電源電圧（ｖｃｏ＝１２ｖ
）であり、第２回路１２内の抵抗２２．２４．２６の島
電位は、第２電源電圧（ｖＤＤ＝５ｖ）である。

また、接続抵抗３０（これは電源電圧の異なる２つの回
路１０．１２を接続している）の島電位は、２つの電源
電圧のうち高い方の第１電源電圧（ＶＣ６＝　１２　Ｖ
）に設定されており、以下、この理由を第５．６図を参
照しながら説明する。なお、第５図は、従来の半導体集
積回路の接続抵抗の断面を示し、第６図は、第５図の等
価回路を示す。

第５図において、Ｐ形基板３２上には、ｎ膨拡散層（エ
ピタキシャル層）３４が形成され、該ｎ膨拡散層３４の
表面部には、Ｐ形の接続抵抗３０が形成されている。な
お、ｎ膨拡散層３４には、Ｐ形基板３２に向かって、Ｐ
形アイソレーション３６が形成されている。また、ｎ膨
拡散層３４とＰ形基板３２との境界部のうち接続抵抗３
０の下方には、高電位部（ｎ十形埋込層）３８が形成さ
れ、ｎ膨拡散層３４には、該高電位部３８に向かって、
ｎ土層４０が形成されている。

上記のような構成において、Ｐ形接続抵抗３０及びｎ膨
拡散層３４により、Ｐｎ結合が形成され、また、ｎ形の
高電位部３８及びＰ形基板３２により、ｎＰ結合が形成
され、この結果、寄生素子として、ＰｎＰ）ランジスタ
４２が形成されることとなる（第６図も参照）。ここで
、高電位部３８は、第２電源電圧（Ｖ、Ｄ＝５Ｖ）より
高い第１電源電圧（ｖｃｃ＝１２ｖ）に設定されている
ので、ＰｎＰ）ランジスタ４２のベース・エミッタ間は
、逆バイアスされ、この結果、ＰｎＰ）ランジスタ４２
のエミッタからコレクタに向かって（Ｐ形接続抵抗３０
からＰ形基板３２に）過電流が流れるのが防止される。

〔発明が解決しようとする課題〕

上記第５図および第６図の構成において、電源投入時に
、第２電源電圧（ＶＤＤ＝５Ｖ）が投入されたが、第１
電源電圧（Ｖｏｏ＝　１２　Ｖ）の投入がなされない場
合に、あるいは、両電源電圧の投入時に、故障により第
１電源電圧（Ｖ　ｃｃ）が低下したりＯｖになる場合に
は、高電位部２８の電圧が低下する。そして、高電位部
３８の電圧が低下したりＯｖになると、ＰｎＰ　）ラン
ジスタ４２のベース・エミッタ間は、バイアスされ、該
ＰｎＰ）ランジスタ４２は、オン作動する。

この結果、ＰｎＰトランジスタ４２のエミッタからコレ
クタに向かって（Ｐ形接続抵抗３０からＰ形基板３２）
に過電流が流れ、半導体集積回路が破壊・劣化するとい
う問題がある。

本発明の目的は、高圧の第１電源電圧が低下した際に、
過電流を防止して、誤動作を防止することができる半導
体集積回路を提供することにある。

〔課題を解決するための手段〕

本発明は、第１電源電圧により動作する第１回路と、前
記第１電源電圧より低い第２電源電圧により動作する第
２回路と、前記第１回路と第２回路とを接続する接続抵
抗と、前記第１電源電圧に設定されている接続抵抗用の
高電位部と、を含み、前記高電位部は、島電位をとらな
い（フローティング）高抵抗を介して、前記第１電源電
圧に接続されていることを特徴とする。

〔作用〕

本発明においては、高電位部（３８）は、高抵抗（４４
）を介して、第１電源電圧（ｖｃｃ）に接続されている
ので、第１電源電圧（Ｖ　ｃｃ）が低下したり０■にな
ったとしても、該高抵抗（４４）により、高電位部（３
８）は、高い電圧に維持される。この結果、寄生素子と
してのＰｎＰ　トランジスタ（４２）のベース・エミッ
タ間は、バイアスにならず、ＰｎＰトランジスタ（４２
）のエミッタからコレクタに向かって過電流が流れるの
を防止することができる。

なお、高電位部（３８）は、高抵抗（４４）を介して、
第１電源電圧（Ｖ、。）に接続されているので、通常の
使用時に、該高抵抗（４４）による電圧降下の影響を考
える。この高抵抗（４４）には、電流がほとんど流れな
いので、高抵抗（４４）による電圧降下は、はとんどな
く、この結果、通常の使用時に、高電位部（３８）は、
第１電源電圧（Ｖ　ｃｃ）に維持される。

〔実施例〕

以下、図面に基づいて本発明の好適な実施例を説明する
。

第１図には、本発明の実施例による半導体集積回路の接
続抵抗の断面が示され、第１図において、前記第４図と
同一部分には同一符号を付して説明を省略する。また、
第２図には、第１図の等価回路が示されている。

第１および２図において、高電位部３８は、高抵抗４４
を介して、第１電源電圧（Ｖ　ＣＣ＝１２　Ｖ　）に接
続されている。この構成を第１図を参照しながら説明す
ると、ｎ形波散層３４の表面部には、Ｐ形の高抵抗４４
が形成されており、該高抵抗４４の一端は、リード線４
８及びｎ土層４０を介して、高電位部３８に接続され、
高抵抗４４の他端は、第１電源電圧（Ｖｏ。＝　１２　
Ｖ）に接続されている３４ｎは、島電位はとらない。な
お、ｎ形波散層３４には、Ｐ形基板３２に向かって、Ｐ
形アイソレーション５０が形成され、また、ｎ形波散層
３４とＰ形基板３２との境界部のうち高抵抗４４の下方
には、ｎ十埋込層５２が形成されている。

上記の構成において、故障又は第１電源電圧（ｖＣｃ＝
１２ｖ）の未投入により、第１電源電圧（ｖｃｏ）が低
下したりＯｖになったとしても、高抵抗４４により、高
電位部３８は、高い電圧に維持される。この結果、寄生
素子としてのＰｎＰ　トランジスタ４２のベース・エミ
ッタ間は、バイアスにならず、ＰｎＰトランジスタ４２
のエミッタからコレクタに向かって（Ｐ形接続抵抗３０
からＰ形基板３２）に過電流が流れるのを防止すること
ができる。

また、高抵抗４４があるので、ＰｎＰトランジスタ４２
のベース電流が小さい。このため、ＰｎＰトランジスタ
４２のエミッタ・コレクタ間電流は、ＰｎＰトランジス
タ４２のｈｆｅ倍となって少なく、従来例と比較して、
Ｐ形基板３２にリークする電流は、非常に少なくなる。

なお、通常の使用時（第１電源電圧（Ｖ　ｃｃ）が１２
Ｖのとき）には、この高抵抗４４には、電流がほとんど
流れないので、高抵抗４４による電圧降下は、はとんど
なく、この結果、通常の使用時に、高電位部３８は、第
１電源電圧（ｖｃｃ＝１２ｖ）に維持される。

次に、第３図には、本発明の実施例による半導体集積回
路の変形例の平面が示されている。

第３図において、抵抗５４は、ｎ膨拡散層５６に形成さ
れ、該ｎ膨拡散層５６には、抵抗５４を囲むように、Ｐ
ｃ（ｎ形高濃度拡散領域）リング５８が形成されている
。これにより、寄生素子としてのＰｎＰ）ランジスタの
ＨＦＥが小さくなり（例えば１以下）、基板にリークす
る電流がより少なくなる。なお、符号６０は、Ｐ形アイ
ソレーションを示す。

なお、上記実施例においては、２つの電源電圧（Ｖ、ｃ
＝１２Ｖ、Ｖ、、＝５　Ｖ）を使用する場合について説
明したが、本発明は、これに限られず、異なる電源電圧
を使用する半導体集積回路に適用可能である。そして、
異なる電源電圧を使用する複数の回路において、高い方
の電源電圧を高抵抗を介して高電位部に接続することに
より、実施例と同様の効果が得られる。

〔発明の効果〕

以上説明したように、本発明によれば、高電位部は、高
抵抗を介して、高圧の第１電源電圧に接続されているの
で、該第１電源電圧が低下した際に、過電流を防止する
ことができる。これにより、誤動作が防止され、半導体
集積回路の信頼性が向上する。そして、現在、半導体集
積回路を高機能化する際に、異なる電源電圧が使用され
る傾向にあり、本発明は、このような半導体集積回路に
寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明の実施例による半導体集積回路の接続抵
抗の断面図、 第２図は第１図の等価回路図、 第３図は本発明の実施例による半導体集積回路の変形例
の平面図、 第４図は２つの電源電圧を使用する半導体集積回路の構
成図、 第５図は従来の半導体集積回路の接続抵抗の断面図 第６図は第５図の等価回路図である １０・・・第１回路 １２・・・第２回路 ３０・・・接続抵抗 ３８・・・高電位部 ４２・・・寄生素子としてのＰｎＰ　）ランジスタ４４
・・・高抵抗 ｖｃｃ・・・第１電源電圧（１２Ｖ） ｖＤＤ・・・第２電源電圧（５ｖ）

Claims (1)

1. 【特許請求の範囲】 　第１電源電圧（Ｖ＿Ｃ＿Ｃ）により動作する第１回路
   （１０）と、 前記第１電源電圧（Ｖ＿Ｃ＿Ｃ）より低い第２電源電圧
   （Ｖ＿Ｄ＿Ｄ）により動作する第２回路（１２）と、前
   記第１回路（１０）と第２回路（１２）とを接続する接
   続抵抗（３０）と、 前記第１電源電圧（Ｖ＿Ｃ＿Ｃ）に設定されている接続
   抵抗（３０）用の島電位部（３８）と、を含み、前記島
   電位部（３８）は、高抵抗（４４）を介して、前記第１
   電源電圧（Ｖ＿Ｃ＿Ｃ）に接続されていることを特徴と
   する半導体集積回路。