JPS5838965B2 - ゾウフクカイロ - Google Patents
ゾウフクカイロInfo
- Publication number
- JPS5838965B2 JPS5838965B2 JP49125875A JP12587574A JPS5838965B2 JP S5838965 B2 JPS5838965 B2 JP S5838965B2 JP 49125875 A JP49125875 A JP 49125875A JP 12587574 A JP12587574 A JP 12587574A JP S5838965 B2 JPS5838965 B2 JP S5838965B2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- transistor
- field effect
- transistors
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3044—Junction FET SEPP output stages
Description
【発明の詳細な説明】
本発明は出力増巾回路の増巾素子として電界効果トラン
ジスタを使用した増巾回路に関する。
ジスタを使用した増巾回路に関する。
先ず第１図を参照して従来のこの種増巾回路の一例を説
明する。
明する。
第１図に於て、１は初段のＡ級増巾器、２は駆動増巾器
、３は出力増巾器である。
、３は出力増巾器である。
４は初段増巾器１０入力端子であり、５は出力増巾器３
の出力端子である。
の出力端子である。
そして、この出力端子５にスピーカー等の負荷６が接続
されている。
されている。
出力増巾器３は純コンプリメンタリーＢ級プッシュプル
増巾器であって、その増巾素子としてＮチャンネル型電
界効果トランジスタ２０ａ及びＰチャンネル型電界効果
トランジスタ２０ｂが使用され、トランジスタ２０ａの
ドレインが電源子Ｂ１ に接続され、そのソースが抵抗
器２１ａを通じて出力端子５に接続される。
増巾器であって、その増巾素子としてＮチャンネル型電
界効果トランジスタ２０ａ及びＰチャンネル型電界効果
トランジスタ２０ｂが使用され、トランジスタ２０ａの
ドレインが電源子Ｂ１ に接続され、そのソースが抵抗
器２１ａを通じて出力端子５に接続される。
更にトランジスタ２０ｂのドレインが電源−Ｂ１に接続
され、そのソースは抵抗器２１ｂを通じて出力端子５に
接続される。
され、そのソースは抵抗器２１ｂを通じて出力端子５に
接続される。
駆動増巾器２はＮＰＮ型のバイポーラトランジスタ１８
ａ及びＰＮＰ型バイポーラトランジスタ１８ｂから構成
されている。
ａ及びＰＮＰ型バイポーラトランジスタ１８ｂから構成
されている。
そして、トランジスタ１８ａのコレクタが抵抗器１９ａ
を通じて電源＋Ｂ１に接続され、そのエミッタが負荷抵
抗器２２ａを通じて電源Ｂ２に接続されると共に、出力
増巾器３のトランジスタ２０ａのゲートに接続される。
を通じて電源＋Ｂ１に接続され、そのエミッタが負荷抵
抗器２２ａを通じて電源Ｂ２に接続されると共に、出力
増巾器３のトランジスタ２０ａのゲートに接続される。
トランジスタ１８ｂのコレクタは抵抗器１９ｂを通じて
電源−Ｂ１に接続され、そのエミッタが負荷抵抗器２２
ｂを通じて電源子Ｂ２に接続されると共に、出力増巾器
３のトランジスタ２０ｂのゲートに接続される。
電源−Ｂ１に接続され、そのエミッタが負荷抵抗器２２
ｂを通じて電源子Ｂ２に接続されると共に、出力増巾器
３のトランジスタ２０ｂのゲートに接続される。
初段のＡ級増巾器１は、差動増巾器７と、その後段に接
続された差動増巾器８とから構成されている。
続された差動増巾器８とから構成されている。
差動増巾器８はＮＰＮ型のバイポーラトランジスタ９及
び１０から構成され、差動増巾器７ノ一方の極性の出力
がトランジスタ１００ベースに供給されると共に、他方
の極性の出力がトランジスタ９０ベースに供給されるよ
うになされている。
び１０から構成され、差動増巾器７ノ一方の極性の出力
がトランジスタ１００ベースに供給されると共に、他方
の極性の出力がトランジスタ９０ベースに供給されるよ
うになされている。
トランジスタ９，１００エミツタは共通の抵抗器１１を
通じて電源−Ｂ２に接続される。
通じて電源−Ｂ２に接続される。
トランジスタ９のコレクタは抵抗器１２を通じて定電流
用のＰＮＰ型バイポーラトランジスタ１４のベースに接
続される。
用のＰＮＰ型バイポーラトランジスタ１４のベースに接
続される。
又、トランジスタ１０のコレクタは抵抗器１３を通じて
トランジスタ１４のコレクタに接続される。
トランジスタ１４のコレクタに接続される。
トランジスタ１４のエミッタは抵抗器１７を通じて電源
」−Ｂ２ に接続され、そのベースがダイオード１５及
び抵抗器１６の直列回路を通じて電源子Ｂ２に接続され
る。
」−Ｂ２ に接続され、そのベースがダイオード１５及
び抵抗器１６の直列回路を通じて電源子Ｂ２に接続され
る。
さて、斯る構成の増巾回路に於ては、出力増巾器３の各
トランジスタ２０ ａ ｔ ２０ ｂが交互にオン、オ
フして増巾作用をなすものであるが、これら、トランジ
スタ２０ａ及び２０ｂがオフの時に於ても、これに数μ
Ａ乃至１０数μＡ等のゲートリーク電流が流れ、これに
より、駆動増巾器２のトランジスタ１８ａ、１８ｂの各
負荷抵抗器２２ａ、２２ｂに電圧降下が生じ、このため
、トランジスタ２０ａ及び２０ｂが当然オフとなってい
なければならない時に、カットオフ出来ず、これが破壊
する虞れがあった。
トランジスタ２０ ａ ｔ ２０ ｂが交互にオン、オ
フして増巾作用をなすものであるが、これら、トランジ
スタ２０ａ及び２０ｂがオフの時に於ても、これに数μ
Ａ乃至１０数μＡ等のゲートリーク電流が流れ、これに
より、駆動増巾器２のトランジスタ１８ａ、１８ｂの各
負荷抵抗器２２ａ、２２ｂに電圧降下が生じ、このため
、トランジスタ２０ａ及び２０ｂが当然オフとなってい
なければならない時に、カットオフ出来ず、これが破壊
する虞れがあった。
斯る点に鑑み、本発明は出力増巾器の増巾素子として電
界効果トランジスタを使用した増巾回路に於て、その電
界効果トランジスタのゲートリーク電流によるオフ動作
時に於ける破壊を有効に回避することの出来るものを提
案せんとするものである。
界効果トランジスタを使用した増巾回路に於て、その電
界効果トランジスタのゲートリーク電流によるオフ動作
時に於ける破壊を有効に回避することの出来るものを提
案せんとするものである。
本発明による増巾回路は、初段増巾器と、初段増巾器の
出力側にプッシュプル接続されると共に夫々が定電流負
荷を有するインピーダンス変換段と、インピーダンス変
換段に直結されると共にプッシュプル接続された一対の
電界効果トランジスタから戒る出力段とを備え、一対の
電界効果トランジスタのオフ時のゲートリーク電流をイ
ンピーダンス変換段の定電流負荷を介して流すことによ
り一対の電界効果トランジスタのオフ時の破壊を防止す
るようにしたものである。
出力側にプッシュプル接続されると共に夫々が定電流負
荷を有するインピーダンス変換段と、インピーダンス変
換段に直結されると共にプッシュプル接続された一対の
電界効果トランジスタから戒る出力段とを備え、一対の
電界効果トランジスタのオフ時のゲートリーク電流をイ
ンピーダンス変換段の定電流負荷を介して流すことによ
り一対の電界効果トランジスタのオフ時の破壊を防止す
るようにしたものである。
以下に、第２図を参照して本発明の一実施例を詳細に説
明するも、上述の第１図と対応する部分には同一符号を
付して、重複説明を省略する。
明するも、上述の第１図と対応する部分には同一符号を
付して、重複説明を省略する。
本実施例では初段増巾器１及び出力増巾器３は第１図と
同様な構成であるので、その説明を省略する。
同様な構成であるので、その説明を省略する。
本発明に於ては、特に駆動増巾器２の負荷が定電流回路
とされてなるものである。
とされてなるものである。
２３ａ。２３ｂは夫々トランジスタ１８ａ及び１８ｂの
各負荷となる定電流回路である。
各負荷となる定電流回路である。
定電流回路２３ａは定電流用ＰＮＰ型バイポーラトラン
ジスタ２４ａを有し、そのエミッタが抵抗器２５ａを通
じてトランジスタ１８ａのエミッタ及び出力増巾器３の
トランジスタ２０ａに接続されると共に、そのコレクタ
が抵抗器２６ａを通じて電源−Ｂ２に接続される。
ジスタ２４ａを有し、そのエミッタが抵抗器２５ａを通
じてトランジスタ１８ａのエミッタ及び出力増巾器３の
トランジスタ２０ａに接続されると共に、そのコレクタ
が抵抗器２６ａを通じて電源−Ｂ２に接続される。
尚、この抵抗器２６ａは保護用の低抵抗であって、これ
は必ずしもなくてもよい。
は必ずしもなくてもよい。
更にトランジスタ２４ａのベースとトランジスタ１８ａ
のエミッタとの間に定電圧素子としてのダイオード（バ
リスタを可とする）２８ａ 、２９ａが直列に接続され
ている。
のエミッタとの間に定電圧素子としてのダイオード（バ
リスタを可とする）２８ａ 、２９ａが直列に接続され
ている。
又、トランジスタ２４ａのベースと電源−Ｂ２との間に
抵抗器２７ａが接続される。
抵抗器２７ａが接続される。
又、定電流回路２３ｂは、ＮＰＮ型のバイホーラトラン
ジスタ２４ｂを有し、そのコレクタが抵抗器２６ｂを通
じて電源子Ｂ２に接続され、そのエミッタが抵抗器２５
ｂを通じてトランジスタ１８ｂのエミッタ及び出力増巾
器３のトランジスタ２０ｂのゲートに接続される。
ジスタ２４ｂを有し、そのコレクタが抵抗器２６ｂを通
じて電源子Ｂ２に接続され、そのエミッタが抵抗器２５
ｂを通じてトランジスタ１８ｂのエミッタ及び出力増巾
器３のトランジスタ２０ｂのゲートに接続される。
抵抗器２６ｂは保護用の低抵抗であって、これは省略し
得る。
得る。
更にトランジスタ２４ｂのベースと、トランジスタ１８
ｂのエミッタとの間に定電圧素子としてのダイオード（
バリスタを可とする）２８ｂ及び２９ｂの直列回路が接
続される。
ｂのエミッタとの間に定電圧素子としてのダイオード（
バリスタを可とする）２８ｂ及び２９ｂの直列回路が接
続される。
トランジスタ２４ｂのベースが抵抗器２７ｂを通じて電
源＋ｈに接続される。
源＋ｈに接続される。
これら定電流回路２３ａ及び２３ｂに流れる定電流は、
０．６をトランジスタ２４ａ又は２４ｂのエミッタに接
続されている抵抗器２５ａ又は２５ｂの抵抗値で割った
値の電流となり、これらの電流は上述した電界効果トラ
ンジスタ２０ａ。
０．６をトランジスタ２４ａ又は２４ｂのエミッタに接
続されている抵抗器２５ａ又は２５ｂの抵抗値で割った
値の電流となり、これらの電流は上述した電界効果トラ
ンジスタ２０ａ。
２０ｂのゲートリーク電流より犬に設定される。
出力増巾器３の電界効果トランジスタ２０ａ。
２０ｂは、本例では三極管特性を有する接合型電界効果
トランジスタとしての縦型接合型電界効果トランジスタ
である。
トランジスタとしての縦型接合型電界効果トランジスタ
である。
なお、出力増巾器３の電界効果トランジスタ２０ａ 、
２０ｂのゲートは夫々駆動増巾器２のトランジスタ？８
ａ、１８ｂのエミッタに直接接続されるので、トランジ
スタ１８ａ 、 １８ｂは夫々エミッタホロワとして動
作する。
２０ｂのゲートは夫々駆動増巾器２のトランジスタ？８
ａ、１８ｂのエミッタに直接接続されるので、トランジ
スタ１８ａ 、 １８ｂは夫々エミッタホロワとして動
作する。
この第２図の増巾回路に於て、出力増巾器３の電界効果
トランジスタ２０ａ、２０ｂのオフ時に於て、ゲートリ
ーク電流が流れても定電流回路２３ａ、２３ｂには定電
流が流れているので、その結果、トランジスタ２０ａ、
２０ｂの各ゲート間の電圧は一定に保たれる。
トランジスタ２０ａ、２０ｂのオフ時に於て、ゲートリ
ーク電流が流れても定電流回路２３ａ、２３ｂには定電
流が流れているので、その結果、トランジスタ２０ａ、
２０ｂの各ゲート間の電圧は一定に保たれる。
斯くして、このゲートリーク電流によってトランジスタ
２０ａ。
２０ａ。
２０ｂのオフ時に於て、これがカットオフしないで破壊
する虞れはなくなるものである。
する虞れはなくなるものである。
更に駆動増巾器２を構成するトランジスタ１８ａ、１８
ｂはエミッタホロワとなされているため、出力増巾器３
の電界効果トランジスタ２０ａ、２０ｂのゲートリーク
電流に対して直流インピーダンスが低く、また、このエ
ミッタホロワの前段から見た場合、定電流１駆動となる
ため、交流インピーダンスを高くとることができ、増巾
系の安定化を図ることができる。
ｂはエミッタホロワとなされているため、出力増巾器３
の電界効果トランジスタ２０ａ、２０ｂのゲートリーク
電流に対して直流インピーダンスが低く、また、このエ
ミッタホロワの前段から見た場合、定電流１駆動となる
ため、交流インピーダンスを高くとることができ、増巾
系の安定化を図ることができる。
次に第３図を参照して本発明の他の実施例を説明する。
上述の第２図の増巾回路に於て、出力増巾器３はソース
フロア型増巾器の場合であったが、この第３図の例では
、出力増巾器３がドレインフロア型の場合である。
フロア型増巾器の場合であったが、この第３図の例では
、出力増巾器３がドレインフロア型の場合である。
尚、この第３図に於ても第１図及び第２図に対応する部
分には同一符号に付して重複説明を省略する。
分には同一符号に付して重複説明を省略する。
駆動増巾器２に於ては、トランジスタ１８ａ及び１８ｂ
の他に、その前段にインバータ用トランジスタ３１ａ及
び３１ｂが設げられている。
の他に、その前段にインバータ用トランジスタ３１ａ及
び３１ｂが設げられている。
トランジスタ３１ａのコレクタは抵抗器３２ａを通じて
電源子Ｂ２に接続されると共に、トランジスタ１８ａの
ベースに接続される。
電源子Ｂ２に接続されると共に、トランジスタ１８ａの
ベースに接続される。
トランジスタ３１ａのエミッタ抵抗器３２ａを通じて出
力端子５に接続される。
力端子５に接続される。
トランジスタ３１ｂのコレクタが抵抗器３２ｂを通じて
電源−Ｂ２に接続されると共に、トランジスタ１８ｂの
ベースに接続される。
電源−Ｂ２に接続されると共に、トランジスタ１８ｂの
ベースに接続される。
トランジスタ３１ｂのエミッタが抵抗器３３ｂを通じて
出力端子５に接続される。
出力端子５に接続される。
初段の増巾器１は差動増巾器８′にて構成される。
入力端子４が抵抗電圧分割器を構成する抵抗器３５及び
３６の接続中点に接続され、それら抵抗器３５，３６０
直列回路が差動増巾器８′を構成するＰＮＰ型トランジ
スタ３７及び３８の内の一方のトランジスタ３７０ベー
スと接地との間に接続される。
３６の接続中点に接続され、それら抵抗器３５，３６０
直列回路が差動増巾器８′を構成するＰＮＰ型トランジ
スタ３７及び３８の内の一方のトランジスタ３７０ベー
スと接地との間に接続される。
トランジスタ３７のコレクタは抵抗器３９を通じて電流
−Ｂ１に接続される。
−Ｂ１に接続される。
トランジスタ３７．３８のエミッタは定電流用のＰＮＰ
型バイポーラトランジスタ４３のコレクタに接続される
。
型バイポーラトランジスタ４３のコレクタに接続される
。
トランジスタ４３のエミッタが抵抗器４４を通じて電源
子Ｂ１に接続される。
子Ｂ１に接続される。
トランジスタ４３０ベースは定電圧用のダイオード４５
，４６を通じて電源子Ｂ１ に接続される。
，４６を通じて電源子Ｂ１ に接続される。
更にトランジスタ３８のベースはコンデンサ４８及び抵
抗器４９の直列回路を通じて接地されると共に、抵抗器
５４を通じて出力端子５に接続される。
抗器４９の直列回路を通じて接地されると共に、抵抗器
５４を通じて出力端子５に接続される。
更にこの差動増巾器８１の後段にはトランジスタ４１が
設けられる。
設けられる。
即ち、トランジスタ３７のコレクタはトランジスタ４１
０ベースに接続される。
０ベースに接続される。
トランジスタ４１のエミッタは抵抗器４２を通じて電源
−Ｂ１ に接続される。
−Ｂ１ に接続される。
トランジスタ４１のコレクタは定電圧用のダイオード５
５゜５６及び５７の直列回路を通じて更に抵抗器４０を
通じて電源子Ｂ１ に接続される。
５゜５６及び５７の直列回路を通じて更に抵抗器４０を
通じて電源子Ｂ１ に接続される。
更にダイオード５５．５６及び５７の直列回路の両端に
コンデンサ５０が並列接続される。
コンデンサ５０が並列接続される。
更にこの直列回路の両端には抵抗器５Ｌ５２，５３及び
５８の直列回路が並列に接続される。
５８の直列回路が並列に接続される。
そして、抵抗器５１と５２との接続中点が駆動増巾器２
のトランジスタ３１ａのベースに接続され、抵抗器５３
，５８の接続中点が駆動増巾器２のトランジスタ３１ｂ
のベースに接続される。
のトランジスタ３１ａのベースに接続され、抵抗器５３
，５８の接続中点が駆動増巾器２のトランジスタ３１ｂ
のベースに接続される。
抵抗器５３は可変抵抗器とされ、トランジスタ３１ａ及
び３１ｂのバイアスを可変し得るようになされている。
び３１ｂのバイアスを可変し得るようになされている。
次に３極管特性を有する電界効果トランジスタについて
説明する。
説明する。
このトランジスタは従来広く知られている接合型電界効
果トランジスタが５極管特性を示すに対し、之は３極管
特性を示すもので低出力インピーダンス、大変換コンダ
クタンスを有し、頗る大電力で動作するという優れたト
ランジスタである。
果トランジスタが５極管特性を示すに対し、之は３極管
特性を示すもので低出力インピーダンス、大変換コンダ
クタンスを有し、頗る大電力で動作するという優れたト
ランジスタである。
このトランジスタは例えばオーディオ回路の出力増巾回
路の増巾素子として使用して頗る好適である。
路の増巾素子として使用して頗る好適である。
このトランジスタの一例を第４図を参照して説明しよう
。
。
第４図はこの３極管特性を有する電界効果トランジスタ
の一例たる縦型接合型電界効果トランジスタを示し、低
不純物濃度で高抵抗の真性半導体領域６１の上にリング
状にＰ型半導体領域６２が形成され、この真性半導体領
域６１及びＰ型半導体領域６２上にまたがってＮ型の高
不純物濃度半導体領域６３が形成される。
の一例たる縦型接合型電界効果トランジスタを示し、低
不純物濃度で高抵抗の真性半導体領域６１の上にリング
状にＰ型半導体領域６２が形成され、この真性半導体領
域６１及びＰ型半導体領域６２上にまたがってＮ型の高
不純物濃度半導体領域６３が形成される。
そうして真性半導体領域６１の下面にドレイン電極りが
形成され、Ｐ型半導体領域１２上にゲート電極Ｇが形成
され、Ｎ型高不純物濃度半導体領賊６３上にソ−スミ極
Ｓが形成されて構成されるものである。
形成され、Ｐ型半導体領域１２上にゲート電極Ｇが形成
され、Ｎ型高不純物濃度半導体領賊６３上にソ−スミ極
Ｓが形成されて構成されるものである。
そしてこの縦型接合型電界効果トランジスタとしては、
この第４図のトランジスタを多数合体形成してなる第５
図に示す如きトランジスタが実際的である。
この第４図のトランジスタを多数合体形成してなる第５
図に示す如きトランジスタが実際的である。
即ち、この第５図に於いては第４図と対応する部分に同
一符号を付すが、Ｐ型半導体領域６２はメツシュ状に形
成されている。
一符号を付すが、Ｐ型半導体領域６２はメツシュ状に形
成されている。
又、ドレイン電極り下に於いてはＮ型の高不純物濃度半
導体領域６４が形成されている。
導体領域６４が形成されている。
この縦型接合型電界効果トランジスタではソース電極Ｓ
かもＰ型半導体領域６２０周辺に形成されるチャンネル
に至る距離が短かく、又チャンネル長自体も短い。
かもＰ型半導体領域６２０周辺に形成されるチャンネル
に至る距離が短かく、又チャンネル長自体も短い。
一般に接合型電界効果トランジスタの見掛けの変換コン
ダクタンスｇｍは の如く表わされていた。
ダクタンスｇｍは の如く表わされていた。
但しＧｍは真の変換コンダクタンス、Ｒｅは直列抵抗で
ある。
ある。
そして従来広く行なわれていた接合型電界効果トランジ
スタではソース電極からチャンネルに至るまでの抵抗が
大きく、又、チャンネル自体が細く長いのでその抵抗も
高く、又、チャンネルからドレインに至る抵抗が高く、
この結果直列抵抗Ｒｃが非常に大きいが為にこの見掛上
の変換コンダクタンスｇｍは直列抵抗Ｒｃの逆数に略等
しかった。
スタではソース電極からチャンネルに至るまでの抵抗が
大きく、又、チャンネル自体が細く長いのでその抵抗も
高く、又、チャンネルからドレインに至る抵抗が高く、
この結果直列抵抗Ｒｃが非常に大きいが為にこの見掛上
の変換コンダクタンスｇｍは直列抵抗Ｒｃの逆数に略等
しかった。
このため従来の接合型電界効果トランジスタでは５極特
性を呈し、ドレイン電圧対ドレイン電流の特性は、トレ
イン電圧が増大するにつれてドレイン電流力飽和する傾
向にあった。
性を呈し、ドレイン電圧対ドレイン電流の特性は、トレ
イン電圧が増大するにつれてドレイン電流力飽和する傾
向にあった。
しかしながら、この縦型接合型電界効果トランジスタで
は、直列抵抗が頗る小さく、又変換コンダクタンスＧｍ
が大きくそして全体として直列抵抗Ｒｃと真の変換コン
ダクタンスＧｍとの積が１より小さいという特徴を有し
ているものである。
は、直列抵抗が頗る小さく、又変換コンダクタンスＧｍ
が大きくそして全体として直列抵抗Ｒｃと真の変換コン
ダクタンスＧｍとの積が１より小さいという特徴を有し
ているものである。
この縦型接合型電界効果トランジスタのドレイン電圧Ｖ
Ｄ−ドレイン電流ＩＤの特性の一例を第６図に示す。
Ｄ−ドレイン電流ＩＤの特性の一例を第６図に示す。
この場合、横軸はドレイン電圧ＶＤ（Ｖ）、縦軸はドレ
イン電流■Ｄ（ｒｒＬＡ）でパラメータとしてゲート電
圧ＶＱが０、−２、−４、−６、−８及び−１０（Ｖ）
の場合である。
イン電流■Ｄ（ｒｒＬＡ）でパラメータとしてゲート電
圧ＶＱが０、−２、−４、−６、−８及び−１０（Ｖ）
の場合である。
この特性曲線は、いわゆる３極管の特性に近似している
。
。
そしてこの直列抵抗Ｒｃは電圧変動によっても殆んど変
動せずして一定であり又、見掛けの変換コンダクタンス
ｇｍは空乏層の巾の変動による真の変換コンタクタンス
Ｇｍに略近くなっている。
動せずして一定であり又、見掛けの変換コンダクタンス
ｇｍは空乏層の巾の変動による真の変換コンタクタンス
Ｇｍに略近くなっている。
そして、変換コンダクタンスＧ□と直列抵抗Ｒｃとの積
が１より小であるので上述した如くそのドレイン電圧ｖ
Ｄ−ドレイン電流■Ｄ特性曲線は３極管特性に近い特性
となり、歪みの少ない大出力を得ることのできる電界効
果トランジスタとなる。
が１より小であるので上述した如くそのドレイン電圧ｖ
Ｄ−ドレイン電流■Ｄ特性曲線は３極管特性に近い特性
となり、歪みの少ない大出力を得ることのできる電界効
果トランジスタとなる。
この場合、直列抵抗Ｒｃはソース電極からチャンネルま
での抵抗、チャンネル自体の抵抗、ソース領域となる高
抵抗半導体領域１１内の抵抗等の和となる。
での抵抗、チャンネル自体の抵抗、ソース領域となる高
抵抗半導体領域１１内の抵抗等の和となる。
本発明増巾回路によれば、初段増巾器と、初段増巾器の
出力側にプッシュプル接続されると共に夫々が定電流負
荷を有するインピーダンス変換段と、インピーダンス変
換段に直結されると共にプッシュプル接続された一対の
電界効果トランジスタから成る出力段とを備え、一対の
電界効果トランジスタのオフ時のゲートリーク電流をイ
ンピーダンス変換段の定電流負荷を介して流すことによ
り一対の電界効果トランジスタのオフ時の破壊を防止す
るようにしたものであるから、出力増巾器の電界効果ト
ランジスタがオフとなった時点に於て、ゲートリーク電
流があってもそれによって、これがカットオフしなくな
ることを回避することが出来るので、その時に於ける電
界効果トランジスタの破壊を有効に回避することが出来
る。
出力側にプッシュプル接続されると共に夫々が定電流負
荷を有するインピーダンス変換段と、インピーダンス変
換段に直結されると共にプッシュプル接続された一対の
電界効果トランジスタから成る出力段とを備え、一対の
電界効果トランジスタのオフ時のゲートリーク電流をイ
ンピーダンス変換段の定電流負荷を介して流すことによ
り一対の電界効果トランジスタのオフ時の破壊を防止す
るようにしたものであるから、出力増巾器の電界効果ト
ランジスタがオフとなった時点に於て、ゲートリーク電
流があってもそれによって、これがカットオフしなくな
ることを回避することが出来るので、その時に於ける電
界効果トランジスタの破壊を有効に回避することが出来
る。
しかも駆動増中器をエミッタホロワとし、且つその負荷
を定電流回路としたものであるから、増巾回路の系の安
定化を図ることができるという効果を有する。
を定電流回路としたものであるから、増巾回路の系の安
定化を図ることができるという効果を有する。
上述に於ては出力増巾器の電界効果トランジスタとして
三極管特性を有するトランジスタとしての縦型接合型ト
ランジスタを使用した場合であるが、五極管特性を有す
る通常の接合型電界効果トランジスタを使用してもよく
、或いは、ＭＯ８型電界効果トランジスタを使用しても
よいことは勿論である。
三極管特性を有するトランジスタとしての縦型接合型ト
ランジスタを使用した場合であるが、五極管特性を有す
る通常の接合型電界効果トランジスタを使用してもよく
、或いは、ＭＯ８型電界効果トランジスタを使用しても
よいことは勿論である。
第１図は従来の増巾回路を示す回路図、第２図及び第３
図は本発明の互いに異る実施例を示す回路図、第４図及
び第５図は本発明に使用する電界効果トランジスタとし
ての二極管特性を有する電界効果トランジスタの例の模
型的断面図、第６図はその特性曲線図である。 １は初段増巾器、２は駆動増巾器、３は出力増巾器、２
０ａ 、２０ｂは電界効果トランジスタ、２３ａ 、２
３ｂは定電流回路、２４ａ 、２４ｂは定電流回路２３
ａ 、２３ｂの定電流用トランジスタである。
図は本発明の互いに異る実施例を示す回路図、第４図及
び第５図は本発明に使用する電界効果トランジスタとし
ての二極管特性を有する電界効果トランジスタの例の模
型的断面図、第６図はその特性曲線図である。 １は初段増巾器、２は駆動増巾器、３は出力増巾器、２
０ａ 、２０ｂは電界効果トランジスタ、２３ａ 、２
３ｂは定電流回路、２４ａ 、２４ｂは定電流回路２３
ａ 、２３ｂの定電流用トランジスタである。
Claims (1)
- １ 初段増巾器と、該初段増巾器の出力側に接続された
駆動増巾器と、該駆動増巾器の出力側に接続された出力
増巾器とより成る増巾回路に於て、上記駆動増巾器は上
記初段増巾器の出力側にプッシュプル接続された一対の
トランジスタと、該一対のトランジスタのエミッタに夫
々接続された定電流負荷回路とを含み、上記出力増巾器
はプッシュプル接続された一対の電界効果トランジスタ
より成り、且つ該一対の電界効果トランジスタのゲート
が上記駆動増巾器のトランジスタのエミッタに直結接続
され、上記一対の電界効果トランジスタのオフ時のゲー
トリーク電流を上記駆動増巾器の上記定電流負荷回路を
介して流すことにより、上記一対の電界効果トランジス
タのオフ時の破壊を防止するようにしたことを特徴とす
る増巾回路。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US00165796A US3742377A (en) | 1971-07-08 | 1971-07-08 | Differential amplifier with means for balancing out offset terms |
| DE2229399A DE2229399C3 (de) | 1971-07-08 | 1972-06-16 | I ntegrlerte Differentialverstärkerschaltung mit Doppelemitter-Transistoren |
| FR7222721A FR2145164A5 (ja) | 1971-07-08 | 1972-06-23 | |
| GB3139772A GB1350352A (en) | 1971-07-08 | 1972-07-05 | Differential amplifiers |
| JP49125875A JPS5838965B2 (ja) | 1974-10-31 | 1974-10-31 | ゾウフクカイロ |
| AU86034/75A AU499482B2 (en) | 1974-10-31 | 1975-10-27 | Transistor amplifier |
| US05/626,370 US4015212A (en) | 1974-10-31 | 1975-10-28 | Amplifier with FET having gate leakage current limitation |
| GB44409/75A GB1494054A (en) | 1974-10-31 | 1975-10-28 | Transistor amplifiers |
| NL7512679A NL7512679A (nl) | 1974-10-31 | 1975-10-29 | Versterker. |
| CA238,576A CA1034216A (en) | 1974-10-31 | 1975-10-29 | Amplifier with fet having gate leakage current limitation |
| FR7533439A FR2290086A1 (fr) | 1974-10-31 | 1975-10-31 | Amplificateur a etage de commande |
| DE2548906A DE2548906C2 (de) | 1974-10-31 | 1975-10-31 | Verstärker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49125875A JPS5838965B2 (ja) | 1974-10-31 | 1974-10-31 | ゾウフクカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5151274A JPS5151274A (ja) | 1976-05-06 |
| JPS5838965B2 true JPS5838965B2 (ja) | 1983-08-26 |
Family
ID=14921074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49125875A Expired JPS5838965B2 (ja) | 1971-07-08 | 1974-10-31 | ゾウフクカイロ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4015212A (ja) |
| JP (1) | JPS5838965B2 (ja) |
| AU (1) | AU499482B2 (ja) |
| CA (1) | CA1034216A (ja) |
| DE (1) | DE2548906C2 (ja) |
| FR (1) | FR2290086A1 (ja) |
| GB (1) | GB1494054A (ja) |
| NL (1) | NL7512679A (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5934169Y2 (ja) * | 1977-03-10 | 1984-09-21 | ヤマハ株式会社 | 増幅回路 |
| US4223277A (en) * | 1978-12-27 | 1980-09-16 | Harris Corporation | Electrically alterable field effect transistor amplifier configuration |
| US4464634A (en) * | 1982-06-10 | 1984-08-07 | Vsp Labs, Inc. | Audio power amplifier |
| US4483016A (en) * | 1982-09-23 | 1984-11-13 | Hochstein Peter A | Audio amplifier |
| NL8304312A (nl) * | 1983-12-15 | 1985-07-01 | Philips Nv | Telefooncircuit met klasse-b versterker. |
| US4665327A (en) * | 1984-06-27 | 1987-05-12 | Harris Corporation | Current to voltage interface |
| EP0189489B1 (en) * | 1984-12-28 | 1989-10-04 | International Business Machines Corporation | Constant biasing circuit and operational amplifier using said circuit |
| US5061902A (en) * | 1990-10-03 | 1991-10-29 | International Business Machines Corp. | Linear amplifier |
| DE4210463A1 (de) * | 1992-03-10 | 1993-09-23 | Gerhard Schroedel | Modifizierter verlust- und verzerrungsarmer gegentakt-verstaerker fuer impedanzen mit grossem phasenwinkel bei eingepraegter spannung |
| JP3033673B2 (ja) * | 1995-04-21 | 2000-04-17 | 日本電気株式会社 | 電力増幅用の演算増幅回路 |
| US5673000A (en) * | 1996-01-05 | 1997-09-30 | Rockford Corporation | Dynamically invariant AB linear operation amplifier |
| JP3150101B2 (ja) * | 1998-04-20 | 2001-03-26 | 日本電気アイシーマイコンシステム株式会社 | 演算増幅回路 |
| JP2000151291A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 演算増幅器 |
| US6175277B1 (en) * | 1999-02-08 | 2001-01-16 | Texas Instruments Incorporated | Bias network for CMOS power devices |
| US6281751B1 (en) * | 1999-08-16 | 2001-08-28 | Cirrus Logic, Inc. | Frequency compensation for single-ended class AB operational amplifiers with fully-differential input stages |
| US6545538B1 (en) * | 2000-10-03 | 2003-04-08 | Texas Instruments Incorporated | Rail-to-rail class AB output stage for operational amplifier with wide supply range |
| US6958651B2 (en) | 2002-12-03 | 2005-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Analog circuit and display device using the same |
| KR20050013857A (ko) * | 2003-07-29 | 2005-02-05 | 삼성전자주식회사 | 잉크젯 프린트헤드의 구동장치 |
| US20080048784A1 (en) * | 2004-05-18 | 2008-02-28 | Kelvin Shih | Medium Voltage or High Voltage Audio Power Amplifier and Protection Circuit |
| JP5322758B2 (ja) * | 2009-04-27 | 2013-10-23 | ルネサスエレクトロニクス株式会社 | 出力回路 |
| JP2015065526A (ja) * | 2013-09-24 | 2015-04-09 | ソニー株式会社 | 増幅回路 |
| US9467098B2 (en) * | 2014-06-25 | 2016-10-11 | Qualcomm Incorporated | Slew rate control boost circuits and methods |
| US10264988B2 (en) * | 2016-02-23 | 2019-04-23 | The Charles Stark Draper Laboratory, Inc. | Apparatus and method for recording neural signals in the presence of artifacts |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3626825A (en) * | 1970-05-28 | 1971-12-14 | Texas Instruments Inc | Radiation-sensitive camera shutter and aperture control systems |
| FR2138234A1 (ja) * | 1971-05-19 | 1972-09-22 | Commissariat Energie Atomique | |
| JPS4966057A (ja) * | 1972-10-27 | 1974-06-26 | ||
| JPS5541049B2 (ja) * | 1973-09-28 | 1980-10-22 | ||
| US3887881A (en) * | 1974-01-24 | 1975-06-03 | American Micro Syst | Low voltage CMOS amplifier |
-
1974
- 1974-10-31 JP JP49125875A patent/JPS5838965B2/ja not_active Expired
-
1975
- 1975-10-27 AU AU86034/75A patent/AU499482B2/en not_active Expired
- 1975-10-28 US US05/626,370 patent/US4015212A/en not_active Expired - Lifetime
- 1975-10-28 GB GB44409/75A patent/GB1494054A/en not_active Expired
- 1975-10-29 CA CA238,576A patent/CA1034216A/en not_active Expired
- 1975-10-29 NL NL7512679A patent/NL7512679A/xx not_active Application Discontinuation
- 1975-10-31 FR FR7533439A patent/FR2290086A1/fr active Granted
- 1975-10-31 DE DE2548906A patent/DE2548906C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2548906C2 (de) | 1984-08-09 |
| DE2548906A1 (de) | 1976-05-13 |
| AU8603475A (en) | 1977-05-05 |
| CA1034216A (en) | 1978-07-04 |
| GB1494054A (en) | 1977-12-07 |
| NL7512679A (nl) | 1976-05-04 |
| US4015212A (en) | 1977-03-29 |
| JPS5151274A (ja) | 1976-05-06 |
| AU499482B2 (en) | 1979-04-26 |
| FR2290086A1 (fr) | 1976-05-28 |
| FR2290086B1 (ja) | 1981-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5838965B2 (ja) | ゾウフクカイロ | |
| US3979689A (en) | Differential amplifier circuit | |
| JP4315299B2 (ja) | 低電圧演算増幅器とその方法 | |
| GB1497102A (en) | Current amplifier | |
| US3953807A (en) | Current amplifier | |
| US3538449A (en) | Lateral pnp-npn composite monolithic differential amplifier | |
| GB2048598A (en) | Cmos class a amplifier | |
| JPH07114332B2 (ja) | 相補形カレント・ミラー回路を用いたダイアモンド・フォロワ回路及びゼロ・オフセットの増幅器 | |
| JPS5857807A (ja) | 電圧制御可変利得回路 | |
| US3629692A (en) | Current source with positive feedback current repeater | |
| US4419631A (en) | Integrated circuit amplifier functioning in class AB and incorporating CMOS (metal oxide semiconductor) technology | |
| US3448397A (en) | Mos field effect transistor amplifier apparatus | |
| US4031481A (en) | Transistor amplifier | |
| US4241314A (en) | Transistor amplifier circuits | |
| US4334196A (en) | Amplifier using lateral and vertical transistors | |
| US3936731A (en) | Amplifier with fast recovery after input signal overswing | |
| JPS59178005A (ja) | バイポ−ラトランジスタを有する差動増幅器 | |
| GB2148641A (en) | A noise-free area efficient cascode circuit | |
| US4021746A (en) | Transistor amplifier having field effect transistors with stabilized drain bias current | |
| US4060770A (en) | Differential amplifier | |
| US4037169A (en) | Transistor amplifier | |
| JPH03108756A (ja) | 複合ｐｎｐトランジスタ | |
| US5751183A (en) | Bipolar transistor circuit having a free collector | |
| US4276515A (en) | Differential amplifier circuit arrangement with stabilized input impedance | |
| KR820001530B1 (ko) | 증 폭 회 로 |