JP2015065526A - 増幅回路 - Google Patents

Abstract

【課題】温度補償を行うための回路を新たに追加することなく音質を向上させることができる増幅回路を提供する。
【解決手段】増幅回路は、例えば、第１の電源と、第１の電源に対してコレクタが接続される第１のバイポーラトランジスタと、第１のバイポーラトランジスタのエミッタに一端が接続される第１の抵抗と、第１の抵抗の他端にコレクタが接続される第２のバイポーラトランジスタと、第２の電源と、第２の電源に対してコレクタが接続される第３のバイポーラトランジスタと、第３のバイポーラトランジスタのエミッタに一端が接続される第２の抵抗と、第２の抵抗の他端にコレクタが接続される第４のバイポーラトランジスタとを有し、第２のバイポーラトランジスタのエミッタと第４のバイポーラトランジスタのエミッタとが直結されて出力端子とされる。
【選択図】図５

Description

本開示は、増幅回路に関する。

オーディオ信号等を増幅する回路における出力段は、例えば、ＮＰＮ型トランジスタとＰＮＰ型トランジスタとがプッシュプル接続された回路により構成される。下記特許文献１には、プッシュプル回路における各トランジスタのエミッタに接続される抵抗（適宜、エミッタ抵抗と称する）を用いないことにより、オーディオ信号の音質を向上させる技術が記載されている。

特開２００４−２９７７４６号公報

特許文献１に記載の技術は、温度補償を行うための回路を２箇所設ける必要があり、回路構成が複雑化するという問題があった。

したがって、本開示の目的の一つは、温度補償を行うための回路を新たに追加することなく音質を向上させることができる増幅回路を提供することである。

上述した課題を解決するために、本開示は、例えば、
第１の電源と、
第１の電源に対してコレクタが接続される第１のバイポーラトランジスタと、
第１のバイポーラトランジスタのエミッタに一端が接続される第１の抵抗と、
第１の抵抗の他端にコレクタが接続される第２のバイポーラトランジスタと、
第２の電源と、
第２の電源に対してコレクタが接続される第３のバイポーラトランジスタと、
第３のバイポーラトランジスタのエミッタに一端が接続される第２の抵抗と、
第２の抵抗の他端にコレクタが接続される第４のバイポーラトランジスタと
を有し、
第２のバイポーラトランジスタのエミッタと第４のバイポーラトランジスタのエミッタとが直結されて出力端子とされる
増幅回路である。

少なくとも一つの実施形態によれば、音響信号等の信号の経路にエミッタ抵抗を用いない増幅回路を提供することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。また、例示された効果により本開示の内容が限定して解釈されるものではない。

一般的な増幅回路の出力段の構成の一例を説明するための図である。 一般的な増幅回路におけるパラレル・プッシュプルの構成の一例を説明するための図である。 本開示の一実施形態における増幅回路の概要を説明するための図である。 出力段におけるトランジスタの負荷線の一例を説明するための図である。 本開示の一実施形態における増幅回路の回路構成の一例を説明するための図である。

以下、本開示の実施形態について図面を参照しながら説明する。なお、説明は以下の順序で行う。
＜１．一実施形態＞
＜２．変形例＞
以下に説明する実施形態等は本開示の好適な具体例であり、本開示の内容がこれらの実施形態等に限定されるものではない。

＜１．一実施形態＞
「一般的な増幅回路の構成について」
本開示の理解を容易とするために、図１および図２を参照して、一般的な増幅回路の構成の一例について説明する。図１は、一般的な増幅回路の出力段の回路構成の一例を示す。図１に示す回路は、いわゆるシングルエンデッド・プッシュプルと呼ばれるもので、ＮＰＮ型のバイポーラトランジスタ（適宜、トランジスタと略称する）Ｑ１と、ＰＮＰ型のトランジスタＱ２とが、抵抗Ｒ１および抵抗Ｒ２を介して直列に接続されたものである。抵抗Ｒ１は、トランジスタＱ１のエミッタに接続されるエミッタ抵抗である。抵抗Ｒ２は、トランジスタＱ２のエミッタに接続されるエミッタ抵抗である。

エミッタ抵抗Ｒ１およびエミッタ抵抗Ｒ２の接続中点が出力端子として取り出されるポイントであり、その出力端子に対して、例えば、スピーカＳＰが接続されている。図１に示す回路においては、入力信号Ｓが正のサイクルではトランジスタＱ１がオンになって増幅信号を出力し、入力信号Ｓが負のサイクルではトランジスタＱ２がオンになって増幅信号を出力する。入力信号Ｓは、例えば、音響信号（人の声、音楽など、人の耳によって聴取される種々の音に対応する信号）であり、より具体的には、２チャンネル（ＬＲ）の音響信号の一方のチャンネルの信号である。なお、図１において、トランジスタＱ１からエミッタ抵抗Ｒ１、エミッタ抵抗Ｒ２およびトランジスタＱ２を経由する点線ＢＣは、バイアス電流（アイドリング電流）を示している。

増幅回路の出力段の構成は、図１に示す回路に限定されるものではない。例えば、図２に示すように、増幅回路の出力段が、図１に示す回路を並列接続した構成（パラレル・プッシュプル）であってもよい。パラレル・プッシュプルの構成により大出力を扱うことが可能となる。

なお、図２では、入力信号Ｓの電圧を増幅するためのオペアンプ等の電圧増幅器Ａｘ１および電圧増幅器Ａｘ１のマイナス端子に負帰還をかけるための構成が図示されている。この例では、増幅回路の出力段から出力された信号が帰還抵抗Ｒｘ１を介して電圧増幅器Ａｘ１のマイナス端子に入力される構成としている。

「エミッタ抵抗について」
増幅回路において使用されるエミッタ抵抗は、例えば、金属板をセメントで固めた金属板抵抗や巻線抵抗が使用される。エミッタ抵抗の抵抗値は、非常に小さい値（例えば、０．０１Ω（オーム）から１Ω程度）となるように設定される。

ここで、増幅回路の出力段における回路において、エミッタ抵抗が必要とされるいくつかの理由について述べる。エミッタ抵抗が必要とされる理由としては、例えば、以下の３点を例示することができる。
１．バイアス電流を熱的に安定化し、熱暴走を防止する。
２．増幅回路の出力がショートした場合に、トランジスタを保護する。
３．パラレル・プッシュプルにより構成された回路の動作時において、１個あたりのトランジスタによる損失（コレクタ損失）を均一にする。すなわち、トランジスタの特性のバラツキ等に起因して、特定のトランジスタに電流が集中して流れることを防止する。

このようにエミッタ抵抗の必要性がある一方で、エミッタ抵抗は、増幅回路の出力および負荷（この例ではスピーカ）に対して直列に挿入されるため、エミッタ抵抗による電力損失が大きい。また、金属板抵抗に用いられる金属板や巻線抵抗などにはＬ成分（コイル成分）が含まれるため、Ｌ成分に起因する音色の変化等が発生するおそれがあり、音質が悪化し、ひずみの増大にもつながるおそれがある。

このような問題点から、増幅回路の出力段においてエミッタ抵抗を用いない回路が使用されることが望ましい。このような回路が上述した特許文献１に記載されている。しかしながら、上述したように特許文献１に記載の技術は、温度を補償するための回路を複数、設ける必要があり回路構成が複雑化する。さらに、特許文献１に記載の技術のようにエミッタ抵抗を削除しただけでは、上述したエミッタ抵抗の必要性の理由２を満足することができない。

さらに、パラレル・プッシュプルにより構成された回路においてエミッタ抵抗を削除し、エミッタ抵抗の必要性の理由３を満足するためには、特性が揃ったトランジスタを使用する必要がある。しかしながら、全てのトランジスタを特性が揃ったものとすることは実際上、困難である。また、使用開始時に各トランジスタの特性が揃っていたとしても、経年変化等により各トランジスタの特性が不均一となるおそれもある。

このような観点から、想定技術（従来技術ではない）として、極性の異なるＭＯＳＦＥＴ(Metal Oxide Field Effect Transistor)を直列に接続した回路により増幅回路の出力段を構成することが考えられる。ＭＯＳＦＥＴは、負の温度特性（温度が上昇すると抵抗が増加する）を有するため、エミッタ抵抗に相当する構成を設ける必要がない。しかしながら、ＭＯＳＦＥＴは高価であるためコストの増加を招くおそれがある。以上の点に鑑みてなされた本開示の一実施形態について説明する。

「本開示の一実施形態の概要について」
図３は、本開示における一実施形態の概要を説明するための図である。一実施形態における増幅回路の出力段は、ＮＰＮ型のトランジスタＱ１０とＰＮＰ型のトランジスタＱ２０とがエミッタ抵抗等の素子を介することなく直列に接続されたシングル・プッシュプルにより構成されている。なお、エミッタ抵抗等の素子を介することなく接続されることを直結されている、と適宜、称する。具体的には、トランジスタＱ１０のエミッタとトランジスタＱ２０のエミッタとが接続されている。直結されたトランジスタＱ１０およびトランジスタＱ２０の接続点が出力端子とされ、当該出力端子に、例えば、スピーカＳＰが接続される。

正電源（＋Ｖｃｃ）とトランジスタＱ１０とが、トランジスタＱ１１と抵抗Ｒ１１とからなる回路ＣＩ１を介して接続されている。なお、図３では、大出力を扱うことが可能なように、回路ＣＩ１と同様の回路が正電源とトランジスタＱ１０との間で並列に接続されているが、小出力のアンプにおいては回路ＣＩ１のみであってもよい。トランジスタＱ１１のコレクタが正電源に対して、接続されている。トランジスタＱ１１のエミッタと抵抗Ｒ１１の一端とが接続されている。抵抗Ｒ１１の他端とトランジスタＱ１０のコレクタとが接続されている。他の回路についても回路ＣＩ１と同様に接続されている。

直列に接続されたトランジスタ（例えば、トランジスタＱ１０とトランジスタＱ１１）を含む構成により定電圧回路が形成され、トランジスタＱ１０のコレクタ−エミッタ間の電圧Ｖｃｅが必要最低電圧（一定電位）に保たれる。トランジスタＱ１０のコレクタ−エミッタ間の電圧Ｖｃｅが、例えば、５Ｖ（ボルト）に定電圧化される。

一方、負電源（−Ｖｃｃ）とトランジスタＱ２０とが、トランジスタＱ２１と抵抗Ｒ２１とからなる回路ＣＩ２を介して接続されている。なお、図３では、大出力を扱うことが可能なように、回路ＣＩ２と同様の回路が負電源とトランジスタＱ２０との間で並列に接続されているが、小出力のアンプにおいては回路ＣＩ２のみであってもよい。トランジスタＱ２１のコレクタが負電源に対して、接続されている。トランジスタＱ２１のエミッタと抵抗Ｒ２１の一端とが接続されている。抵抗Ｒ２１の他端とトランジスタＱ２０のコレクタとが接続されている。他の回路についても回路ＣＩ２と同様に接続されている。

直列に接続されたトランジスタ（例えば、トランジスタＱ２０とトランジスタＱ２１）を含む構成により定電圧回路が形成され、トランジスタＱ２０のコレクタ−エミッタ間の電圧Ｖｃｅが必要最低電圧（一定電位）に保たれる。トランジスタＱ２０のコレクタ−エミッタ間の電圧Ｖｃｅが、例えば、５Ｖ（ボルト）に定電圧化される。

図３に例示した一実施形態における回路構成により、トランジスタＱ１０，Ｑ２０の損失は極小となり、入力信号Ｓの経路上におけるエミッタ抵抗を削除することができる。したがって、エミッタ抵抗の存在に起因する音質の低下を防止できる。入力信号を増幅するためのトランジスタ（トランジスタＱ１０およびトランジスタＱ２０）は低損失のため、パラレル・プッシュプルにより構成する必要がなくなる。すなわち、シングル・プッシュプルにより回路を構成することができ、パラレル・プッシュプルの構成において生じ得る、特定のトランジスタに電流が集中するという問題が生じることがない。

トランジスタＱ１０およびトランジスタＱ２０のそれぞれのコレクタに接続される抵抗が一般的な増幅回路におけるエミッタ抵抗として機能する。これにより、増幅回路の出力がショートした場合の過渡的な過電流状態が、トランジスタＱ１０のコレクタ側のトランジスタおよび抵抗と、トランジスタＱ２０のコレクタ側のトランジスタおよび抵抗とにより制限することができ、熱暴走の発生を防止できる。また、トランジスタＱ１０およびトランジスタＱ２０の定電圧化とあいまって、熱暴走の発生を確実に防止することができる。新たに温度補償のための回路を設ける必要もない。

図４は、トランジスタＱ１０（トランジスタＱ２０も同様）の負荷線を説明するための図である。図４における縦軸はコレクタ電流Ｉｃを示し、横軸はコレクタ−エミッタ間の電圧Ｖｃｅを示す。また、図４における点線Ｇ１は、一般的な回路における負荷線を示し、点線Ｇ２は、一実施形態の増幅回路における負荷線を示す。

ベース電流Ｉｂに対するＩｃおよびＶｃｅの特性曲線と負荷線とが交わる点がトランジスタＱ１０の動作点となる。一般的な回路における負荷線は傾きを持つため、特性曲線におけるリニアな領域に動作点を設定できない場合がある。これに対して、一実施形態における回路ではＶｃｅが一定であるため、Ｖｃｅを適切に設定することにより、特性曲線におけるリニアな領域に動作点を設定することができる。また、Ｖｃｅが一定であるため、アーリー効果による信号の歪みを改善することができる。

また、トランジスタＱ１０とトランジスタＱ２０とを直結することにより、各トランジスタのスイッチング歪が増加することを防止できる。また、トランジスタＱ１０（トランジスタＱ２０についても同様）がＶｃｅ一定で動作することにより、トランジスタのコレクタ容量（ｃｏｂ）のＶｃｅの変化によって生じる変化が皆無となり、一定の高域特性とすることができるとともに、信号の位相の変化も抑制できる。

トランジスタＱ１０およびトランジスタＱ２０のそれぞれのエミッタ端子が出力端子と直接、接続されるため、ＮＦＢ(Negative Feedback)に依らない裸特性でのダンピングファクタの改善につながる。また、入力信号の振幅に応じた発熱の変化が少ないので、リニアティに優れた音質とすることができる。

「増幅回路の回路構成の一例」
図５は、一実施形態における増幅回路の回路構成の一例を示す。増幅回路１は、例えば、オペアンプ等の電圧増幅器Ａｘ１００と、定電流回路Ｉ１００と、複数のトランジスタと、複数の抵抗とが相互に接続されて構成される。

複数のトランジスタとしては、例えば、ＮＰＮ型のトランジスタＱ１００，Ｑ１０１，Ｑ１０２，Ｑ１０３，Ｑ１０４，Ｑ３００と、ＰＮＰ型のトランジスタＱ２００，Ｑ２０１，Ｑ２０２，Ｑ２０３，Ｑ２０４とを含む。複数の抵抗としては、例えば、抵抗Ｒ５０，Ｒ５５，Ｒ６０，Ｒ６１，Ｒ７０，Ｒ８０，Ｒ８１，Ｒ９０，Ｒ１００，Ｒ１０１，Ｒ２００，Ｒ２０１，Ｒ３００およびＲ３０１を含む。

ここで、トランジスタＱ１０２およびトランジスタＱ１０３が、第１のバイポーラトランジスタの一例として対応する。トランジスタＱ１００が、第２のバイポーラトランジスタの一例として対応する。トランジスタＱ２０２およびトランジスタＱ２０３が、第３のバイポーラトランジスタの一例として対応する。トランジスタＱ２００が、第４のバイポーラトランジスタの一例として対応する。トランジスタＱ１０４が、第５のバイポーラトランジスタの一例として対応する。トランジスタＱ２０４が、第６のバイポーラトランジスタの一例として対応する。

ここで、抵抗Ｒ１００および抵抗Ｒ１０１が、第１の抵抗の一例として対応する。抵抗Ｒ２００および抵抗Ｒ２０１が、第２の抵抗の一例として対応する。抵抗Ｒ７０が、第３の抵抗の一例として対応する。抵抗Ｒ９０が、第４の抵抗の一例として対応する。

増幅回路１に対して、電圧値が同一で逆極性の正電源（＋Ｖｃｃ）および負電源（−Ｖｃｃ）が供給される。正電源が第１の電源の一例とされ、負電源が第２の電源の一例とされる。例えば、出力が１００Ｗのアンプの場合には５０Ｖの電源が供給される。増幅回路１には、信号源（図示は省略している）から音響信号等の入力信号ｉｎが入力される。そして、入力信号ｉｎが増幅回路１により増幅され、出力信号ｏｕｔとして出力される。出力信号ｏｕｔは、スピーカやヘッドホン等の負荷に対して供給される。

増幅回路１の回路構成について具体的に説明する。トランジスタＱ１００およびＱ１０１は、ダーリントン接続されてエミッタフォロア回路を構成している。すなわち、初段のトランジスタＱ１０１のエミッタが最終段のトランジスタＱ１００のベースに接続されている。したがって、このエミッタフォロア回路の電流増幅率は、トランジスタＱ１０１の電流増幅率とトランジスタＱ１００の電流増幅率の積となり、大電流を出力可能なパワートランジスタを構成する。

同様に、トランジスタＱ２００およびＱ２０１も、ダーリントン接続されてエミッタフォロア回路を構成している。すなわち、初段のトランジスタＱ２０１のエミッタが最終段のトランジスタＱ２００のベースに接続されている。したがって、このエミッタフォロア回路の電流増幅率は、トランジスタＱ２０１の電流増幅率とトランジスタＱ２００の電流増幅率の積となり、大電流を出力可能なパワートランジスタを構成する。トランジスタＱ１０１のエミッタとトランジスタＱ２０１のエミッタとが抵抗Ｒ５０を介して接続されている。

最終段のトランジスタＱ１００およびトランジスタＱ２００は、パラメータや温度等に関してほぼ同一の特性を有する相補的（コンプリメンタリ）な半導体素子である。同様に、前段のトランジスタＱ１０１およびトランジスタＱ２０１も、パラメータや温度等に関してほぼ同一の特性を有する相補的な半導体素子である。トランジスタＱ１００およびＱ１０１は、入力される音響信号が正の期間にオン状態となってその音響信号を増幅する。一方、トランジスタＱ２００およびＱ２０１は、入力される音響信号が負の期間にオン状態となってその音響信号を増幅する。

なお、３以上のＮＰＮ型およびＰＮＰ型のトランジスタを複数段にダーリントン接続してもよい。複数段にダーリントン接続したトランジスタであっても、電流増幅率および入力インピーダンスが段数分の積で表される単一のトランジスタとみることができる。また、単一のＮＰＮ型およびＰＮＰ型のトランジスタがプッシュプル接続された構成により出力段が構成されてもよい。

正電源とトランジスタＱ１００のコレクタとの間に、トランジスタと抵抗となる回路が挿入される。この例では、増幅回路１において大出力を取り扱うことが可能なように、トランジスタと抵抗となる回路が複数、並列接続されている。具体的には、トランジスタＱ１０２および抵抗Ｒ１００からなる回路と、トランジスタＱ１０３および抵抗Ｒ１０１からなる回路とが並列接続されている。

トランジスタＱ１０２のコレクタが正電源に接続されている。トランジスタＱ１０２のエミッタに抵抗Ｒ１００の一端が接続されている。抵抗Ｒ１００の他端がトランジスタＱ１００のコレクタに接続されている。

トランジスタＱ１０３のコレクタが正電源に接続されている。トランジスタＱ１０３のエミッタに抵抗Ｒ１０１の一端が接続されている。抵抗Ｒ１０１の他端がトランジスタＱ１０３のコレクタに接続されている。

トランジスタＱ１０２のベースが抵抗Ｒ６０を介して、トランジスタＱ１０４のエミッタに接続されている。トランジスタＱ１０４のベースが抵抗Ｒ６１を介して、トランジスタＱ１０４のエミッタに接続されている。

負電源とトランジスタＱ２００のコレクタとの間に、トランジスタと抵抗となる回路が挿入される。この例では、増幅回路１において大出力を取り扱うことが可能なように、トランジスタと抵抗となる回路が複数、接続されている。具体的には、トランジスタＱ２０２および抵抗Ｒ２００からなる回路と、トランジスタＱ２０３および抵抗Ｒ２０１からなる回路とが並列接続されている。

トランジスタＱ２０２のコレクタが負電源に接続されている。トランジスタＱ２０２のエミッタに抵抗Ｒ２００の一端が接続されている。抵抗Ｒ２００の他端がトランジスタＱ２００のコレクタに接続されている。

トランジスタＱ２０３のコレクタが負電源に接続されている。トランジスタＱ２０３のエミッタに抵抗Ｒ２０１の一端が接続されている。抵抗Ｒ２０１の他端がトランジスタＱ２０３のコレクタに接続されている。

トランジスタＱ２０２のベースが抵抗Ｒ８０を介して、トランジスタＱ２０４のエミッタに接続されている。トランジスタＱ２０３のベースが抵抗Ｒ８１を介して、トランジスタＱ２０４のエミッタに接続されている。トランジスタＱ１０４のエミッタとトランジスタＱ２０４のエミッタとが抵抗Ｒ５５を介して接続されている。

トランジスタＱ１０４のコレクタは、正電源に接続されている。トランジスタＱ２０４のコレクタは、負電源に接続されている。トランジスタＱ１０４（トランジスタＱ２０４も同様）は、各トランジスタの容量成分が電圧増幅器Ａｘ１００に悪影響を及ぼさないために、また、トランジスタＱ１０２等の増幅率とあいまってより大きな増幅率を得るために設けられている。

電圧増幅器Ａｘ１００の出力段に定電流回路Ｉ１００が接続されている。定電流回路Ｉ１００により、例えば、１０ｍＡ（ミリアンペア）の定電流が形成される。電圧増幅器Ａｘ１００は、例えば、入力信号の電圧振幅１５０ｍＶ（ミリボルト）を１００倍の増幅率でもって増幅する。定電流回路Ｉ１００に対して、抵抗Ｒ７０と、バイアス回路ＢＩＣと、抵抗Ｒ９０とが接続される。定電流回路Ｉ１００および抵抗Ｒ７０の接続点にトランジスタＱ１０４のベースが接続されている。抵抗Ｒ９０における電流の出力側にトランジスタＱ２０４のベースが接続されている。

バイアス回路ＢＩＣは、トランジスタＱ１００，Ｑ１０１，Ｑ２００およびＱ２０１のバイアス電圧を印加するための回路である。バイアス回路ＢＩＣは、例えば、直列に接続された抵抗Ｒ３００および抵抗Ｒ３０１を有するとともに抵抗Ｒ３００および抵抗Ｒ３０１の接続点に対してベースが接続されたトランジスタＱ３００を有する。例えば、抵抗Ｒ３００，Ｒ３０１とトランジスタＱ３００とかなる定電圧回路により、バイアス回路ＢＩＣが構成される。バイアス回路ＢＩＣにより、例えば、１．２Ｖのバイアス電圧が形成される。

「増幅回路の動作の一例」
増幅回路１の主な動作の一例について説明する。なお、以下では、増幅回路１におけるプラス側の動作を主に説明するが、マイナス側の動作も同様である。定電流回路Ｉ１００による電流と抵抗Ｒ７０とにより、少なくとも、トランジスタＱ１０２およびトランジスタＱ１０３に対するバイアス電圧が形成される。一実施形態における増幅回路１の構成では、定電流回路Ｉ１００による電流と抵抗Ｒ７０とによりさらにトランジスタＱ１０４に対するバイアス電圧が形成される。例えば、直流電圧５Ｖのバイアス電圧が形成されるように、抵抗Ｒ７０の抵抗値が適切に設定される。抵抗Ｒ７０（抵抗Ｒ９０も同様）は、例えば、５００Ωに設定される。

ここで、バイアス回路ＢＩＣにより形成されるバイアス電圧を１．２Ｖ、トランジスタＱ１０４、Ｑ１０３およびＱ１０２のベース−エミッタ間の電圧Ｖｂｅを０．６Ｖとする。抵抗Ｒ７０の両端には、５Ｖの電圧降下が得られる。５Ｖにバイアス電圧１．２Ｖを足した６．２ＶからトランジスタＱ１０４およびＱ１０３（Ｑ１０２）のそれぞれのベース−エミッタ間の電圧Ｖｂｅの合計（１．２Ｖ）を差し引いた値（５Ｖ）がトランジスタＱ１００のコレクタ−エミッタ間の電圧Ｖｃｅになる。すなわち、トランジスタＱ１００の両端の電圧を、５．０Ｖに定電圧化できる。同様の理由により、トランジスタＱ２００の両端の電圧を、例えば、５．０Ｖに定電圧化できる。

なお、トランジスタＱ１０２、Ｑ１０３、Ｑ２０２、Ｑ２０３は発熱するものの、各トランジスタのエミッタには、エミッタ抵抗に相当する抵抗が接続されているため、熱暴走が生じることを防止できる。さらに、音響信号（交流信号）の経路にはエミッタ抵抗が存在しないため、音質が劣化することを防止できる。例示した増幅回路においては信号の流れがシンプルとなり、実装でプリントパターン化した場合に最短の経路により音響信号の回路をまとめることができる。その他の効果の一例については既に述べた通りである。

なお、例えば、出力信号ｏｕｔを電圧増幅器Ａｘ１００に負帰還させた構成により、トランジスタＱ１０２等に対するバイアス電圧（上述した例における５Ｖ）を形成してもよい。しかしながら、負帰還による発振が生じるおそれがあり、増幅回路１の動作が不安定になるおそれがあるため、好ましくは、増幅回路の入力側においてバイアス電圧が形成される。また、電池等によりバイアス電圧が形成されてもよい。

＜２．変形例＞
以上、本開示の実施形態について具体的に説明したが、本開示は、上述の実施形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。

例えば、増幅回路におけるトランジスタは、バイポーラトランジスタに限定されることはない。すなわち、特許請求の範囲におけるバイポーラトランジスタとの用語は、バイポーラトランジスタに加え、バイポーラトランジスタの特性と類似する特性を有するトランジスタ、例えば、ＩＧＢＴ(Insulated Gate Bipolar Transistor)を含む概念である。

一実施形態における増幅回路の構成や上述した説明における数値等は、技術的な矛盾が生じない範囲において、適宜、変更することができる。

本開示は、以下の構成もとることができる。
（１）
第１の電源と、
前記第１の電源に対してコレクタが接続される第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのエミッタに一端が接続される第１の抵抗と、
前記第１の抵抗の他端にコレクタが接続される第２のバイポーラトランジスタと、
第２の電源と、
前記第２の電源に対してコレクタが接続される第３のバイポーラトランジスタと、
前記第３のバイポーラトランジスタのエミッタに一端が接続される第２の抵抗と、
前記第２の抵抗の他端にコレクタが接続される第４のバイポーラトランジスタと
を有し、
前記第２のバイポーラトランジスタのエミッタと前記第４のバイポーラトランジスタのエミッタとが直結されて出力端子とされる
増幅回路。
（２）
前記増幅回路の入力側において、前記第１のバイポーラトランジスタおよび前記第３のバイポーラトランジスタに対するバイアス電圧が形成される
（１）に記載の増幅回路。
（３）
入力信号の電圧を増幅する電圧増幅器と、
前記電圧増幅器の出力側に接続される定電流回路と
を有し、
前記定電流回路に対して、第３の抵抗と、前記第２のバイポーラトランジスタおよび前記第４のバイポーラトランジスタに対するバイアス電圧を形成するバイアス回路と、第４の抵抗とが接続され、
前記第３の抵抗の両端に発生する電圧により前記第１のバイポーラトランジスタに対するバイアス電圧が形成され、前記第４の抵抗の両端に発生する電圧により、前記第３のバイポーラトランジスタに対するバイアス電圧が形成される
（２）に記載の増幅回路。
（４）
前記定電流回路および前記第３の抵抗の接続点に対してベースが接続され、前記第１の電源に対してコレクタが接続され、前記第１のバイポーラトランジスタのベースに対してエミッタが接続される第５のバイポーラトランジスタと、
前記定電流回路および前記第４の抵抗の接続点に対してベースが接続され、前記第２の電源に対してコレクタが接続され、前記第３のバイポーラトランジスタのベースに対してエミッタが接続される第６のバイポーラトランジスタと
を有する
（３）に記載の増幅回路。
（５）
前記第２のバイポーラトランジスタのコレクタ−エミッタ間の電圧および前記第４のバイポーラトランジスタのコレクタ−エミッタ間の電圧が定電圧となるように構成された
（１）乃至（４）のいずれかに記載の増幅回路。
（６）
前記第１のバイポーラトランジスタと前記第１の抵抗とからなる回路が、前記第１の電源と前記第２のバイポーラトランジスタとの間で並列接続され、
前記第３のバイポーラトランジスタと前記第２の抵抗とからなる回路が、前記第２の電源と前記第４のバイポーラトランジスタとの間で並列接続された
（１）乃至（５）のいずれかに記載の増幅回路。
（７）
前記第１のバイポーラトランジスタおよび前記第２のバイポーラトランジスタは、ＮＰＮ型のバイポーラトランジスタであり、
前記第３のバイポーラトランジスタおよび前記第４のバイポーラトランジスタは、ＰＮＰ型のバイポーラトランジスタである
（１）乃至（６）のいずれかに記載の増幅回路。

１・・・増幅回路
Ｑ１００，Ｑ１０２，Ｑ１０３，Ｑ１０４・・・ＮＰＮ型のトランジスタ
Ｑ２００，Ｑ２０２，Ｑ２０３，Ｑ２０４・・・ＰＮＰ型のトランジスタ
Ｒ１００，Ｒ１０１，Ｒ２００，Ｒ２０１，Ｒ７０，Ｒ９０・・・抵抗
Ａｘ１００・・・電圧増幅器
Ｉ１００・・・定電流回路
＋Ｖｃｃ・・・正電源
−Ｖｃｃ・・・負電源

Claims (7)

1. 第１の電源と、
   前記第１の電源に対してコレクタが接続される第１のバイポーラトランジスタと、
   前記第１のバイポーラトランジスタのエミッタに一端が接続される第１の抵抗と、
   前記第１の抵抗の他端にコレクタが接続される第２のバイポーラトランジスタと、
   第２の電源と、
   前記第２の電源に対してコレクタが接続される第３のバイポーラトランジスタと、
   前記第３のバイポーラトランジスタのエミッタに一端が接続される第２の抵抗と、
   前記第２の抵抗の他端にコレクタが接続される第４のバイポーラトランジスタと
   を有し、
   前記第２のバイポーラトランジスタのエミッタと前記第４のバイポーラトランジスタのエミッタとが直結されて出力端子とされる
   増幅回路。
2. 前記増幅回路の入力側において、前記第１のバイポーラトランジスタおよび前記第３のバイポーラトランジスタに対するバイアス電圧が形成される
   請求項１に記載の増幅回路。
3. 入力信号の電圧を増幅する電圧増幅器と、
   前記電圧増幅器の出力側に接続される定電流回路と
   を有し、
   前記定電流回路に対して、第３の抵抗と、前記第２のバイポーラトランジスタおよび前記第４のバイポーラトランジスタに対するバイアス電圧を形成するバイアス回路と、第４の抵抗とが接続され、
   前記第３の抵抗の両端に発生する電圧により前記第１のバイポーラトランジスタに対するバイアス電圧が形成され、前記第４の抵抗の両端に発生する電圧により、前記第３のバイポーラトランジスタに対するバイアス電圧が形成される
   請求項２に記載の増幅回路。
4. 前記定電流回路および前記第３の抵抗の接続点に対してベースが接続され、前記第１の電源に対してコレクタが接続され、前記第１のバイポーラトランジスタのベースに対してエミッタが接続される第５のバイポーラトランジスタと、
   前記定電流回路および前記第４の抵抗の接続点に対してベースが接続され、前記第２の電源に対してコレクタが接続され、前記第３のバイポーラトランジスタのベースに対してエミッタが接続される第６のバイポーラトランジスタと
   を有する
   請求項３に記載の増幅回路。
5. 前記第２のバイポーラトランジスタのコレクタ−エミッタ間の電圧および前記第４のバイポーラトランジスタのコレクタ−エミッタ間の電圧が定電圧となるように構成された
   請求項１に記載の増幅回路。
6. 前記第１のバイポーラトランジスタと前記第１の抵抗とからなる回路が、前記第１の電源と前記第２のバイポーラトランジスタとの間で並列接続され、
   前記第３のバイポーラトランジスタと前記第２の抵抗とからなる回路が、前記第２の電源と前記第４のバイポーラトランジスタとの間で並列接続された
   請求項１に記載の増幅回路。
7. 前記第１のバイポーラトランジスタおよび前記第２のバイポーラトランジスタは、ＮＰＮ型のバイポーラトランジスタであり、
   前記第３のバイポーラトランジスタおよび前記第４のバイポーラトランジスタは、ＰＮＰ型のバイポーラトランジスタである
   請求項１に記載の増幅回路。

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