JP2520053B2 - 増幅器 - Google Patents
増幅器Info
- Publication number
- JP2520053B2 JP2520053B2 JP3081108A JP8110891A JP2520053B2 JP 2520053 B2 JP2520053 B2 JP 2520053B2 JP 3081108 A JP3081108 A JP 3081108A JP 8110891 A JP8110891 A JP 8110891A JP 2520053 B2 JP2520053 B2 JP 2520053B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- voltage
- relay
- constant current
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、負帰還型の定電流バイ
アス回路及びローパスフィルタと、電源投入時のラッシ
ュ電流を防止する防止回路とを備えた増幅器に関する。
アス回路及びローパスフィルタと、電源投入時のラッシ
ュ電流を防止する防止回路とを備えた増幅器に関する。
【０００２】
【従来の技術】本出願人は、国際出願公開ＷＯ８８／０
４１１５号において、図１に示すように、負帰還型定電
流バイアス回路及びローパスフィルタと、電源投入時の
ラッシュ電流を防止する防止回路とを備えた増幅器を提
案している。
４１１５号において、図１に示すように、負帰還型定電
流バイアス回路及びローパスフィルタと、電源投入時の
ラッシュ電流を防止する防止回路とを備えた増幅器を提
案している。
【０００３】この図において、電圧増幅段１０の第１中
継端Ａ及び第２中継端Ｂには、定電流バイアス回路２０
が接続される。また、第２中継端Ｂと負電圧源−Ｖとの
間には定電流素子１１が接続される。さらに、中継端Ａ
及びＢには、二段ダーリントン接続されるＮＰＮトラン
ジスタ３１，３２及びＰＮＰトランジスタ３３，３４を
備えたＳＥＰＰ出力段３０が接続される。従って、中継
端Ａ及びＢには、前段のＮＰＮトランジスタ３１及びＰ
ＮＰトランジスタ３３のベースが各々接続され、後段の
ＮＰＮトランジスタ３２及びＰＮＰトランジスタ３４の
エミッタには、出力抵抗３６及び３７が各々接続され、
これら出力抵抗の接続点に出力端３５が形成される。
継端Ａ及び第２中継端Ｂには、定電流バイアス回路２０
が接続される。また、第２中継端Ｂと負電圧源−Ｖとの
間には定電流素子１１が接続される。さらに、中継端Ａ
及びＢには、二段ダーリントン接続されるＮＰＮトラン
ジスタ３１，３２及びＰＮＰトランジスタ３３，３４を
備えたＳＥＰＰ出力段３０が接続される。従って、中継
端Ａ及びＢには、前段のＮＰＮトランジスタ３１及びＰ
ＮＰトランジスタ３３のベースが各々接続され、後段の
ＮＰＮトランジスタ３２及びＰＮＰトランジスタ３４の
エミッタには、出力抵抗３６及び３７が各々接続され、
これら出力抵抗の接続点に出力端３５が形成される。
【０００４】ＮＰＮトランジスタ３１，３２のコレクタ
は正電圧源＋Ｖに接続され、ＰＮＰトランジスタ３２，
３４のコレクタが負電圧源−Ｖに接続される。また、定
電流バイアス回路２０は、接合型のＮチャンネルＦＥＴ
２１と、このＮチャンネルＦＥＴ２１のソースに抵抗２
２を介して接続されたソースを持つ接合型のＰチャンネ
ルＦＥＴ２３とを備え、これらＮ及びＰチャンネルＦＥ
Ｔのゲート間には直列接続した出力抵抗３６及び３７の
両端に現れる電圧がローパスフィルタ４０を経て印加さ
れる。更に、中継端Ａ及びＢ間には、遅延回路６０によ
ってＯＮ／ＯＦＦ制御される定電圧バイアス回路５０が
接続される。
は正電圧源＋Ｖに接続され、ＰＮＰトランジスタ３２，
３４のコレクタが負電圧源−Ｖに接続される。また、定
電流バイアス回路２０は、接合型のＮチャンネルＦＥＴ
２１と、このＮチャンネルＦＥＴ２１のソースに抵抗２
２を介して接続されたソースを持つ接合型のＰチャンネ
ルＦＥＴ２３とを備え、これらＮ及びＰチャンネルＦＥ
Ｔのゲート間には直列接続した出力抵抗３６及び３７の
両端に現れる電圧がローパスフィルタ４０を経て印加さ
れる。更に、中継端Ａ及びＢ間には、遅延回路６０によ
ってＯＮ／ＯＦＦ制御される定電圧バイアス回路５０が
接続される。
【０００５】このＯＮ／ＯＦＦ制御される定電圧バイア
ス回路５０は、共通コレクタが中継端Ａに接続され、エ
ミッタが第２中継端Ｂに接続されたダーリントン接続の
ＮＰＮトランジスタ５１と、中継端ＡとＮＰＮトランジ
スタ５１のベースとに接続された抵抗５２と、ＮＰＮト
ランジスタ５１のベースと中継端Ｂとに接続された抵抗
５３とを備えている。この定電圧バイアス回路５０は、
アイソレータを経由して、遅延回路６０に光結合され
る。従って、アイソレータは、例えば、遅延回路６０の
出力端Ｑと接地Ｅとに各々接続された発光ダイオード５
６と、ＮＰＮトランジスタ５１のベース及びエミッタに
接続されたフォトトランジスタ５７とを備えて、遅延回
路６０は、電源投入時から所定時間後に発光ダイオード
５６を点灯させて、フォトトランジスタ５７をオン状態
にさせる。遅延回路６０は、例えばＣＭＯＳ型の単安定
マルチバイブレータ、即ちモトローラ製のＭＣ１４５２
８を備えている。
ス回路５０は、共通コレクタが中継端Ａに接続され、エ
ミッタが第２中継端Ｂに接続されたダーリントン接続の
ＮＰＮトランジスタ５１と、中継端ＡとＮＰＮトランジ
スタ５１のベースとに接続された抵抗５２と、ＮＰＮト
ランジスタ５１のベースと中継端Ｂとに接続された抵抗
５３とを備えている。この定電圧バイアス回路５０は、
アイソレータを経由して、遅延回路６０に光結合され
る。従って、アイソレータは、例えば、遅延回路６０の
出力端Ｑと接地Ｅとに各々接続された発光ダイオード５
６と、ＮＰＮトランジスタ５１のベース及びエミッタに
接続されたフォトトランジスタ５７とを備えて、遅延回
路６０は、電源投入時から所定時間後に発光ダイオード
５６を点灯させて、フォトトランジスタ５７をオン状態
にさせる。遅延回路６０は、例えばＣＭＯＳ型の単安定
マルチバイブレータ、即ちモトローラ製のＭＣ１４５２
８を備えている。
【０００６】図１に示す増幅器は、不安定な場合にラッ
シュアイドル電流が発生し得る従来の定電流バイアス回
路が安定するまで、電源投入時から例えば２秒間定電圧
バイアス回路を作動させるようにしたので、ラッシュア
イドル電流が出力段のパワー・トランジスタを破壊する
恐れがある３段以上のダーリントン接続されたＳＥＰＰ
出力段を備えた増幅器において特に効果があった。
シュアイドル電流が発生し得る従来の定電流バイアス回
路が安定するまで、電源投入時から例えば２秒間定電圧
バイアス回路を作動させるようにしたので、ラッシュア
イドル電流が出力段のパワー・トランジスタを破壊する
恐れがある３段以上のダーリントン接続されたＳＥＰＰ
出力段を備えた増幅器において特に効果があった。
【０００７】
【発明が解決しようする課題】しかし、この増幅器は、
定電流バイアス回路で設定される出力抵抗３６及び３７
に流れるバイアス電流と、定電圧バイアス回路で設定さ
れるバイアス電流との整合をとる調整が面倒である。ま
た、定電圧バイアス回路をオフする際のバイアス電流の
差によって、調整中に増幅器の出力段が破壊まで行かな
くても劣化する恐れがあり、部品点数も多い。また、定
電圧バイアス回路を備えたＯＰアンプでは、ＩＣ内の回
路を改良することが困難である。
定電流バイアス回路で設定される出力抵抗３６及び３７
に流れるバイアス電流と、定電圧バイアス回路で設定さ
れるバイアス電流との整合をとる調整が面倒である。ま
た、定電圧バイアス回路をオフする際のバイアス電流の
差によって、調整中に増幅器の出力段が破壊まで行かな
くても劣化する恐れがあり、部品点数も多い。また、定
電圧バイアス回路を備えたＯＰアンプでは、ＩＣ内の回
路を改良することが困難である。
【０００８】本発明は、上記問題に鑑み、ＯＮ／ＯＦＦ
制御される定電圧バイアス回路或は通常の定電圧バイア
ス回路の弊害を除いた増幅器或は提供することを目的と
する。
制御される定電圧バイアス回路或は通常の定電圧バイア
ス回路の弊害を除いた増幅器或は提供することを目的と
する。
【０００９】上記目的を達成するために、本発明の増幅
器においては、第１及び第２中継端間に接続されると共
に、第１及び第２制御端間に印加される電圧に基づいて
第１及び第２中継端間に流れる定電流を設定する定電流
バイアス回路と、前記第１及び第２出力抵抗間の電圧を
平均化して前記第１及び第２制御端に印加するローパス
フィルタと、このローパスフィルタのコンデンサに起因
して、電源投入時に発生するラッシュ電流を防止する防
止回路とを備えている。
器においては、第１及び第２中継端間に接続されると共
に、第１及び第２制御端間に印加される電圧に基づいて
第１及び第２中継端間に流れる定電流を設定する定電流
バイアス回路と、前記第１及び第２出力抵抗間の電圧を
平均化して前記第１及び第２制御端に印加するローパス
フィルタと、このローパスフィルタのコンデンサに起因
して、電源投入時に発生するラッシュ電流を防止する防
止回路とを備えている。
【００１０】このローパスフィルタは、フィルタ入力と
フィルタ出力との間に接続される少なくとも１つの直列
抵抗と、フィルタ出力或は直列抵抗の接続点とコモンと
の間に接続されるコンデンサとを備え、前記防止回路
は、フィルタ入力及びフィルタ出力に接続されるブレー
ク接点と、この接点を電源投入時から所定時間後に開口
させる遅延回路とを備えている。
フィルタ出力との間に接続される少なくとも１つの直列
抵抗と、フィルタ出力或は直列抵抗の接続点とコモンと
の間に接続されるコンデンサとを備え、前記防止回路
は、フィルタ入力及びフィルタ出力に接続されるブレー
ク接点と、この接点を電源投入時から所定時間後に開口
させる遅延回路とを備えている。
【００１１】ＳＥＰＰ出力段は、第１コレクタが正電圧
源に接続され得るＮＰＮトランジスタと、第２コレクタ
が負電圧源に接続され得るＰＮＰトランジスタとを備
え、前記防止回路は、第１コレクタ及び正電圧源間に接
続される第１メーク接点と、前記第２コレクタ及び負電
圧源間に接続される第２メーク接点と、これらの接点を
電源投入時から所定時間後に閉塞させる遅延回路とを備
えている。
源に接続され得るＮＰＮトランジスタと、第２コレクタ
が負電圧源に接続され得るＰＮＰトランジスタとを備
え、前記防止回路は、第１コレクタ及び正電圧源間に接
続される第１メーク接点と、前記第２コレクタ及び負電
圧源間に接続される第２メーク接点と、これらの接点を
電源投入時から所定時間後に閉塞させる遅延回路とを備
えている。
【００１２】前記防止回路は、前記第１出力抵抗に並列
接続される第３出力抵抗及び第１メーク接点と、前記第
２出力抵抗に並列接続される第４出力抵抗及び第２メー
ク接点と、これらの接点を電源投入時から所定時間後に
閉塞させる遅延回路とを備え、第３出力抵抗は、第１メ
ーク接点と直列接続されると共に、その抵抗値が第１出
力抵抗のそれより低く設定され、第４出力抵抗は、第２
メーク接点と直列接続されると共に、その抵抗値が第２
出力抵抗のそれより低く設定されることを特徴とする。
接続される第３出力抵抗及び第１メーク接点と、前記第
２出力抵抗に並列接続される第４出力抵抗及び第２メー
ク接点と、これらの接点を電源投入時から所定時間後に
閉塞させる遅延回路とを備え、第３出力抵抗は、第１メ
ーク接点と直列接続されると共に、その抵抗値が第１出
力抵抗のそれより低く設定され、第４出力抵抗は、第２
メーク接点と直列接続されると共に、その抵抗値が第２
出力抵抗のそれより低く設定されることを特徴とする。
【００１３】前記ローパスフィルタは、第１出力抵抗に
接続されるフィルタ入力と、このフィルタ入力とフィル
タ出力との間に接続される少なくとも１つの直列抵抗
と、フィルタ出力或は直列抵抗の接続点とコモンとの間
に接続されるコンデンサとを備え、前記防止回路は、コ
モン及び第２出力抵抗間に接続される浮動電源を備え、
この浮動電源の電圧値は、通常時のアイドル電流が第１
及び第２出力抵抗に供給された時に生じるそれより高く
設定されることを特徴とする。
接続されるフィルタ入力と、このフィルタ入力とフィル
タ出力との間に接続される少なくとも１つの直列抵抗
と、フィルタ出力或は直列抵抗の接続点とコモンとの間
に接続されるコンデンサとを備え、前記防止回路は、コ
モン及び第２出力抵抗間に接続される浮動電源を備え、
この浮動電源の電圧値は、通常時のアイドル電流が第１
及び第２出力抵抗に供給された時に生じるそれより高く
設定されることを特徴とする。
【００１４】この浮動電源は、電池と、この電池に直列
接続されるメーク接点と、このメーク接点を電源投入時
に閉塞させる電磁リレー回路とを備えている。
接続されるメーク接点と、このメーク接点を電源投入時
に閉塞させる電磁リレー回路とを備えている。
【００１５】この浮動電源は、コモン及び１つの出力抵
抗間に接続される定電圧素子と、前記コモンに接続され
る定電流素子とを備え、この定電流素子は、残りの電極
が前記残りの出力抵抗を含む側のＳＥＰＰ出力段を構成
するトランジスタのベース、中継端或は電圧源に接続さ
れることを特徴とする。
抗間に接続される定電圧素子と、前記コモンに接続され
る定電流素子とを備え、この定電流素子は、残りの電極
が前記残りの出力抵抗を含む側のＳＥＰＰ出力段を構成
するトランジスタのベース、中継端或は電圧源に接続さ
れることを特徴とする。
【００１６】ＯＰアンプ（演算増幅器）の関する上記目
的を達成するために、本発明の別の増幅器においては、
第１及び第２中継端を持つ電圧増幅段と、これら第１及
び第２中継端に各々接続され、正負電圧源から正負電圧
が供給されると共に出力端を有する出力段と、第１及び
第２中継端間に接続される定電圧バイアス回路とを備
え、前記正負電圧源のいずれか１つと前記出力端との間
には、定電流素子或は定電流回路が接続されることを特
徴とする。
的を達成するために、本発明の別の増幅器においては、
第１及び第２中継端を持つ電圧増幅段と、これら第１及
び第２中継端に各々接続され、正負電圧源から正負電圧
が供給されると共に出力端を有する出力段と、第１及び
第２中継端間に接続される定電圧バイアス回路とを備
え、前記正負電圧源のいずれか１つと前記出力端との間
には、定電流素子或は定電流回路が接続されることを特
徴とする。
【００１７】
【実施例】図２を参照すると、本発明による増幅器の第
一実施例が示されている。この図において、正負電圧源
±Ｖには、例えば４５５８等の演算増幅器或はディスク
リートで組んだ電圧増幅段１０が接続される。この電圧
増幅段１０は、ＳＥＰＰ出力段３０を駆動し、定電流バ
イアス回路２０が接続される中継端Ａ及びＢを備え、正
電圧源＋Ｖと中継端Ａとの間に定電流素子或は定電流回
路１２が接続される。
一実施例が示されている。この図において、正負電圧源
±Ｖには、例えば４５５８等の演算増幅器或はディスク
リートで組んだ電圧増幅段１０が接続される。この電圧
増幅段１０は、ＳＥＰＰ出力段３０を駆動し、定電流バ
イアス回路２０が接続される中継端Ａ及びＢを備え、正
電圧源＋Ｖと中継端Ａとの間に定電流素子或は定電流回
路１２が接続される。
【００１８】このＳＥＰＰ出力段３０は、各コレクタが
正電圧源＋Ｖに接続されるダーリントン接続のＮＰＮト
ランジスタ３１，３１’，３２と、各コレクタが負電圧
源−Ｖに接続されるダーリントン接続のＰＮＰトランジ
スタ３３，３３’，３４と、出力端３５と、この出力端
３５とＮＰＮトランジスタ３２のエミッタとに接続され
る第１出力抵抗３６と、出力端３５とＰＮＰトランジス
タ３４のエミッタとに接続される第２出力抵抗３７とを
備えている。
正電圧源＋Ｖに接続されるダーリントン接続のＮＰＮト
ランジスタ３１，３１’，３２と、各コレクタが負電圧
源−Ｖに接続されるダーリントン接続のＰＮＰトランジ
スタ３３，３３’，３４と、出力端３５と、この出力端
３５とＮＰＮトランジスタ３２のエミッタとに接続され
る第１出力抵抗３６と、出力端３５とＰＮＰトランジス
タ３４のエミッタとに接続される第２出力抵抗３７とを
備えている。
【００１９】また、ＳＥＰＰ出力段３０において、前段
のＮＰＮトランジスタのエミッタが次段のＮＰＮトラン
ジスタのベースに接続されて、正側の接続点を形成し、
前段のＰＮＰトランジスタのエミッタが次段のＰＮＰト
ランジスタ３４のベースに接続されて、負側の接続点を
形成し、正負側の接続点間には抵抗或は定電流素子が接
続される。
のＮＰＮトランジスタのエミッタが次段のＮＰＮトラン
ジスタのベースに接続されて、正側の接続点を形成し、
前段のＰＮＰトランジスタのエミッタが次段のＰＮＰト
ランジスタ３４のベースに接続されて、負側の接続点を
形成し、正負側の接続点間には抵抗或は定電流素子が接
続される。
【００２０】この定電流バイアス回路２０は、ドレイン
が中継端Ａに接続され、ゲートが制御端Ｃと設定される
Ｎチャンネル接合型ＦＥＴ２１と、ドレインが中継端Ｂ
に接続され、ゲートが制御端Ｄと設定されるＰチャンネ
ル接合型ＦＥＴ２３と、これらのＦＥＴ２１及び２３の
ソース間に接続された抵抗２２とを備えている。この定
電流バイアス回路２０にはローパスフィルタ４０を経由
して出力抵抗３６及び３７間に現れる電圧が印加され
る。
が中継端Ａに接続され、ゲートが制御端Ｃと設定される
Ｎチャンネル接合型ＦＥＴ２１と、ドレインが中継端Ｂ
に接続され、ゲートが制御端Ｄと設定されるＰチャンネ
ル接合型ＦＥＴ２３と、これらのＦＥＴ２１及び２３の
ソース間に接続された抵抗２２とを備えている。この定
電流バイアス回路２０にはローパスフィルタ４０を経由
して出力抵抗３６及び３７間に現れる電圧が印加され
る。
【００２１】このローパスフィルタ４０は、フィルタ入
力ＦＩとフィルタ出力ＦＯとの間に接続される例えば１
ＭΩの抵抗４１と、フィルタ出力ＦＯとコモンＣＯＭの
間に接続される例えば１μＦのコンデンサ４２とを備え
る。また、例えば２０ヘルツをカットオフ周波数とする
６db／オクターブの１次ハイカット（即ちローパス）フ
ィルタを構成してもよい。これらフィルタ入力ＦＩとフ
ィルタ出力ＦＯとの間には、電源投入時にコンデンサ４
２を迅速に定常状態に充電するブレーク接点１が接続さ
れる。このブレーク接点１には、例えば１００Ωの抵抗
２と直列接続されてもよい。このブレーク接点１は、遅
延回路６０によって電源投入後例えば１０秒後に励起さ
れる電磁リレーによって制御される。また、ブレーク接
点１を有する電磁リレーは、松下電工製のＡＱＶ４１４
と置換してもよい。
力ＦＩとフィルタ出力ＦＯとの間に接続される例えば１
ＭΩの抵抗４１と、フィルタ出力ＦＯとコモンＣＯＭの
間に接続される例えば１μＦのコンデンサ４２とを備え
る。また、例えば２０ヘルツをカットオフ周波数とする
６db／オクターブの１次ハイカット（即ちローパス）フ
ィルタを構成してもよい。これらフィルタ入力ＦＩとフ
ィルタ出力ＦＯとの間には、電源投入時にコンデンサ４
２を迅速に定常状態に充電するブレーク接点１が接続さ
れる。このブレーク接点１には、例えば１００Ωの抵抗
２と直列接続されてもよい。このブレーク接点１は、遅
延回路６０によって電源投入後例えば１０秒後に励起さ
れる電磁リレーによって制御される。また、ブレーク接
点１を有する電磁リレーは、松下電工製のＡＱＶ４１４
と置換してもよい。
【００２２】図３を参照すると、本発明による増幅器の
第二実施例が示されている。この図において、ＳＥＰＰ
出力段は、コレクタが正電圧源＋Ｖに接続され得るＮＰ
Ｎトランジスタ３１’と、コレクタが負電圧源−Ｖに接
続され得るＰＮＰトランジスタ３３’とを備える。この
防止回路は、ダーリントン接続されたトランジスタの合
成電流増幅率を略１００分の１に変化させることによっ
て、ＮＰＮトランジスタ３２及びＰＮＰトランジスタ３
４のエミッタに流れるバイアス電流を電源投入時に略１
００分の１にさせるもので、ＮＰＮトランジスタ３１’
のコレクタ及び正電圧源＋Ｖの間に接続される第１メー
ク接点３と、ＰＮＰトランジスタ３３’のコレクタ及び
負電圧源−Ｖの間に接続される第２メーク接点４と、こ
れらの接点を電源投入時から所定時間（例えば１０秒
間）後に閉塞させる遅延回路６０とを備える。この遅延
回路６０は、第１メーク接点３と第２メーク接点４とを
持つ図示略の電磁リレーを制御し、例えばＣＭＯＳ型の
単安定マルチバイブレータ、即ちモトローラ製のＭＣ１
４５２８とを備える。
第二実施例が示されている。この図において、ＳＥＰＰ
出力段は、コレクタが正電圧源＋Ｖに接続され得るＮＰ
Ｎトランジスタ３１’と、コレクタが負電圧源−Ｖに接
続され得るＰＮＰトランジスタ３３’とを備える。この
防止回路は、ダーリントン接続されたトランジスタの合
成電流増幅率を略１００分の１に変化させることによっ
て、ＮＰＮトランジスタ３２及びＰＮＰトランジスタ３
４のエミッタに流れるバイアス電流を電源投入時に略１
００分の１にさせるもので、ＮＰＮトランジスタ３１’
のコレクタ及び正電圧源＋Ｖの間に接続される第１メー
ク接点３と、ＰＮＰトランジスタ３３’のコレクタ及び
負電圧源−Ｖの間に接続される第２メーク接点４と、こ
れらの接点を電源投入時から所定時間（例えば１０秒
間）後に閉塞させる遅延回路６０とを備える。この遅延
回路６０は、第１メーク接点３と第２メーク接点４とを
持つ図示略の電磁リレーを制御し、例えばＣＭＯＳ型の
単安定マルチバイブレータ、即ちモトローラ製のＭＣ１
４５２８とを備える。
【００２３】図４を参照すると、本発明による増幅器の
第三実施例が示されている。この図において、防止回路
は、第１出力抵抗３６に並列接続される第３出力抵抗５
及び第１メーク接点６と、第２出力抵抗３７に並列接続
される第４出力抵抗及７び第２メーク接点８と、これら
の接点を電源投入時から所定時間後に閉塞させる遅延回
路６０とを備え、この第３出力抵抗５は、第１メーク接
点６と直列接続されると共に、その抵抗値が例えば０．
２２Ω、即ち第１出力抵抗の２２Ωより低く設定され、
第４出力抵抗７は、第２メーク接点８と直列接続される
と共に、その抵抗値が例えば０．２２Ω、即ち第２出力
抵抗の２２Ωより低く設定される。従って、電源投入前
には、コンデンサ４２、４２の電荷がゼロであり、定電
流バイアス回路２０の通過できる電流値が正常時のそれ
より低くなっている。この電流値が正常値に移行する時
に差の電流値は、増幅後、トランジスタ３２、３４のエ
ミッタ間を流れるラッシュ電流の原因となるので、エミ
ッタ・エミッタ電圧がトランジスタの飽和で一定になっ
たとしても、ラッシュ電流が発生している間エミッタ抵
抗を高くすれば結果的にラッシュ電流を軽減させること
になる。
第三実施例が示されている。この図において、防止回路
は、第１出力抵抗３６に並列接続される第３出力抵抗５
及び第１メーク接点６と、第２出力抵抗３７に並列接続
される第４出力抵抗及７び第２メーク接点８と、これら
の接点を電源投入時から所定時間後に閉塞させる遅延回
路６０とを備え、この第３出力抵抗５は、第１メーク接
点６と直列接続されると共に、その抵抗値が例えば０．
２２Ω、即ち第１出力抵抗の２２Ωより低く設定され、
第４出力抵抗７は、第２メーク接点８と直列接続される
と共に、その抵抗値が例えば０．２２Ω、即ち第２出力
抵抗の２２Ωより低く設定される。従って、電源投入前
には、コンデンサ４２、４２の電荷がゼロであり、定電
流バイアス回路２０の通過できる電流値が正常時のそれ
より低くなっている。この電流値が正常値に移行する時
に差の電流値は、増幅後、トランジスタ３２、３４のエ
ミッタ間を流れるラッシュ電流の原因となるので、エミ
ッタ・エミッタ電圧がトランジスタの飽和で一定になっ
たとしても、ラッシュ電流が発生している間エミッタ抵
抗を高くすれば結果的にラッシュ電流を軽減させること
になる。
【００２４】これによって、これらの出力抵抗３６及び
３７が０．２２Ωの場合では、最大１０Ａのラッシュア
イドル電流が流れて、出力トランジスタ３２及び３４の
破壊に至るような回路定数を定電流バイアス回路２０が
持っていても、最大１００mＡのラッシュアイドル電流
で済むことになる。電源投入後、例えば１０秒経過した
後に、この定電流バイアス回路２０が十分安定して、１
mＡのアイドル電流に落ち着いた時に、メーク接点６及
び８を閉じれば、１００mＡの定常時のアイドル電流が
設定される。この遅延回路６０も、第二実施例に示すの
と同様にメーク接点６及び８を持つ電磁リレーと、この
電磁リレーを制御する駆動回路とを備えている。また、
ローパスフィルタ４０には、図４に示すように、二次ハ
イカットフィルタ或は二次以上のハイカットフィルタが
使用されてもよい。この場合、フィルタ入力ＦＩとフィ
ルタ出力ＦＯとの間には、例えば１ＭΩの抵抗４１及び
４１が直列接続され、フィルタ出力ＦＯ及び抵抗４１の
接続点とコモンＣＯＭとの間には、例えば１μＦのコン
デンサ４２及び４２が接続される。
３７が０．２２Ωの場合では、最大１０Ａのラッシュア
イドル電流が流れて、出力トランジスタ３２及び３４の
破壊に至るような回路定数を定電流バイアス回路２０が
持っていても、最大１００mＡのラッシュアイドル電流
で済むことになる。電源投入後、例えば１０秒経過した
後に、この定電流バイアス回路２０が十分安定して、１
mＡのアイドル電流に落ち着いた時に、メーク接点６及
び８を閉じれば、１００mＡの定常時のアイドル電流が
設定される。この遅延回路６０も、第二実施例に示すの
と同様にメーク接点６及び８を持つ電磁リレーと、この
電磁リレーを制御する駆動回路とを備えている。また、
ローパスフィルタ４０には、図４に示すように、二次ハ
イカットフィルタ或は二次以上のハイカットフィルタが
使用されてもよい。この場合、フィルタ入力ＦＩとフィ
ルタ出力ＦＯとの間には、例えば１ＭΩの抵抗４１及び
４１が直列接続され、フィルタ出力ＦＯ及び抵抗４１の
接続点とコモンＣＯＭとの間には、例えば１μＦのコン
デンサ４２及び４２が接続される。
【００２５】これら第一〜第三実施例に示すローパスフ
ィルタ４０は、全て、コモンＣＯＭが定電流バイアス回
路２０の制御端Ｄと出力抵抗３７とに接続され、フィル
タ入力ＦＩが出力抵抗３６に接続され、フィルタ出力Ｆ
Ｏが定電流バイアス回路２０の制御端Ｃに接続されてい
る。従って、電源投入時には、コンデンサ４２には、矢
印Ｆに示すように充電電流が流れると共に、制御端Ｃ及
びＤ間の電圧がゼロＶから所定の定常時の電圧に移行す
る。従って、定電流バイアス回路を流れる定電流は、例
えば１mＡから定常時の例えば５mＡに移行する。従っ
て、電源投入時には、４mＡがトランジスタ３１及び３
３のベースに流れて、これが例えば１０Ａのラッシュア
イドル電流の原因となっている。
ィルタ４０は、全て、コモンＣＯＭが定電流バイアス回
路２０の制御端Ｄと出力抵抗３７とに接続され、フィル
タ入力ＦＩが出力抵抗３６に接続され、フィルタ出力Ｆ
Ｏが定電流バイアス回路２０の制御端Ｃに接続されてい
る。従って、電源投入時には、コンデンサ４２には、矢
印Ｆに示すように充電電流が流れると共に、制御端Ｃ及
びＤ間の電圧がゼロＶから所定の定常時の電圧に移行す
る。従って、定電流バイアス回路を流れる定電流は、例
えば１mＡから定常時の例えば５mＡに移行する。従っ
て、電源投入時には、４mＡがトランジスタ３１及び３
３のベースに流れて、これが例えば１０Ａのラッシュア
イドル電流の原因となっている。
【００２６】コンデンサ４２には、矢印Ｆに示すように
充電電流が流れないようにすれば、この問題は解消す
る。従って、出力トランジスタ３２及び３４の定常時の
アイドル電流を１００mＡと仮定し、出力抵抗３６及び
３７の値を０．２２Ωと仮定した場合に、４４mＶの浮
動電源を、コモンＣＯＭと制御端Ｄとの間に接続すれ
ば、この問題は解消する。この４４mＶの浮動電源は、
例えば１．５Ｖの乾電池と可変抵抗とから構成される。
また、４４mＶ以上の特定の値を持つ浮動電源（例えば
１．５Ｖの乾電池）を電源投入時或は投入以前に接続し
てもよいことが判明した。この浮動電源に代りに、定電
圧素子（０．４Ｖの定電圧特性を持つショットキーダイ
オード）をコモンＣＯＭと制御端Ｄとの間に接続し、こ
の定電圧素子に抵抗或は定電流素子によって、電流を供
給すれば同様の効果が得られる。
充電電流が流れないようにすれば、この問題は解消す
る。従って、出力トランジスタ３２及び３４の定常時の
アイドル電流を１００mＡと仮定し、出力抵抗３６及び
３７の値を０．２２Ωと仮定した場合に、４４mＶの浮
動電源を、コモンＣＯＭと制御端Ｄとの間に接続すれ
ば、この問題は解消する。この４４mＶの浮動電源は、
例えば１．５Ｖの乾電池と可変抵抗とから構成される。
また、４４mＶ以上の特定の値を持つ浮動電源（例えば
１．５Ｖの乾電池）を電源投入時或は投入以前に接続し
てもよいことが判明した。この浮動電源に代りに、定電
圧素子（０．４Ｖの定電圧特性を持つショットキーダイ
オード）をコモンＣＯＭと制御端Ｄとの間に接続し、こ
の定電圧素子に抵抗或は定電流素子によって、電流を供
給すれば同様の効果が得られる。
【００２７】図５を参照すると、本発明による増幅器の
第四実施例が示されている。この図において、ローパス
フィルタ４０は、第１出力抵抗３６に接続されるフィル
タ入力ＦＩと、このフィルタ入力ＦＩとフィルタ出力Ｆ
Ｏとの間に接続される抵抗４１と、フィルタ出力ＦＯと
コモンＣＯＭとの間に接続されるコンデンサ４２とを備
え、前記防止回路は、コモンＣＯＭ及び第２出力抵抗３
７との間に接続される浮動電源を備え、この浮動電源の
電圧値は、通常時のアイドル電流が第１及び第２出力抵
抗３６及び３７に供給された時に生じるそれより高く設
定されている。正負電圧源±Ｖと浮動電源とを同時に投
入した時には、コンデンサ４２には、矢印Ｒ方向即ち逆
向きに電流が流れる。
第四実施例が示されている。この図において、ローパス
フィルタ４０は、第１出力抵抗３６に接続されるフィル
タ入力ＦＩと、このフィルタ入力ＦＩとフィルタ出力Ｆ
Ｏとの間に接続される抵抗４１と、フィルタ出力ＦＯと
コモンＣＯＭとの間に接続されるコンデンサ４２とを備
え、前記防止回路は、コモンＣＯＭ及び第２出力抵抗３
７との間に接続される浮動電源を備え、この浮動電源の
電圧値は、通常時のアイドル電流が第１及び第２出力抵
抗３６及び３７に供給された時に生じるそれより高く設
定されている。正負電圧源±Ｖと浮動電源とを同時に投
入した時には、コンデンサ４２には、矢印Ｒ方向即ち逆
向きに電流が流れる。
【００２８】この浮動電源は、電池４３と、この電池４
３に直列接続されるメーク接点４４とを備え、メーク接
点４４は、図示略の電磁リレーによって電源投入時に閉
塞させられる。
３に直列接続されるメーク接点４４とを備え、メーク接
点４４は、図示略の電磁リレーによって電源投入時に閉
塞させられる。
【００２９】図６を参照すると、本発明による増幅器の
第五実施例が示されている。この図において、この浮動
電源は、コモンＣＯＭ及び第２出力抵抗３７との間に接
続される定電圧ダイオード４５と、コモンＣＯＭに接続
される定電流素子４６とを備えた、コンデンサ４２を逆
向きに充電する逆向き充電手段に置換してもよい。この
定電流素子４６は、アノード電極がＳＥＰＰ出力段を構
成するＮＰＮトランジスタ３１’のベースに接続され
る。このアノード電極は、点線で示すように第１中継端
Ａに接続されてもよく、或は正電圧源＋Ｖに接続されて
もよい。
第五実施例が示されている。この図において、この浮動
電源は、コモンＣＯＭ及び第２出力抵抗３７との間に接
続される定電圧ダイオード４５と、コモンＣＯＭに接続
される定電流素子４６とを備えた、コンデンサ４２を逆
向きに充電する逆向き充電手段に置換してもよい。この
定電流素子４６は、アノード電極がＳＥＰＰ出力段を構
成するＮＰＮトランジスタ３１’のベースに接続され
る。このアノード電極は、点線で示すように第１中継端
Ａに接続されてもよく、或は正電圧源＋Ｖに接続されて
もよい。
【００３０】図７は、図５に示す浮動電源或は図６に示
す逆向き充電手段を持つ場合或は持たない定電流バイア
ス回路の電流：電圧特性を示している。点Ａは通常のバ
イアス点を示している。即ち定電流バイアス回路２０を
流れる一定電流が５mＡであり、中継端Ａ及びＢ間の電
圧は、制御端Ｃ及びＤ間の電圧が４４mＶの場合に、
３．３Ｖである。点Ｂは、図２〜４に示す回路によって
発生する初期バイアス状態を示している。点Ｃは、図５
に示す回路の初期バイアス状態を示している。バイアス
点が点Ｂから点Ａに移行した場合には、好ましくないラ
ッシュ電流状態が不可欠であるが、バイアス点が点Ｃか
ら点Ａに移行した場合にはラッシュ電流状態が発生しな
い。
す逆向き充電手段を持つ場合或は持たない定電流バイア
ス回路の電流：電圧特性を示している。点Ａは通常のバ
イアス点を示している。即ち定電流バイアス回路２０を
流れる一定電流が５mＡであり、中継端Ａ及びＢ間の電
圧は、制御端Ｃ及びＤ間の電圧が４４mＶの場合に、
３．３Ｖである。点Ｂは、図２〜４に示す回路によって
発生する初期バイアス状態を示している。点Ｃは、図５
に示す回路の初期バイアス状態を示している。バイアス
点が点Ｂから点Ａに移行した場合には、好ましくないラ
ッシュ電流状態が不可欠であるが、バイアス点が点Ｃか
ら点Ａに移行した場合にはラッシュ電流状態が発生しな
い。
【００３１】図２〜６に示す増幅器に使用された定電流
バイアス回路２０は、二段或は三段ダーリントン接続さ
れたＳＥＰＰ出力段に好適である。しかし、ＳＥＰＰ出
力段が図８に示すように、一段の場合には、ＰＮＰトラ
ンジスタ３１のベースと、ＮＰＮトランジスタ３３のベ
ースとの間の電圧ＶBBが約１.３Ｖであるので、例え
ば、ＮＰＮトランジスタ３１のエミッタ側の電圧をベー
ス側から制御するのが好適である。
バイアス回路２０は、二段或は三段ダーリントン接続さ
れたＳＥＰＰ出力段に好適である。しかし、ＳＥＰＰ出
力段が図８に示すように、一段の場合には、ＰＮＰトラ
ンジスタ３１のベースと、ＮＰＮトランジスタ３３のベ
ースとの間の電圧ＶBBが約１.３Ｖであるので、例え
ば、ＮＰＮトランジスタ３１のエミッタ側の電圧をベー
ス側から制御するのが好適である。
【００３２】図８を参照すると、本発明による増幅器の
第六実施例が示されている。この図において、正負電圧
源±Ｖには、中継端Ａ及びＢによってＳＥＰＰ出力段３
０を駆動する例えば４５５８等の演算増幅器による電圧
増幅段１０が接続される。このＳＥＰＰ出力段３０は、
ベースが中継端Ａに接続され、コレクタが正電圧源＋Ｖ
に接続されるＮＰＮトランジスタ３１と、ベースが中継
端Ｂに接続され、コレクタが負電圧源−Ｖに接続される
ＰＮＰトランジスタ３３と、出力端３５と、この出力端
３５とＮＰＮトランジスタ３１のエミッタとに接続され
る第１出力抵抗３６と、出力端３５とＰＮＰトランジス
タ３３のエミッタとに接続される第２出力抵抗３７とを
備えている。
第六実施例が示されている。この図において、正負電圧
源±Ｖには、中継端Ａ及びＢによってＳＥＰＰ出力段３
０を駆動する例えば４５５８等の演算増幅器による電圧
増幅段１０が接続される。このＳＥＰＰ出力段３０は、
ベースが中継端Ａに接続され、コレクタが正電圧源＋Ｖ
に接続されるＮＰＮトランジスタ３１と、ベースが中継
端Ｂに接続され、コレクタが負電圧源−Ｖに接続される
ＰＮＰトランジスタ３３と、出力端３５と、この出力端
３５とＮＰＮトランジスタ３１のエミッタとに接続され
る第１出力抵抗３６と、出力端３５とＰＮＰトランジス
タ３３のエミッタとに接続される第２出力抵抗３７とを
備えている。
【００３３】定電流バイアス回路２０は、エミッタが中
継端Ａに接続され、ベースがフィルタ出力ＦＯに接続さ
れ、コレクタが中継端Ｂに接続されるＰＮＰトランジス
タ６１を備える。ローパスフィルタ４０は、フィルタ入
力ＦＩとフィルタ出力ＦＯとの間に接続される例えば１
０ＫΩの抵抗４１と、フィルタ出力ＦＯとコモンＣＯＭ
の間に接続される例えば２２μＦのコンデンサ４２とを
備え、逆向き充電手段は、中継端ＡとコモンＣＯＭとの
間に接続される定電圧素子４５と、コモンＣＯＭと中継
端Ｂとの間に接続される定電流素子４６とを備える。
継端Ａに接続され、ベースがフィルタ出力ＦＯに接続さ
れ、コレクタが中継端Ｂに接続されるＰＮＰトランジス
タ６１を備える。ローパスフィルタ４０は、フィルタ入
力ＦＩとフィルタ出力ＦＯとの間に接続される例えば１
０ＫΩの抵抗４１と、フィルタ出力ＦＯとコモンＣＯＭ
の間に接続される例えば２２μＦのコンデンサ４２とを
備え、逆向き充電手段は、中継端ＡとコモンＣＯＭとの
間に接続される定電圧素子４５と、コモンＣＯＭと中継
端Ｂとの間に接続される定電流素子４６とを備える。
【００３４】このＰＮＰトランジスタ６１は、Ｉc＝１m
Ａで、電流増幅率が１０００以上であるスーパーベータ
型のトランジスタが好ましい。実際には、ＣＤプレーヤ
のサーボ系の増幅器として、Ｉc＝１mＡ及びＶBE＝−
０．６Ｖで、約４００の電流増幅率の２ＳＡ９７０が用
いられ、定電圧素子４５は、ＩF＝１mＡでＶF＝０．６
５Ｖの定電圧特性を持つ１Ｓ１５５５等の汎用ダイオー
ドが用いられ、３．５mＡの定電流特性を持つ定電流素
子１２は、ＶDS＝１０ＶでＩDSS＝約２０mＡの２ＳＫ１
６２と、この２ＳＫ１６２のゲートとソースとの間に接
続される１００Ωの抵抗とから構成され、２ＳＫ１６２
のドレインが正電圧源＋Ｖに、ゲートが中継端Ａに各々
接続された。
Ａで、電流増幅率が１０００以上であるスーパーベータ
型のトランジスタが好ましい。実際には、ＣＤプレーヤ
のサーボ系の増幅器として、Ｉc＝１mＡ及びＶBE＝−
０．６Ｖで、約４００の電流増幅率の２ＳＡ９７０が用
いられ、定電圧素子４５は、ＩF＝１mＡでＶF＝０．６
５Ｖの定電圧特性を持つ１Ｓ１５５５等の汎用ダイオー
ドが用いられ、３．５mＡの定電流特性を持つ定電流素
子１２は、ＶDS＝１０ＶでＩDSS＝約２０mＡの２ＳＫ１
６２と、この２ＳＫ１６２のゲートとソースとの間に接
続される１００Ωの抵抗とから構成され、２ＳＫ１６２
のドレインが正電圧源＋Ｖに、ゲートが中継端Ａに各々
接続された。
【００３５】定電流素子４６は、増幅器への入力信号の
印加中に中継端Ａ及びＢ間の電圧が約１．３Ｖを下限と
して変動するので、０．６５Ｖのような低電圧領域で良
好な定電流特性を持っていなければならない。従って、
増幅器への入力信号の印加中に中継端Ａ及びＢ間の電圧
が約１．３Ｖを下限として変動しても、定電流素子４６
の電流値が約１mＡの一定となり、従って、定電圧ダイ
オード４５の順方向電圧も一定となる。０．６５Ｖのよ
うな低電圧領域では、市販の定電流ダイオードの使用が
好ましくないが、２ＳＫ１１７、２ＳＫ１６２、２ＳＫ
１７０、２ＳＫ１４７、２ＳＪ７２或は２ＳＪ７４は好
ましく使用できる。ＰＮＰトランジスタ６１のエミッタ
電流として中継端Ｂ側に流れる残りの約２．５mＡは、
１０ＫΩ抵抗（２２μＦのコンデンサ）を経由したベー
ス電流で制御される。
印加中に中継端Ａ及びＢ間の電圧が約１．３Ｖを下限と
して変動するので、０．６５Ｖのような低電圧領域で良
好な定電流特性を持っていなければならない。従って、
増幅器への入力信号の印加中に中継端Ａ及びＢ間の電圧
が約１．３Ｖを下限として変動しても、定電流素子４６
の電流値が約１mＡの一定となり、従って、定電圧ダイ
オード４５の順方向電圧も一定となる。０．６５Ｖのよ
うな低電圧領域では、市販の定電流ダイオードの使用が
好ましくないが、２ＳＫ１１７、２ＳＫ１６２、２ＳＫ
１７０、２ＳＫ１４７、２ＳＪ７２或は２ＳＪ７４は好
ましく使用できる。ＰＮＰトランジスタ６１のエミッタ
電流として中継端Ｂ側に流れる残りの約２．５mＡは、
１０ＫΩ抵抗（２２μＦのコンデンサ）を経由したベー
ス電流で制御される。
【００３６】図８の回路において、ＶBE＝±６１６mＶ
及びＩE＝±１０mＡでＮＰＮ及びＰＮＰトランジスタ３
１及び３３の各電流増幅率を９９と仮定し、ＰＮＰトラ
ンジスタ６１の電流増幅率をＶBE＝−６００mＶで、４
００と仮定し、抵抗３６及び３７の値を２．２Ω、抵抗
４１の値を１０ＫΩ、定電流素子１２及び４６の値を各
々３．５mＡ及び１mＡと仮定し、定電圧素子４５をＩF
＝１mＡでＶF＝０．６５Ｖと仮定する。もし、トランジ
スタ３１及び３３のベースに１００μＡが各々供給され
たならば、抵抗３６及び３７に１０mＡのアイドル電流
が流れ、抵抗３６及び３７の両端電圧が４４mＶであ
る。従って、トランジスタ３１のベース及びトランジス
タ３３のエミッタ間の電圧が６６０mＶである。残りの
２．４mＡがトランジスタ６１にエミッタ電流として供
給されなければならないので、６μＡのベース電流が抵
抗４１を経てトランジスタ３３のエミッタから供給され
る、従って、抵抗４１での電圧降下は６０mＶである。
また、６μＡは、１０mＡのアイドル電流と比較して無
視できるので、無信号時の各値が上述のように決定さ
れ、演算増幅器（電圧増幅段）２０は、無信号時に３．
５mＡのシンク電流を中継端Ｂから供給する。
及びＩE＝±１０mＡでＮＰＮ及びＰＮＰトランジスタ３
１及び３３の各電流増幅率を９９と仮定し、ＰＮＰトラ
ンジスタ６１の電流増幅率をＶBE＝−６００mＶで、４
００と仮定し、抵抗３６及び３７の値を２．２Ω、抵抗
４１の値を１０ＫΩ、定電流素子１２及び４６の値を各
々３．５mＡ及び１mＡと仮定し、定電圧素子４５をＩF
＝１mＡでＶF＝０．６５Ｖと仮定する。もし、トランジ
スタ３１及び３３のベースに１００μＡが各々供給され
たならば、抵抗３６及び３７に１０mＡのアイドル電流
が流れ、抵抗３６及び３７の両端電圧が４４mＶであ
る。従って、トランジスタ３１のベース及びトランジス
タ３３のエミッタ間の電圧が６６０mＶである。残りの
２．４mＡがトランジスタ６１にエミッタ電流として供
給されなければならないので、６μＡのベース電流が抵
抗４１を経てトランジスタ３３のエミッタから供給され
る、従って、抵抗４１での電圧降下は６０mＶである。
また、６μＡは、１０mＡのアイドル電流と比較して無
視できるので、無信号時の各値が上述のように決定さ
れ、演算増幅器（電圧増幅段）２０は、無信号時に３．
５mＡのシンク電流を中継端Ｂから供給する。
【００３７】入力信号が演算増幅器２０の反転入力端
（或は非反転入力端）から供給された時には、正電圧源
及び中継端Ａ間と、中継端Ａ及びＢ間との電圧が変化す
るが、定電流素子１２或は４６の電流値が略一定であ
り、定電圧素子の順方向電圧即ち制御端Ｃ及びＣＯＭ間
の電圧も一定である。コンデンサ４２と、抵抗４１と
は、出力信号に起因する抵抗３６及び３７間の電圧変化
を平均化して、トランジスタ６１のベース電流値を一定
にさせる。また、定電流素子４６は、点線で示すように
ＣＯＭと負電圧源−Ｖとの間に接続されてもよい。
（或は非反転入力端）から供給された時には、正電圧源
及び中継端Ａ間と、中継端Ａ及びＢ間との電圧が変化す
るが、定電流素子１２或は４６の電流値が略一定であ
り、定電圧素子の順方向電圧即ち制御端Ｃ及びＣＯＭ間
の電圧も一定である。コンデンサ４２と、抵抗４１と
は、出力信号に起因する抵抗３６及び３７間の電圧変化
を平均化して、トランジスタ６１のベース電流値を一定
にさせる。また、定電流素子４６は、点線で示すように
ＣＯＭと負電圧源−Ｖとの間に接続されてもよい。
【００３８】図９の増幅器においては、トランジスタ６
１の制御されるエミッタ電流を減少させ、従って、抵抗
５１の値を高くさせ、或はコンデンサ４２の値を低くさ
せるために、ＦＥＴ６２を備えた補助定電流バイアス回
路が中継端Ａ及びＢ間に形成される。また、ＦＥＴ６３
は、ＦＥＴ６２のそれと温度特性が同じものを用いる。
従って、略同特性のＦＥＴが２個熱結合された２ＳＫ１
４６がＦＥＴ６２及び６３として用いられる。さらに、
定電流回路１２には、ドレイン及びゲート間に印加され
る電圧も同じようにするために、カスケード接続された
ＰＮＰトランジスタと３個直列の温度補償ダイオードと
が用いられる。従って、例えば０〜７０度Ｃの間で動作
状態が補償される。
１の制御されるエミッタ電流を減少させ、従って、抵抗
５１の値を高くさせ、或はコンデンサ４２の値を低くさ
せるために、ＦＥＴ６２を備えた補助定電流バイアス回
路が中継端Ａ及びＢ間に形成される。また、ＦＥＴ６３
は、ＦＥＴ６２のそれと温度特性が同じものを用いる。
従って、略同特性のＦＥＴが２個熱結合された２ＳＫ１
４６がＦＥＴ６２及び６３として用いられる。さらに、
定電流回路１２には、ドレイン及びゲート間に印加され
る電圧も同じようにするために、カスケード接続された
ＰＮＰトランジスタと３個直列の温度補償ダイオードと
が用いられる。従って、例えば０〜７０度Ｃの間で動作
状態が補償される。
【００３９】図８及び図９に示す増幅器は、ＣＤプレー
ヤのフォーカス用及びトラッキング用のサーボ増幅器と
して用いて、ＣＤのインデックスサーチ速度が速くな
り、或は音質、特に低域（３０〜５００Ｈｚ）部分のデ
ィテールが向上した利点が得られた。これらの利点は、
ＣＤディスクのピット長の読取精度が向上した結果、ジ
ッタ等の時間軸方向のゆれが少なくなって得られたもの
と思われる。上記電圧増幅段１０には、４５５８系のよ
うなＳＥＰＰ出力段にＮＰＮ及びＰＮＰトランジスタを
備えた演算増幅器（ＯＰアンプ）が用いられたので、図
８及び図９に示す増幅器の動作中には、シンク電流のみ
が中継端Ｂから供給される。従って、ＯＰアンプにおい
ては、シンク及びソース電流を供給するＮＰＮ及びＰＮ
Ｐトランジスタのスイッチングが回避され、これが音質
向上の一因ともなったと思われる。
ヤのフォーカス用及びトラッキング用のサーボ増幅器と
して用いて、ＣＤのインデックスサーチ速度が速くな
り、或は音質、特に低域（３０〜５００Ｈｚ）部分のデ
ィテールが向上した利点が得られた。これらの利点は、
ＣＤディスクのピット長の読取精度が向上した結果、ジ
ッタ等の時間軸方向のゆれが少なくなって得られたもの
と思われる。上記電圧増幅段１０には、４５５８系のよ
うなＳＥＰＰ出力段にＮＰＮ及びＰＮＰトランジスタを
備えた演算増幅器（ＯＰアンプ）が用いられたので、図
８及び図９に示す増幅器の動作中には、シンク電流のみ
が中継端Ｂから供給される。従って、ＯＰアンプにおい
ては、シンク及びソース電流を供給するＮＰＮ及びＰＮ
Ｐトランジスタのスイッチングが回避され、これが音質
向上の一因ともなったと思われる。
【００４０】このようなＯＰアンプは、ＰＡ等の音響機
器で多段に使用され、１個での僅かな信号の劣化が全体
では大きな音質の劣化となる。図１０は、μＡ７４１系
のＯＰアンプの正電圧源と出力端３５との間に、１０m
Ａの定電流特性を持つ定電流素子１００を接続したもの
である。この定電流素子１００は、設定される定電流値
がＯＰアンプの最大シンク電流（負電圧源と出力端３５
との間に接続した場合最大ソース電流）に依存し、最適
な場合最大シンク電流の約半分である。ＯＰアンプの取
り出せる出力電流が半分になるが、トランジスタ３２及
び３４のスイッチングによる信号の劣化がなくなる利点
を持っている。この定電流素子１００は、上述のＦＥ
Ｔ、場合により抵抗を用いて定電流回路を構成してもよ
い。また、他のＯＰアンプ、例えばＮＳ（ナショナル
セミコンダクタ社）製のＬＦ１５８ＴＩ製のＴＬ−８Ｘ
シリーズ或はシグネティクス社製の５５３２等と合同し
て用いてもよい。
器で多段に使用され、１個での僅かな信号の劣化が全体
では大きな音質の劣化となる。図１０は、μＡ７４１系
のＯＰアンプの正電圧源と出力端３５との間に、１０m
Ａの定電流特性を持つ定電流素子１００を接続したもの
である。この定電流素子１００は、設定される定電流値
がＯＰアンプの最大シンク電流（負電圧源と出力端３５
との間に接続した場合最大ソース電流）に依存し、最適
な場合最大シンク電流の約半分である。ＯＰアンプの取
り出せる出力電流が半分になるが、トランジスタ３２及
び３４のスイッチングによる信号の劣化がなくなる利点
を持っている。この定電流素子１００は、上述のＦＥ
Ｔ、場合により抵抗を用いて定電流回路を構成してもよ
い。また、他のＯＰアンプ、例えばＮＳ（ナショナル
セミコンダクタ社）製のＬＦ１５８ＴＩ製のＴＬ−８Ｘ
シリーズ或はシグネティクス社製の５５３２等と合同し
て用いてもよい。
【００４１】また、ここでの用語「トランジスタ」は、
ダーリントン接続、インバーテッドダーリントン接続さ
れたバイポーラ型のトランジスタも含み、更に、ＭＯＳ
型ＦＥＴ、バイポーラ型トランジスタ及びＭＯＳ型ＦＥ
Ｔ６３の混成トランジスタ、或は他のトランジスタ例え
ば接合型ＶＦＥＴ或はＳＩＴも含んでいる。
ダーリントン接続、インバーテッドダーリントン接続さ
れたバイポーラ型のトランジスタも含み、更に、ＭＯＳ
型ＦＥＴ、バイポーラ型トランジスタ及びＭＯＳ型ＦＥ
Ｔ６３の混成トランジスタ、或は他のトランジスタ例え
ば接合型ＶＦＥＴ或はＳＩＴも含んでいる。
【００４２】更に、定電流バイアス回路２０は、中継端
Ａにドレインが接続され、ゲートをを制御端ＣとするＮ
チャンネル接合型ＦＥＴと、このＮチャンネル接合型Ｆ
ＥＴのソースがエミッタに接続され、ベースを制御端Ｄ
とし、コレクタが中継端Ｂに接続されるＰＮＰトランジ
スタとを備えてもよい。
Ａにドレインが接続され、ゲートをを制御端ＣとするＮ
チャンネル接合型ＦＥＴと、このＮチャンネル接合型Ｆ
ＥＴのソースがエミッタに接続され、ベースを制御端Ｄ
とし、コレクタが中継端Ｂに接続されるＰＮＰトランジ
スタとを備えてもよい。
【００４３】また更に、定電流バイアス回路２０は、中
継端Ａにコレクタが接続され、ベースを制御端Ｃとする
ＮＰＮトランジスタと、このＮＰＮトランジスタのエミ
ッタがソースに接続され、ゲートを制御端Ｄとし、ソー
スが中継端Ｂに接続されるＰチャンネル接合型ＦＥＴと
を備えてもよい。
継端Ａにコレクタが接続され、ベースを制御端Ｃとする
ＮＰＮトランジスタと、このＮＰＮトランジスタのエミ
ッタがソースに接続され、ゲートを制御端Ｄとし、ソー
スが中継端Ｂに接続されるＰチャンネル接合型ＦＥＴと
を備えてもよい。
【００４４】
【発明の効果】以上説明したように、本発明による増幅
器は、負帰還型の定電流バイアス回路と、ローパスフィ
ルタとを用いたことによる、電源投入時のラッシュアイ
ドル電流を低減或は完全になくすることができる。従っ
て、定電流バイアス回路を用いたことによって、出力段
に使用される正電圧源側及び負電圧源側のバイポーラト
ランジスタにＯＦＦ状態が発生せず、従って出力信号の
動的歪率が減少する。また、本発明の定電流回路を用い
たＡＢ級電力増幅器は、スピーカ等の誘導性負荷に接続
した場合でも、電力用ＮＰＮトランジスタ及びＰＮＰト
ランジスタがＯＦＦ状態にならず、微妙な音も非常にリ
アルに再現する利点が得られる。本発明の増幅器は、家
庭及び業務用の音響機器（アンプ、ＣＤ或はＬＤプレー
ヤ）、ＰＡに利用でき、モノリシック演算増幅器に使用
できる。
器は、負帰還型の定電流バイアス回路と、ローパスフィ
ルタとを用いたことによる、電源投入時のラッシュアイ
ドル電流を低減或は完全になくすることができる。従っ
て、定電流バイアス回路を用いたことによって、出力段
に使用される正電圧源側及び負電圧源側のバイポーラト
ランジスタにＯＦＦ状態が発生せず、従って出力信号の
動的歪率が減少する。また、本発明の定電流回路を用い
たＡＢ級電力増幅器は、スピーカ等の誘導性負荷に接続
した場合でも、電力用ＮＰＮトランジスタ及びＰＮＰト
ランジスタがＯＦＦ状態にならず、微妙な音も非常にリ
アルに再現する利点が得られる。本発明の増幅器は、家
庭及び業務用の音響機器（アンプ、ＣＤ或はＬＤプレー
ヤ）、ＰＡに利用でき、モノリシック演算増幅器に使用
できる。
【図１】図１は従来のＡＢ級増幅器を示す回路図であ
る。
る。
【図２】図２は本発明による第一実施例の増幅器を示す
回路図である。
回路図である。
【図３】図３は本発明による第二実施例の増幅器を示す
回路図である。
回路図である。
【図４】図４は本発明による第三実施例の増幅器を示す
回路図である。
回路図である。
【図５】図５は本発明による第四実施例の増幅器を示す
回路図である。
回路図である。
【図６】図６は本発明による第五実施例の増幅器を示す
回路図である。
回路図である。
【図７】図７は図５に示す浮動電源或は図６に示す逆向
き充電手段を持つ場合或は持たない場合の定電流バイア
ス回路の電流：電圧特性を示すグラフ図である。
き充電手段を持つ場合或は持たない場合の定電流バイア
ス回路の電流：電圧特性を示すグラフ図である。
【図８】図８は本発明による第六実施例の増幅器を示す
回路図である。
回路図である。
【図９】図９は本発明による第七実施例の増幅器を示す
回路図である。
回路図である。
【図１０】図１０は本発明による第八実施例の増幅器を
示す回路図である。
示す回路図である。
１ ブレーク接点（第１防止回路） ３ メーク接点（第２防止回路） ４ メーク接点（第２防止回路） ５ 出力抵抗（第３防止回路） ６ メーク接点（第３防止回路） ７ 出力抵抗（第３防止回路） ８ メーク接点（第３防止回路） １０ 電圧増幅段 ２０ 定電流バイアス回路 ３０ ＳＥＰＰ出力段 ３６ 出力抵抗 ３７ 出力抵抗 ４０ ローパスフィルタ ４３ 電池（浮動電源） ４４ メーク接点（浮動電源） ４５ 定電圧素子（第２浮動電源） ４６ 定電流素子（第２浮動電源）
Claims (6)
- 【請求項１】第１及び第２中継端を持つ電圧増幅段と、 これら第１及び第２中継端に各々接続されると共に、接
続点が出力端に接続される第１及び第２出力抵抗を備え
たＳＥＰＰ出力段と、 前記第１及び第２中継端間に接続されると共に、第１及
び第２制御端間に印加される電圧に基づいて前記第１及
び第２中継端間に流れる定電流を設定する定電流バイア
ス回路と、 前記第１及び第２出力抵抗間の電圧を平均化して前記第
１及び第２制御端に印加するためにフイルタ入力とフイ
ルタ出力との間に接続される少なくとも１つの直列抵抗
と、フイルタ出力或は前記直列抵抗の接続点とコモンと
の間に接続されるコンデンサとを含むローパスフイルタ
と、 このローパスフイルタのコンデンサに起因して、電源投
入時に発生するラッシュ電流を防止する防止回路とを備
え、 前記防止回路は、前記フイルタ入力及び前記フイルタ出
力に接続されるブレーク接点と、この接点を電源投入時
から所定時間後に開口させる遅延回路とを備えたことを
特徴とする 増幅器。 - 【請求項２】第１及び第２中継端を持つ電圧増幅段と、 これら第１及び第２中継端に各々接続されると共に、接
続点が出力端に接続される第１及び第２出力抵抗と、 第
１コレクタが正電圧源に接続され得るＮＰＮトランジス
タと、第２コレクタが負電圧源に接続され得るＰＮＰト
ランジスタとを含むＳＥＰＰ出力段と、 前記第１及び第２中継端間に接続されると共に、第１及
び第２制御端間に印加される電圧に基づいて前記第１及
び第２中継端間に流れる定電流を設定する定電流バイア
ス回路と、 前記第１及び第２出力抵抗間の電圧を平均化して前記第
１及び第２制御端に印加するローパスフイルタと、 このローパスフイルタのコンデンサに起因して、電源投
入時に発生するラッシ ュ電流を減少させる減少手段とを
備え、 前記減少手段は、前記第１コレクタ及び前記正電圧源間
に接続される第１メーク接点と、前記第２コレクタ及び
前記負電圧源間に接続される第２メーク接点と、これら
の接点を電源投入時から所定時間後に閉塞させる遅延回
路とを備えたことを特徴とする増幅器。 - 【請求項３】第１及び第２中継端を持つ電圧増幅段と、 これら第１及び第２中継端に各々接続されると共に、接
続点が出力端に接続される第１及び第２出力抵抗を備え
たＳＥＰＰ出力段と、 前記第１及び第２中継端間に接続されると共に、第１及
び第２制御端間に印加される電圧に基づいて前記第１及
び第２中継端間に流れる定電流を設定する定電流バイア
ス回路と、 前記第１及び第２出力抵抗間の電圧を平均化して前記第
１及び第２制御端に印加するローパスフイルタと、 このローパスフイルタのコンデンサに起因して、電源投
入時に発生するラッシュ電流を軽減するために、 前記第
１出力抵抗に並列接続される第３出力抵抗及び第１メー
ク接点と、前記第２出力抵抗に並列接続される第４出力
抵抗及び第２メーク接点と、これらの接点を電源投入時
から所定時間後に閉塞させる遅延回路とを備え、 前記第３出力抵抗は、前記第１メーク接点と直列接続さ
れると共に、その抵抗値が揃記第１出力祇抗のそれより
低く設定され、前記第４出力抵抗は、前記第２メーク接
点と直列接続されると共に、その抵抗値が墳記第２出力
抵抗のそれより低く設定されることを特徴とする増幅
器。 - 【請求項４】第１及び第２中継端を持つ電圧増幅段と、 これら第１及び第２中継端に各々接続されると共に、接
続点が出力端に接続される第１及び第２出力抵抗を備え
たＳＥＰＰ出力段と、 前記第１及び第２中継端間に接続されると共に、第１及
び第２制御端間に印加される電圧に基づいて前記第１及
び第２中継端間に流れる定電流を設定する定電 流バイア
ス回路と、 前記第１及び第２出力抵抗間の電圧を平均化して前記第
１及び第２制御端に印加するために 前記１つの出力抵抗
に接続されるフイルタ入力と、このフイルタ入力とフイ
ルタ出力との間に接続される少なくとも１つの直列抵抗
と、フイルタ出力或は前記直列抵抗の接続点とコモンと
の間に接続される少なくとも１つのコンデンサとを含む
ローパスフイルタと、 このローパスフイルタのコンデンサに起因して、電源投
入時に発生するラッシュ電流を防止する防止回路とを備
え、 前記防止回路は、前記コモン及び前記残りの出力抵抗と
の間に接続される浮動電源を備え、この浮動電源の電圧
値は、通常時のアイドル電流が前記第１及び第２出力抵
抗に供給された時にその間に生じるそれより高く設定さ
れることを特徴とする増幅器。 - 【請求項５】前記浮動電源は、電池と、この電池に直列
接続されるメーク接点と、このメーク接点を電源投入時
に閉塞させるリレー回路とを備えた請求項４記載の増幅
器。 - 【請求項６】前記浮動電源は、前記コモン及び前記１つ
の出力抵抗間に接続される定電圧素子と、前記コモンに
接続される定電流素子とを備え、この定電流素子は、残
りの電極が前記残りの出力抵抗を含む側の前記ＳＥＰＰ
出力段を構成するトランジスタのベース、前記中継端或
は電圧源に接続されることを特徴とする請求項４記載の
増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/496,768 US5049834A (en) | 1986-11-21 | 1990-03-21 | Amplifier having a constant-current bias circuit |
| US496768 | 1990-03-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129847A JPH05129847A (ja) | 1993-05-25 |
| JP2520053B2 true JP2520053B2 (ja) | 1996-07-31 |
Family
ID=23974054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3081108A Expired - Lifetime JP2520053B2 (ja) | 1990-03-21 | 1991-03-22 | 増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2520053B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015065526A (ja) * | 2013-09-24 | 2015-04-09 | ソニー株式会社 | 増幅回路 |
-
1991
- 1991-03-22 JP JP3081108A patent/JP2520053B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05129847A (ja) | 1993-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4933645A (en) | Amplifier having a constant-current bias circuit | |
| US5627486A (en) | Current mirror circuits and methods with guaranteed off state and amplifier circuits using same | |
| US4887181A (en) | Circuit for temperature protection with hysteresis | |
| US5475343A (en) | Class AB complementary output stage | |
| US4159450A (en) | Complementary-FET driver circuitry for push-pull class B transistor amplifiers | |
| US4335360A (en) | Class AB push-pull amplifiers | |
| JPH02162812A (ja) | 相補形カレント・ミラー回路を用いたダイアモンド・フォロワ回路及びゼロ・オフセットの増幅器 | |
| US4254379A (en) | Push-pull amplifier circuit | |
| US4063185A (en) | Direct coupling type power amplifier circuit | |
| KR950000162B1 (ko) | 증폭기 장치 및 푸시풀 증폭기 | |
| JPS59131207A (ja) | 可聴周波増幅器回路 | |
| WO1982002128A1 (en) | Driver circuit having reduced cross-over distortion | |
| JP2578096B2 (ja) | スイツチング装置 | |
| US5710522A (en) | Amplifier having an active current source | |
| US4451800A (en) | Input bias adjustment circuit for amplifier | |
| US5363063A (en) | Amplifier with an output current limiter | |
| CA1214524A (en) | Protection circuit | |
| US4422050A (en) | Single-ended push-pull amplifier with two complementary push-pull circuits | |
| JPS6262084B2 (ja) | ||
| JP2520053B2 (ja) | 増幅器 | |
| US5952882A (en) | Gain enhancement for operational amplifiers | |
| US4345215A (en) | Audio frequency power amplifier circuit | |
| US5343165A (en) | Amplifier having a symmetrical output characteristic | |
| US5519357A (en) | Biasing arrangement for a quasi-complementary output stage | |
| JPH0369441B2 (ja) |