WO2007108102A1 - 半導体装置、および半導体素子選択方法 - Google Patents

半導体装置、および半導体素子選択方法 Download PDF

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transistors
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Nobuhiko Kobayashi
Takao Sasaki
Tomoyuki Arai
Masahiro Kudo
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Fujitsu Limited
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Definitions

  • the present invention relates to a control method of a semiconductor device, and more specifically, for example, in an amplifier or an analog switch as a semiconductor device composed of MOS transistors, a transconductance coefficient or threshold value as an element parameter of a MOS transistor
  • the present invention relates to a semiconductor device capable of calculating these element parameters and controlling their characteristics in accordance with the calculation results in order to prevent the influence of voltage variations.
  • the element parameters of the MOS transistor are affected by variations in power supply voltage, temperature, and process variations. That is, there is a general problem that the transconductance coefficient and the threshold voltage vary, and the bias state of the MOS transistor fluctuates, resulting in an influence on the characteristics of the semiconductor device.
  • Patent Document 1 as a conventional technique that addresses such a problem, a compensation circuit is provided to cancel the characteristic variation due to the variation, and the noise state is controlled, and the dependence on variation is reduced.
  • a semiconductor integrated circuit having a small delay circuit is disclosed.
  • FIG. 1 is a circuit configuration diagram of a conventional example provided with such a compensation circuit.
  • the current Id flowing through the MO transistor 1 constituting the compensation circuit changes, for example, decreases due to the influence of fluctuations in temperature or power supply voltage, the current flowing through the constant current source 3 is constant. Therefore, the current Ip flowing through the MOS transistor 2 changes, that is, increases. This increase in Ip is reflected in the MOS transistors 4 and 5 by the current mirror action, and the current flowing in the MOS transistor 6 is also reflected in the MOS transistor 7 by the current mirror action.
  • Patent Document 1 the variation in the delay characteristic of the delay stage is compensated in the reverse direction.
  • Patent Document 2 as a similar conventional technique includes a circuit that measures threshold voltage and suppresses variation in threshold voltage by, for example, changing the substrate voltage of the transistor.
  • a semiconductor device is disclosed.
  • Patent Document 3 the operation speed of the main circuit is detected in a semiconductor integrated circuit composed of MOS transistors, and the power supply voltage and the substrate bias are controlled in accordance with the change in the speed, whereby the operation speed is increased.
  • a semiconductor integrated circuit that can improve and reduce power consumption is disclosed.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2005_117442 “Semiconductor Integrated Circuit”
  • Patent Document 2 Japanese Unexamined Patent Publication No. 2000-286387 “Semiconductor Device”
  • Patent Document 3 Japanese Laid-Open Patent Publication No. 2000-134088 “Semiconductor Integrated Circuit Device”
  • fluctuations in the power supply voltage and temperature of semiconductor element parameters, process variations, etc. Compensation circuit that cancels out fluctuations due to fluctuations is controlled using a fluctuation suppression circuit, and threshold voltage is measured in Patent Document 2, but other elements Parameters such as MOS transistor transconductance coefficients have not been measured, and comprehensive control including such element parameters is not possible.
  • effective control of MOS transistor element parameters themselves is possible. For example, there was a problem that it was impossible to select a transistor having appropriate characteristics.
  • an object of the present invention is to provide, for example, a transistor bank as a plurality of semiconductor elements that constitute a semiconductor circuit in a semiconductor device, for example, an amplifier or an analog switch.
  • a semiconductor device capable of calculating the parameters of the semiconductor element by monitoring the potential of the semiconductor element and selecting the transistors in the transistor bank based on the calculation result to control the characteristics corresponding to the variations in the parameters of the semiconductor element Is to provide.
  • the semiconductor device of the present invention includes a monitoring means for measuring a potential in a semiconductor circuit, a computing means for computing a parameter of a semiconductor element constituting the semiconductor circuit in accordance with the monitoring result, and a computation result thereof. And an element selecting means for selecting one or more of a plurality of semiconductor elements to constitute a semiconductor circuit in the semiconductor device.
  • the monitoring means replicates a plurality of semiconductor elements to be selected as described above.
  • One of a plurality of semiconductor elements corresponding to those replicas, each of which includes an element, that is, a replica the monitoring means measures the potential in the semiconductor circuit including the replica, and the element selection means is based on the calculation result of the calculation means. The above can also be selected.
  • the element parameter of the replica corresponding to the semiconductor element to be selected is calculated, and one or more of the plurality of semiconductor elements that should constitute the semiconductor circuit based on the calculation result This makes it possible to control the characteristics of the semiconductor device in response to variations in the parameters of the semiconductor elements.
  • FIG. 1 is a conventional example of a semiconductor integrated circuit corresponding to variations in element parameters.
  • FIG. 2 is a block diagram showing the principle configuration of a semiconductor device according to the present invention.
  • FIG. 3 is a block diagram showing an overall configuration of an amplifier as a first embodiment of the present invention.
  • FIG. 4 is a diagram showing a transistor bank inside the amplifier in the first embodiment.
  • FIG. 5 is a diagram showing a first specific example of a monitor circuit.
  • FIG. 6 is a diagram showing a second specific example of the monitor circuit.
  • FIG.7 A typical analog switch circuit example.
  • FIG. 8 is a circuit diagram of an analog switch as a second embodiment.
  • FIG. 9 is an explanatory diagram (part 1) of the relationship between the mutual conductance of the analog switch and the input voltage.
  • FIG. 10 is an explanatory diagram (part 2) of the relationship between the mutual conductance of the analog switch and the input voltage.
  • FIG. 2 is a block diagram showing the principle configuration of the semiconductor device of the present invention.
  • the monitor unit 10 measures the potential in the semiconductor circuit
  • the calculation unit 11 calculates the parameters of the semiconductor elements for configuring the semiconductor circuit using the measurement results.
  • the selection unit 12 selects one or more of a plurality of semiconductor elements that should constitute a semiconductor circuit in the semiconductor device based on the calculation result.
  • the plurality of semiconductor elements to be selected by the element selection unit 12 are, for example, a plurality of transistors constituting the transistor bank 14, and are selected, for example. Force that causes the selected transistor to operate as an amplifying transistor of the amplifier
  • transistor replication element (replica) 15 constituting a transistor bank 14.
  • the monitor unit 10 monitors the potential in the semiconductor circuit including the replica 15, and the element parameter for the replica corresponding to the transistor constituting the transistor bank 14 is calculated by the calculation unit 11, and becomes clear from the calculation result.
  • the elements in the transistor bank 14 are selected by the element selector 12 and used as amplification transistors.
  • FIG. 3 is a block diagram showing the overall configuration of the amplifier as the first embodiment of the present invention.
  • the amplifier basically corresponds to transistor 21, as shown in FIG. 4, as a force composed of transistor 21, load impedance 22, and resistor 23 for supplying a bias voltage to the gate.
  • the A / D converter 26, A / D converts the potential in the monitor circuit 25 and the monitor circuit 25 configured to correspond to the transistors in the transistor bank into a digital signal.
  • a D / A converter 29 is further provided for converting the calculation result of the processor 28 into a digital signal.
  • FIG. 4 is an explanatory diagram of a transistor bank corresponding to the transistor 21 in the amplifier of FIG.
  • the transistor bank includes a plurality of transistors 21a to 21n and switches 30a to 30 ⁇ for connecting these transistors to the power supply voltage VDD via the load impedance 22.
  • Transistors 21a to 21 ⁇ in the transistor bank are generally transistors having different gate widths and gate lengths.
  • the transconductance coefficient / 3 of the MOS transistor is proportional to the gate width and inversely proportional to the gate length, and the threshold voltage Vth greatly depends on the gate length. Therefore, transistors 21a to 21 ⁇ generally have different values of ⁇ and Vth as element parameters, and the characteristics of the amplifier such as linearity and gain Therefore, by controlling the connection from the switch 30a to 30 ⁇ so that the required characteristics are satisfied, the characteristics of the amplifier are controlled.
  • a replica corresponding to the transistor 21a force in the transistor bank, and 21 ⁇ is provided inside the monitor circuit 25 in FIG. And the potential in the circuit including this replica is monitored, and the result is used to calculate the transconductance coefficient / 3 as the element parameter and the threshold voltage Vth by the microprocessor 28, and the result corresponds to the calculation result.
  • connection control of switches 30a to 30 ⁇ is performed to control the characteristics of the amplifier. The characteristic control of this amplifier will be described later.
  • the monitoring means in claim 1 of the present invention is the monitoring circuit 25 and A / D converter 26 in FIG. 3, the computing means is in the microprocessor 28, and the element selecting means is in the switch 30a in FIG. Corresponds to 30 ⁇ .
  • FIG. 5 is a first specific example of the monitor circuit 25 in the first embodiment.
  • the monitor circuit is composed of a plurality of transistors having different gate widths W and L, and a plurality of current sources for supplying a reference current Iref.
  • the monitor circuit in Fig. 5 is basically divided into two parts. That is, the part including transistors 31, 33, 34, 36, and 37 with a gate length L1 and different gate widths, and the part including transistors 41, 43, 44, 46, and 47 with a gate length L2 and different gate widths I know.
  • the portion including the transistor having the gate length L1 includes three circuits Al, Bl, and B1 '.
  • the circuit A1 has a configuration in which a reference current source Iref 32 is connected to a transistor 31 having a gate width Wl and a gate length L1.
  • circuit B1 has a configuration in which transistors 33 and 34 with a gate width of kl times W1 are connected in series and a reference current source Iref35 is connected.
  • Transistors 36 and 37 whose gate width is k2 times W1 are connected in series, and a reference current source Iref 38 is further connected.
  • the portion including the transistor having the gate length L2 includes three circuits A2, B2, and B2 '.
  • Circuit A2 is composed of transistor 41 with gate width W2 and gate length L2, and reference current source Ir ef42
  • circuit B2 has two transistors 43, 44, with gate width kl times W2 and gate length L2.
  • reference current source Iref45 and circuit B2 'has two transistors 46, 47 with gate width K2 times W2 and gate length L2, and reference current Source Iref 48 is composed.
  • the drain source current Ids of the MOS transistor is expressed by a square law using a gate-source voltage Vgs, a threshold voltage Vth, and a transconductance coefficient.
  • the transconductance coefficient j3 is given by the following equation according to ⁇ which is physically determined by the gate width W, gate length L of the transistor, the relative dielectric constant of the gate oxide film, the thickness of the oxide film, and the like.
  • the transconductance coefficient of the transistor 31 in the circuit A1 is i3 1 and the threshold voltage is Vthl
  • the transconductance coefficients of the transistors 33 and 34 in the circuit B1 are kl ⁇ 1 and that of the circuit B1 ′.
  • the transconductance coefficient of the internal transistors 36 and 37 is represented by k2 j3 1.
  • the transconductance coefficient of the transistor 41 in the circuit A2 is ⁇ 2
  • the transconductance coefficient of the transistors 43 and 44 is kl times the transconductance coefficient of the transistors 46 and 47
  • the transconductance coefficient of the transistors 46 and 47 is the k2 times.
  • the threshold voltage Vth is largely dependent on the gate length, and the threshold voltage Vthl of the transistor 31 is considered to be different from the threshold voltage Vth2 of the transistor 41.
  • the drain-source current Ids is generally more accurately the force that is related to the gate-source voltage Vgs by the above-mentioned square law, that is, the equation (1).
  • the transconductance coefficient in Fig. 5 is assumed to follow the n-th power law as shown in the following equation (3). Calculation of numbers, threshold voltages, etc. will be described.
  • Vgs Vth1 + Vod1-V B1
  • Vth1 V k1 n -1 (8)
  • Vth1 V A1 '-V B k2 "-1 (1 0)
  • the overdrive voltage Vodl can be obtained in addition to the transconductance coefficient ⁇ 1 and the threshold voltage Vthl, and further, by numerical analysis using the equation (12). , N can also be obtained.
  • the data of multiple points with different gate widths is used with the gate length of the transistor being constant, and conversely, data with multiple points with different gate lengths is used with the gate width being constant.
  • the power to perform element parameter calculations After storing these data in the memory 27 in Fig. 3, it is advisable to obtain data other than the data acquisition points by interpolation and further improve the calculation accuracy.
  • FIG. 6 is a second specific example of the monitor circuit 25 in FIG.
  • this monitor circuit just like the transistor bank described in FIG. 4, a plurality of MOS transistors are connected in parallel, the drain and gate of each transistor are connected, and the voltage at the connection point is changed to A / D. It is configured to be taken out by the converter 26.
  • the three transistors on the left side are the three transistors 31 and 33 in the circuit Al, the circuit Bl, and the circuit B1 'in FIG. These three transistors are connected to the reference current source Iref47 by switches 48a to 48c and to the AZD converter 26 by switches 49a to 49c.
  • the three transistors on the right side refer to transistors 41, 43, and 46 in circuit A2, circuit B2, and circuit B2 'of FIG. 5, and are connected to reference current source Iref47 by switches 51a to 51c, respectively.
  • the switch 52a to 52c are connected to the A / D converter 26.
  • the transconductance coefficient of transistor 31 is j31, the threshold voltage is Vthl, switches 48a and 49a are closed, current Iref flows through transistor 31, and gate of transistor 31 (between one source) If the monitor value of the voltage A / D converter 26 is Vadl, the following equation is established using the n-th power law.
  • Iref ⁇ 2i (VVad1-Vthl) No n (1, 13) No.
  • the switches 48b and 49b are closed and when the switches 48c and 49c are closed, the A / D converter 26 If the gate voltage monitor values of transistors 33 and 36 are Vad2 and Vad3, the following equation is established.
  • the transistor bank of FIG. 4 includes a plurality of transistors connected in parallel, similar to the monitor circuit of FIG.
  • the transistor 33 when the ratio of the gate width ratio kl of the transistor 33 and the transistor 31 is kl, for example, an integer such as “2” and force, “3”, the transistor 33 effectively turns the transistor 31 into 2 It can be realized by arranging three or three in parallel.
  • transistors 31 and 33 are arranged by arranging a plurality of transistors each having a small gate width. 33 can be realized by arranging 12 transistors in parallel.
  • the variation of the transconductance coefficient / 3 as one of the element parameters of the transistor can be handled similarly for the transistors 31 and 33.
  • the transistor 33 also has a transconductance coefficient of kl times the transistor 31 transconductance coefficient. It will be a big value.
  • the transistors 21a to 21 ⁇ constituting the internal transistor bank of FIG. 4 have a plurality of transconductance coefficient values depending on, for example, a difference in gate width, and a plurality of threshold voltages that differ depending on, for example, a difference in gate length.
  • the transistor's transconductance coefficient and threshold voltage are measured by measuring the internal potential of the monitor circuit as described above, and the calculation result is calculated.
  • the characteristics of the amplifier to a desired value S. . Such control will be described below.
  • the bias voltage applied to the gate of the transistor 21, that is, the sum of the overdrive voltage Vod and the threshold voltage Vth is set to an appropriate threshold value within the range of the target value as design information. Multiple transistors with voltage Vth are selected. As design information, the overdrive voltage Vod itself and the target value of the sum of Vod and threshold voltage Vth are stored in, for example, memory 27, and the transistor has Vth such that the sum of Vod and Vth falls within the target range. In general, a plurality of transistors are selected from the transistor bank.
  • the transistor having the most suitable transconductance coefficient satisfying the desired gain is selected from the transistor bank among the plurality of transistors having the appropriate threshold voltage Vth. Is done.
  • an appropriate transconductance coefficient and threshold value are selected among the plurality of transistors constituting the transistor bank provided in the amplifier described in FIGS.
  • a transistor having a voltage and using it as an amplifying transistor it becomes possible to control the gain and linearity as the performance as an amplifier to a desired characteristic.
  • the transconductance coefficient and the threshold voltage value used as a reference for transistor selection are obtained by actually performing an operation using a replica of the transistor constituting the transistor bank in the monitor circuit. Therefore, even if these values fluctuate due to process variations, they are affected by such fluctuations. It is possible to appropriately control the characteristics of the semiconductor device.
  • Iref1 — (Vad1-Vth1 (1 7)
  • Iref3 — (Vad3-Vth1 (1 9)
  • FIG. 7 is a general circuit diagram of an analog switch, that is, a transmission gate.
  • the analog switch includes a p-channel MOS transistor 55, an n-channel MOS transistor 56, and an inverter 57.
  • the control input signal supplied to the inverter 57 is “H”
  • both the transistor 55 having a negative logic gate terminal and the transistor 56 having a positive logic gate terminal are turned on, and the input signal is almost unchanged as an analog signal. Will be output.
  • the on-resistance and the input amplitude dependency when the switch is on depend on the transconductance coefficient / 3 of the MS transistor and the threshold voltage Vth, and the off-state The leakage current depends on the threshold voltage Vth. Therefore, in the second embodiment, similarly to FIG. 4 in the first embodiment, a transistor bank in which a plurality of transistors are connected in parallel is replaced with MOS transistor 55 and transistor 56 in FIG. It is possible to control the resistance value when the switch is turned on and the leak current when the transistor is turned off to a desired value by selecting the transistors to be used.
  • FIG. 8 is a configuration circuit diagram of an analog switch as the second embodiment.
  • the transistor bank ( ⁇ channel MOS array) force in which a plurality of transistors 55a to 55 ⁇ are connected in parallel is replaced with the ⁇ -channel transistor 56.
  • a transistor bank ( ⁇ -channel MOS array) in which transistors 56a to 56 ⁇ are connected in parallel is provided, and it should operate according to the value of the control input voltage, that is, the gate bias voltage, among the plurality of transistors constituting each transistor bank. The transistor is selected and controlled to obtain the desired transconductance coefficient and threshold voltage Vth.
  • FIG. 9 and FIG. 10 are explanatory diagrams of the relationship between the input voltage of the analog switch and the mutual conductance gm corresponding to the setting of the threshold voltage Vth and the transconductance coefficient ⁇ .
  • Figure 9 shows the relationship between the transconductance gm and the input voltage. Generally, when the input voltage goes high, the ⁇ channel transistor turns on, and when it goes low, the n channel transistor turns on. The value of gm for, that is, the reciprocal of on-resistance, increases when the threshold voltage Vth is set low.
  • FIG. 10 the effect of the setting value of / 3 on the relationship between gm and input voltage is shown.
  • j3 When j3 is set high, the slope of the change of the mutual conductance gm with respect to the input voltage increases.
  • the transistors in the transistor bank in Fig. 8 can be selected to adjust the transconductance coefficient / 3 and the threshold voltage Vth to the desired values. .
  • the potential in the monitor circuit including a replica corresponding to the amplification transistor of the amplifier is monitored, and the parameter of the semiconductor element, for example, the transconductance coefficient
  • the threshold voltage is calculated, the transistor inside the transistor bank is selected according to the calculation result, and used as an amplifying transistor, for example. It is possible to optimize performance.

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Abstract

　半導体素子の素子パラメータのばらつきに対応して、特性を適切に制御することができる半導体装置を提供することを目的とし、半導体回路内の電位を測定するモニタ部と、その測定結果に対応して、その半導体回路を構成する半導体素子のパラメータを演算する演算部と、その演算結果に基づいて、半導体装置内の半導体回路を構成すべき複数の半導体素子の１つ以上を選択する素子選択部とを備え、またモニタ部は選択対象としての複数の半導体素子の複製素子を備え、その複製素子を含む半導体回路内の電位を測定する。

Description

明 細 書
半導体装置、および半導体素子選択方法
技術分野
[0001] 本発明は半導体装置の制御方式に係り、さらに詳しくは、例えば M〇Sトランジスタ によって構成される半導体装置としての増幅器やアナログスィッチにおいて、 MOSト ランジスタの素子パラメータとしてのトランスコンダクタンス係数や閾値電圧のばらつき の影響を防ぐために、これらの素子パラメータの演算を行い、その演算結果に対応し てその特性を制御することができる半導体装置に関する。
背景技術
[0002] 多数のトランジスタ、例えば MOSトランジスタを半導体基板上に集積した大規模集 積回路 (LSI)を用いた半導体装置では、電源電圧や温度の変動、プロセスのばらつ きによって MOSトランジスタの素子パラメータ、すなわちトランスコンダクタンス係数や 閾値電圧の値がばらつき、 MOSトランジスタのバイアス状態が変動し、その結果、半 導体装置の特性に影響が生ずるという一般的な問題がある。
[0003] このような問題点に対応する従来技術としての特許文献 1では、ばらつきによる特 性変動を相殺するために補償回路が設けられ、ノ ィァス状態が制御されて、ばらつ きに対する依存性の小さな遅延回路を備える半導体集積回路が開示されている。
[0004] 図 1は、このような補償回路が設けられた従来例の回路構成図である。この従来例 において、補償回路を構成する M〇Sトランジスタ 1に流れる電流 Idが温度や電源電 圧の変動などの影響を受けて変化、例えば減少すると、定電流源 3に流れる電流が 一定であるために、 MOSトランジスタ 2に流れる電流 Ipが変化、すなわち増加する。 この Ipの増加は、カレントミラー作用によって MOSトランジスタ 4、および 5に反映され 、また M〇Sトランジスタ 6に流れる電流は、カレントミラー作用によって MOSトランジ スタ 7にも反映される。その結果、後段の回路としてのトランジスタ 5、 7を含む回路、 特許文献 1では遅延段の遅延特性の変動が逆方向に補償される。
[0005] 次に同様の従来技術としての特許文献 2では、閾値電圧を測定し、例えばトランジ スタの基板電圧を変化させることによって閾値電圧のばらつきを抑制する回路を備え る半導体装置が開示されている。
[0006] さらに特許文献 3では、 MOSトランジスタによって構成される半導体集積回路にお いて主回路の動作速度を検出し、速度の変化に応じて電源電圧や基板バイアスの 制御を行うことによって、動作速度向上と消費電力抑制を可能とする半導体集積回 路が開示されている。
特許文献 1：特開 2005 _ 117442号公報 「半導体集積回路」
特許文献 2 :特開 2000— 286387号公報 「半導体装置」
特許文献 3 :特開 2000— 134088号公報 「半導体集積回路装置」 しかしながら、 特許文献 1、および特許文献 3の従来技術では、半導体素子のパラメータの電源電 圧や温度の変動、およびプロセスのばらつきなどによる変動を相殺するような補償回 路ゃ、ばらつきの抑制回路を用いてばらつきの変動に対応する制御がなされており、 また特許文献 2では閾値電圧の測定が行われているが、他の素子パラメータ、例え ば MOSトランジスタのトランスコンダクタンス係数の測定は行われておらず、そのよう な素子パラメータも含めた総合的な制御が不可能であり、さらに例えば MOSトランジ スタ素子パラメータ自体の効果的な制御、例えば適切な特性を持つトランジスタの選 択などを行うことができないとレ、う問題点があった。
発明の開示
[0007] 本発明の目的は、上述の問題点に鑑み、半導体装置、例えば増幅器やアナログス イッチの内部に、半導体回路を構成すべき複数の半導体素子として、例えばトランジ スタバンクを備え、半導体回路内の電位をモニタして半導体素子のパラメータを演算 し、その演算結果に基づいてトランジスタバンク内のトランジスタを選択することにより 、半導体素子のパラメータのばらつきに対応して特性を制御することができる半導体 装置を提供することである。
[0008] 本発明の半導体装置は、半導体回路内の電位を測定するモニタ手段と、そのモニ タ結果に対応して、半導体回路を構成する半導体素子のパラメータを演算する演算 手段と、その演算結果に基づいて、半導体装置内の半導体回路を構成すべき複数 の半導体素子の 1つ以上を選択する素子選択手段とを備える。
[0009] 本発明においては、モニタ手段が前述の選択対象となる複数の半導体素子の複製 素子、すなわちレプリカを備え、モニタ手段がそのレプリカを含む半導体回路内の電 位を測定し、素子選択手段が演算手段の演算結果に基づいて、それらのレプリカに 対応する複数の半導体素子の 1つ以上を選択することもできる。
[0010] このように本発明によれば、選択対象となる半導体素子に対応するレプリカの素子 パラメータが演算され、その演算結果に基づいて半導体回路を構成すべき複数の半 導体素子の 1つ以上が選択され、半導体素子のパラメータのばらつきに対応して半 導体装置の特性を制御することが可能となる。
図面の簡単な説明
[0011] [図 1]素子パラメータのばらつきに対応する半導体集積回路の従来例である。
[図 2]本発明の半導体装置の原理構成ブロック図である。
[図 3]本発明の第 1の実施例としての増幅器の全体構成を示すブロック図である。
[図 4]第 1の実施例における増幅器内部のトランジスタバンクを示す図である。
[図 5]モニタ回路の第 1の具体例を示す図である。
[図 6]モニタ回路の第 2の具体例を示す図である。
[図 7]—般的なアナログスィッチの回路例である。
[図 8]第 2の実施例としてのアナログスィッチの回路図である。
[図 9]アナログスィッチの相互コンダクタンスと入力電圧との関係の説明図（その 1)で ある。
[図 10]アナログスィッチの相互コンダクタンスと入力電圧との関係の説明図（その 2)で ある。
発明を実施するための最良の形態
[0012] 図 2は、本発明の半導体装置の原理構成ブロック図である。同図において、モニタ 部 10は半導体回路内の電位を測定するものであり、演算部 11はその測定結果を用 いて、半導体回路を構成するための半導体素子のパラメータを演算するものであり、 素子選択部 12はその演算結果に基づいて、半導体装置内の半導体回路を構成す べき複数の半導体素子の 1つ以上を選択するものである。
[0013] 本実施形態においては、素子選択部 12による選択対象となる複数の半導体素子 は、例えばトランジスタバンク 14を構成する複数のトランジスタであり、例えば選択さ れたトランジスタが増幅器の増幅用トランジスタとして動作することになる力 モニタ部
10内にトランジスタバンク 14を構成するトランジスタの複製素子（レプリカ） 15が備え られる。
[0014] そしてモニタ部 10がレプリカ 15を含む半導体回路内の電位をモニタし、トランジス タバンク 14を構成するトランジスタに相当するレプリカに対する素子パラメータが演算 部 11によって演算され、その演算結果から明らかとなる素子パラメータのばらつきに 対応して半導体装置の特性を制御するために、素子選択部 12によってトランジスタ バンク 14内のトランジスタが選択され、増幅用トランジスタとして使用されることになる
[0015] 図 3は、本発明の第 1の実施例としての増幅器の全体構成ブロック図である。同図 において増幅器は、基本的にはトランジスタ 21、負荷インピーダンス 22、およびゲー トにバイアス電圧を供給するための抵抗 23によって構成されている力 図 4で説明す るように、トランジスタ 21に対応するトランジスタバンクの選択制御を行うために、その トランジスタバンク内のトランジスタに対応して構成されるモニタ回路 25、モニタ回路 2 5内の電位をデジタル信号に変換する A/D変換器 26、 A/D変換器 26の変換結 果を格納するメモリ 27、メモリ 27の格納内容を用いてモニタ回路 25の内部の素子、 例えば MOSトランジスタの素子パラメータ、例えばコンダクタンス係数と閾値電圧を 演算するマイクロプロセッサ 28、マイクロプロセッサ 28の演算結果をデジタル信号に 変換する D/A変換器 29をさらに備えている。
[0016] 図 4は、図 3の増幅器内のトランジスタ 21に対応するトランジスタバンクの説明図で ある。同図においてトランジスタバンクは、複数のトランジスタ 21aから 21n、およびこ れらのトランジスタを負荷インピーダンス 22を介して電源電圧 VDDに接続するため のスィッチ 30aから 30ηを備えてレ、る。
[0017] このトランジスタバンクの内部のトランジスタ 21aから 21ηは、一般的にゲート幅、ゲ ート長が異なるトランジスタとなっている。 MOSトランジスタのトランスコンダクタンス係 数 /3はゲート幅に比例し、ゲート長に反比例する関係にあり、また閾値電圧 Vthはゲ ート長に大きく依存する。そこでトランジスタ 21aから 21ηは一般に素子パラメータとし ての βと Vthの値が異なるものとなっており、増幅器の特性、例えば線形性とゲイン に対して必要とされる特性を満足するように、スィッチ 30aから 30ηまでの接続制御を 行うことによって、増幅器の特性の制御が行われることになる。
[0018] このとき、トランジスタ 21aから 21ηの素子パラメータのばらつきの影響を除外するた めに、図 3のモニタ回路 25の内部に、トランジスタバンクの内部のトランジスタ 21a力、 ら 21ηに相当するレプリカを備え、このレプリカを含む回路内の電位をモニタし、その 結果を用いてマイクロプロセッサ 28によって素子パラメータしてのトランスコンダクタン ス係数/ 3、および閾値電圧 Vthを演算し、その演算結果に対応して増幅器の特性を 制御するためのスィッチ 30aから 30ηの接続制御が行われる。この増幅器の特性制 御についてはさらに後述する。なお、本発明の特許請求の範囲の請求項 1における モニタ手段は図 3のモニタ回路 25と A/D変換器 26に、演算手段はマイクロプロセッ サ 28に、素子選択手段は図 4のスィッチ 30aから 30ηに相当する。
[0019] 図 5は、第 1の実施例におけるモニタ回路 25の第 1の具体例である。同図において モニタ回路は、ゲート幅 Wとゲート長 Lの異なる複数のトランジスタと、基準電流 Irefを 流す複数の電流源によって構成されている。図 5のモニタ回路は、基本的に 2つの部 分に分かれている。すなわちゲート長が L1でゲート幅の異なるトランジスタ 31、 33、 34、 36、 37を含む部分と、ゲート長が L2でゲート幅が異なるトランジスタ 41、 43、 44 、 46、および 47を含む部分とに分かれている。
[0020] ゲート長 L1のトランジスタを含む部分は、 3つの回路 Al、 Bl、および B1 'からなつ ている。回路 A1は、ゲート幅 Wl、ゲート長 L1のトランジスタ 31に基準電流源 Iref 32 が接続された形式となっている。これに対して回路 B1は、ゲート幅が W1の kl倍であ るトランジスタ 33、 34が直列に接続され、さらに基準電流源 Iref35が接続された形 式となっており、回路 B1 'は同様にゲート幅が W1の k2倍であるトランジスタ 36、 37 が直列に接続され、さらに基準電流源 Iref 38が接続された形式となっている。
[0021] 次にゲート長 L2のトランジスタを含む部分は、 3つの回路 A2、 B2、および B2'から なっている。回路 A2は、ゲート幅 W2、ゲート長 L2のトランジスタ 41と、基準電流源 Ir ef42とによって構成され、回路 B2はゲート幅が W2の kl倍、ゲート長が L2の 2つのト ランジスタ 43、 44、および基準電流源 Iref45とによって構成され、さらに回路 B2'は ゲート幅が W2の k2倍、ゲート長が L2の 2つのトランジスタ 46、 47、および基準電流 源 Iref 48によつて構成されてレ、る。
[0022] ここで一般的に、 MOSトランジスタのドレイン ソース電流 Idsは、ゲートソース間電 圧 Vgs、閾値電圧 Vth、およびトランスコンダクタンス係数 を用いた 2乗則によって 表わされる。またトランスコンダクタンス係数 j3はトランジスタのゲート幅 W、ゲート長 L 、およびゲート酸化膜の比誘電率や、酸化膜の厚さなどによって物理的に決定され る β によって次式のように与えられる。
0
[0023] [数 1]
Figure imgf000008_0001
[0024] [数 2]
Figure imgf000008_0002
すなわち図 5において、回路 A1の内部のトランジスタ 31のトランスコンダクタンス係 数を i3 1、閾値電圧を Vthlとすると、回路 B1の内部のトランジスタ 33、 34のトランス コンダクタンス係数は kl β 1、回路 B1 'の内部のトランジスタ 36、 37のトランスコンダ クタンス係数は k2 j3 1によって表わされることになる。同様に回路 A2の内部のトラン ジスタ 41のトランスコンダクタンス係数を β 2とすると、トランジスタ 43、 44のトランスコ ンダクタンス係数はその kl倍、トランジスタ 46、 47のトランスコンダクタンス係数はそ の k2倍となる。
[0025] 閾値電圧 Vthについては、その値はゲート長に大きく依存するものであり、トランジ スタ 31の閾値電圧 Vthlはトランジスタ 41の閾値電圧 Vth2とは値が異なるものと考 られる。
[0026] 前述のように、ドレイン—ソース電流 Idsは、一般的には前述の 2乗則、すなわち（1) 式によってゲート ソース間電圧 Vgsと関係づけられるものとされている力 より正確 には次の（3)式のような n乗則に従うものとして、図 5におけるトランスコンダクタンス係 数、閾値電圧などの算出について説明する。
[0027] [数 3]
Ids = Vgs - VthY1 · · · (3)
図 5のトランジスタ 31に対して、オーバードライブ電圧を Vodlとし、
Vgs=Vthl +Vodl、 Ids = Iref、 β = β 1、 Vth=Vthl
を用いて、次式が成立する。
[0028] [数 4]
Figure imgf000009_0001
次にトランジスタ 33のドレイン電位を V 、ソース電位を V として次式が成立する,
[0029] [数 5]
Vgs = Vth1 + Vod1-VB1
Iref = tl l(Vod1"VB1)n · · · (5) トランジスタ 34については、次式が成立する。
[0030] [数 6] Vgs = VA1
iref = tlAl(vA A11-vthVメ (6)
(4)、（5)式より、オーバードライブ電圧として次式が得られる。
[0031] [数 7]
Figure imgf000010_0001
(5)、（6)式より、閾値電圧として次式が得られる。
[0032] 園
( 1 、
Vth1 = V k1n - 1 (8)
/
(5)、 （7)式より、トランスコンダクタンス係数として次式が得られる c
[0033] [数 9]
( 1
β 1 = 2Iref k1"一 (9)
Figure imgf000010_0002
同様にしてトランジスタ 31、 36、 37に対応して Vthl、 β 1として次式が得られる。
[0034] [数 10] , 、
Vth1 = VA1 ' - VB k2" - 1 ( 1 0 )
ノ
[0035] [数 11]
β 1 = 2Iref ( 1 1 )
Figure imgf000011_0001
またこれらの式から次式が成立する c
[0036] [数 12]
Figure imgf000011_0002
このようにモニタ回路の第 1の具体例としての図 5では、トランスコンダクタンス係数 β 1、閾値電圧 Vthlに加えてオーバードライブ電圧 Vodlを求めることもでき、さらに (12)式を用いた数値解析により、 nの値を求めることもできる。また第 1の具体例とし ての図 5ではトランジスタのゲート長を一定にして、ゲート幅の異なる複数ポイントの データを、また逆にゲート幅を一定にしてゲート長の異なる複数ポイントのデータを用 いて素子パラメータの演算が行われる力 これらのデータを図 3のメモリ 27に格納し た後に、データ取得ポイント以外のデータを補間によって求め、さらに演算精度を向 上させることぁ可肯である。
[0037] 図 6は、図 3におけるモニタ回路 25の第 2の具体例である。このモニタ回路は、図 4 で説明したトランジスタバンクとまったく同様に、複数の MOSトランジスタが並列に接 続され、各トランジスタのドレインとゲートが接続され、その接続点の電圧が A/D変 換器 26によって取り出される構成となっている。
[0038] また並列に接続された複数の、ここでは 6個のトランジスタのうち、左側の 3個のトラ ンジスタは図 5における回路 Al、回路 Bl、および回路 B1 '内の 3つのトランジスタ 31 、 33、および 36に相当し、これらの 3つのトランジスタがスィッチ 48aから 48cによって 基準電流源 Iref47に、またスィッチ 49aから 49cによって AZD変換器 26に接続され る形式となっている。
[0039] 同様に右側の 3つのトランジスタは、図 5の回路 A2、回路 B2、および回路 B2'内の トランジスタ 41、 43、 46に申目当し、それぞれスィッチ 51aから 51cによって基準電流 源 Iref47に、スィッチ 52aから 52cによって A/D変換器 26に接続される形式となつ ている。
[0040] 前述のようにトランジスタ 31のトランスコンダクタンス係数を j3 1、閾値電圧を Vthlと し、スィッチ 48a、 49aを閉じてトランジスタ 31に電流 Irefを流し、トランジスタ 31のゲ ート（一ソース間）電圧の A/D変換器 26によるモニタ値を Vadlとすると、 n乗則を用 いて次式が成立する。
[0041] [数 13]
Iref = ^ 2i( VVad1 - Vthl)ノn · · · (、 1 3 )ノ 同様にスィッチ 48b、 49bを閉じた場合とスィッチ 48c、 49cを閉じた場合とについ て、 A/D変換器 26によるトランジスタ 33、 36のゲート電圧のモニタ値を Vad2、 Vad 3とすると次式が成立する。
[0042] [数 14]
Iref =
Figure imgf000012_0001
[0043] [数 15] Iref - Vthl)n … （ 1 5 )
Figure imgf000013_0001
これらの 3つの式から、 3つのトランジスタ 31、 33、 36に対応するトランスコンダクタ ンス係数と閾値電圧、および nの値が求められる。
[0044] 右側の 3つのトランジスタ 41、 43、 46に対しても同様の方法を用いることによって、 これらの 3つのトランジスタに対応するトランスコンダクタンス係数、閾値電圧、および nの値が求められることになる。
[0045] 前述のように図 4のトランジスタバンクは、図 6のモニタ回路と同様の、並列に接続さ れた複数のトランジスタによって構成されている。例えば図 6においてトランジスタ 33 とトランジスタ 31のゲート幅の比 klの値力 例えば" 2"と力、" 3"のような整数である場 合には、トランジスタ 33は実質的にはトランジスタ 31を 2個、または 3個並列に並べる ことによって実現することができる。また、例えば klの値が" 1. 2"のように整数でない 場合には、トランジスタ 31、および 33をそれぞれ小さなゲート幅を持つトランジスタを 複数並べることによって、例えばトランジスタ 31を 10個のトランジスタ、トランジスタ 33 を 12個のトランジスタを並列に並べることによって実現することができる。このような場 合にはトランジスタの素子パラメータの 1つとしてのトランスコンダクタンス係数 /3のば らつきは、トランジスタ 31と 33に対して同様に取り扱うことができる。例えばトランジス タ 31のトランスコンダクタンス係数がプロセスのばらつきなどによって大きくなつたとき には、同様にトランジスタ 33のトランスコンダクタンス係数は、トランジスタ 31のトランス コンダクタンス係数に対して kl倍という比を保ちながら、ばらつきによって大きな値に なることになる。
[0046] このように図 4の内部のトランジスタバンクを構成するトランジスタ 21aから 21ηとして 、例えばゲート幅の相違によって異なるトランスコンダクタンス係数の値を持ち、また 例えばゲート長の相違によって異なる閾値電圧を持つ複数のトランジスタを備え、そ れらのトランジスタのトランスコンダクタンス係数、および閾値電圧を前述のようにモニ タ回路の内部の電位を測定し、その測定結果から演算を行い、その演算結果に対応 して、例えば図 3の増幅器の内部の増幅用トランジスタ 21として、トランジスタ 21aから 21ηのいずれ力を選択して使用することにより、増幅器の特性を所望の値に制御す ること力 S可能となる。そのような制御について以下に説明する。
[0047] まず第 1に図 3において、トランジスタ 21のゲートに与えるバイアス電圧、すなわち オーバードライブ電圧 Vodと閾値電圧 Vthとの和力 設計情報としての目標値の範 囲内に入るように、適切な閾値電圧 Vthを持つ複数のトランジスタの選択が行われる 。設計情報としてはオーバードライブ電圧 Vodそのものと、 Vodと閾値電圧 Vthの和 の目標値が、例えばメモリ 27に格納されており、 Vodと Vthとの和が目標範囲に収ま るような Vthを持つトランジスタが、トランジスタバンクの中から一般に複数個選択され る。
[0048] 次に増幅器のゲインを調整するために、適切な閾値電圧 Vthを持つ複数個のトラ ンジスタの中から、所望のゲインを満足する最も適切なトランスコンダクタンス係数を 持つトランジスタがトランジスタバンクから選択される。ここで増幅器のゲイン Avとドレ イン ソース電流 Ids ( = Iref)、およびトランスコンダクタンス係数 との関係は、負荷 インピーダンス Routを用いて次式によって与えられる。
[0049] [数 16] π-1
Α η β Rout f 2Irefへ
( 1 6 )
2 V β ノ 以上のように第 1の実施例では、図 3、図 4で説明した増幅器の内部に備えられるト ランジスタバンクを構成する複数のトランジスタの内で、適切なトランスコンダクタンス 係数、および閾値電圧を持つトランジスタが選択されて増幅用トランジスタとして用い られることによって、増幅器としての性能としてのゲインや線形性を所望の特性に制 御すること力 S可能となる。またこの時、トランジスタ選択の基準となるトランスコンダクタ ンス係数や閾値電圧の値は、モニタ回路の内部でトランジスタバンクを構成するトラ ンジスタのレプリカを用いて実際に演算を行うことによって求められる。従ってこれら の値がプロセスばらつきなどによって変動したとしても、そのような変動に影響される ことなぐ半導体装置の特性の適切な制御を行うことが可能となる。
[0050] 次に図 6の第 2の具体例においては、 3つのトランジスタ、例えば 31、 33、 36を用レヽ ることなく、 1つのトランジスタに流す基準電流 Iref47の値を変化させることによって、 それぞれのトランジスタに対するトランスコンダクタンス係数と、閾値電圧の値を個々 に求めることも可能である。
[0051] 例えばトランジスタ 31に対応するスィッチ 48a、 49aだけを閉じ、トランジスタ 31に流 す電流 Iref47を、例えば Irefl、 Iref2、および Iref 3の 3段階に設定し、 3段階の電 流を流したときのゲート電圧のモニタ値 Vadl、 Vad2、および Vad3を測定することに よって、次の 3つの式が成り立ち、これらの 3式からトランスコンダクタンス係数 j3 1、閾 値電圧 Vthl、および nの値を求めることが可能となる。
[0052] [数 17]
Iref1 =— (Vad1 - Vth1 ( 1 7 )
2
[0053] [数 18]
Figure imgf000015_0001
[0054] [数 19]
Iref3 =— (Vad3 - Vth1 ( 1 9 )
2 同様の方法をトランジスタ 33、 36、 41、 43、および 46に対してそれぞれ用いること によって、各トランジスタの間でゲート幅やゲート長に特別の関係がなくとも、それぞ れのトランジスタに対応するトランスコンダクタンス係数と閾値電圧の値を求めることが 可能となり、後述する図 4の内部のトランジスタバンクを構成するトランジスタの選択が 可能となる。
[0055] 次に本発明の第 2の実施例としてのアナログスィッチの制御について説明する。図 7は、アナログスィッチ、すなわちトランスミッションゲートの一般的な構成回路図であ る。同図においてアナログスィッチは、 pチャネル MOSトランジスタ 55、 nチャネル M OSトランジスタ 56、およびインバータ 57によって構成されている。そしてインバータ 5 7に与えられる制御入力信号が 'H'の時には、負論理のゲート端子を持つトランジス タ 55、および正論理のゲート端子を持つトランジスタ 56はともにオンとなり、入力信号 はほとんどそのままアナログ信号として出力されることになる。
[0056] このようなアナログスィッチにおいて、スィッチオンのときのオン抵抗や、入力振幅依 存度は、 M〇Sトランジスタのトランスコンダクタンス係数 /3と閾値電圧 Vthの値に依 存し、またオフのときのリーク電流は閾値電圧 Vthに依存する。このため第 2の実施 例においては、第 1の実施例における図 4と同様に、複数のトランジスタが並列に接 続されたトランジスタバンクを、それぞれ図 7の MOSトランジスタ 55とトランジスタ 56と の代わりに備え、使用するトランジスタを選択することによって、スィッチオンのときの 抵抗値や、オフのときのリーク電流を所望の値に制御することが可能となる。
[0057] 図 8は、第 2の実施例としてのアナログスィッチの構成回路図である。同図において は、図 7の pチャネルトランジスタ 55に代わって、トランジスタ 55aから 55ηまでの複数 のトランジスタが並列に接続されたトランジスタバンク（ρチャネル MOSアレイ）力 ま た ηチャネルトランジスタ 56に代わって、トランジスタ 56aから 56ηが並列に接続され たトランジスタバンク（ηチャネル MOSアレイ）が備えられ、各トランジスタバンクを構成 する複数のトランジスタのうちで、制御入力電圧、すなわちゲートバイアス電圧の値に よって動作すべきトランジスタが選択され、所望のトランスコンダクタンス係数 と、閾 値電圧 Vthが得られるように制御が行われる。
[0058] すなわち図 8においては、 pチャネルトランジスタ 55bと nチャネルトランジスタ 56bと に対する制御入力信号が" L"であり、その結果、この 2つのトランジスタはオフとなり、 他のすべてのトランジスタが並列に接続された形でアナログスィッチとしての動作が 行われる。 [0059] 図 9、および図 10は、閾値電圧 Vthとトランスコンダクタンス係数 βの設定に対応す る、アナ口グスィッチの入力電圧と相互コンダクタンス gmとの関係の説明図である。 図 9においては、相互コンダクタンス gmと入力電圧の関係が示されており、一般に入 力電圧がハイレベルとなると ρチャネルトランジスタがオンとなり、ローレベルとなると n チャネルトランジスタがオンとなるが、入力電圧に対する gmの値、すなわちオン抵抗 の逆数は、閾値電圧 Vthを低く設定した場合にはその値が大きくなる。
[0060] 図 10においては、 gmと入力電圧の関係に対する /3の設定値の影響が示されてい る。 j3を高く設定した場合には、相互コンダクタンス gmの入力電圧に対する変化の 傾きが大きくなる。図 9と図 10のような特性を考慮して、所望の値にトランスコンダクタ ンス係数 /3と閾値電圧 Vthを調整するために、図 8におけるトランジスタバンク内のト ランジスタの選択を行うことができる。
[0061] 以上詳細に説明したように、本発明によれば、例えば増幅器の増幅用トランジスタ に対応するレプリカを備えたモニタ回路内の電位をモニタし、半導体素子のパラメ一 タ、例えばトランスコンダクタンス係数や閾値電圧を演算し、その演算結果に対応して トランジスタバンクの内部のトランジスタを選択し、例えば増幅用トランジスタとして使 用することによって、例えばプロセスのばらつきの影響を排除して、半導体装置の性 能の最適化を図ることが可能となる。

Claims

請求の範囲
[1] 半導体回路内の電位を測定するモニタ手段と、
該モニタ手段の測定結果に対応して、該半導体回路を構成する半導体素子のパラ メータを演算する演算手段と、
該演算手段の演算結果に基づいて、半導体装置内の半導体回路を構成すべき複 数の半導体素子の 1つ以上を選択する素子選択手段とを備えることを特徴とする半 導体装置。
[2] 前記モニタ手段が、前記選択対象となる複数の半導体素子の複製素子を備え、該 モニタ手段が該複製素子を含む半導体回路内の電位を測定することを特徴とする請 求項 1記載の半導体装置。
[3] 前記選択対象となる複数の半導体素子が MOSトランジスタであり、
前記演算手段が、半導体素子のパラメータとして、該 MOSトランジスタの複製素子 のトランスコンダクタンス係数、および/または閾値電圧を演算することを特徴とする 請求項 2記載の半導体装置。
[4] 前記モニタ手段が、前記複製素子としてゲート幅、および/またはゲート長の異な る複数の MOSトランジスタを備え、前記演算手段が、該複数の MOSトランジスタを 含む半導体回路内の電位の測定結果に対応して、素子パラメータの演算を行うこと を特徴とする請求項 3記載の半導体装置。
[5] 前記演算手段が、前記複製素子としての MOSトランジスタの電流—電圧特性が n 乗則に従うものとして、素子パラメータの演算を行うことを特徴とする請求項 3記載の 半導体装置。
[6] 請求項 3に記載の半導体装置が増幅器であって、
前記素子選択手段が、前記演算手段によって算出された素子パラメータとしての閾 値電圧に対応して、該増幅器を構成すべきトランジスタとして、前記複数の M〇Sトラ ンジスタのうちの 1つ以上を選択するとともに、
該閾値電圧に対応して、該選択された 1つ以上の MOSトランジスタのゲートバイァ ス電圧を制するゲート電圧制御手段をさらに備えることを特徴とする半導体装置。
[7] 前記素子選択手段が、前記閾値電圧に対応して選択された 1つ以上の MOSトラン ジスタのうちで、前記演算手段によるトランスコンダクタンス係数の演算結果と増幅器 のゲインとに対応して、さらに 1つ以上の MOSトランジスタを選択することを特徴とす る請求項 6記載の半導体装置。
請求項 3に記載の半導体装置がアナログスィッチであって、
前記素子選択手段が、前記演算手段によって演算されたトランスコンダクタンス係 数、および Zまたは閾値電圧に対応して、該アナログスィッチを構成するために用意 される複数の Pチャネル MOSトランジスタ、複数の nチャネル M〇Sトランジスタのうち でそれぞれ 1つ以上を選択することを特徴とする半導体装置。
前記素子選択手段が、前記アナログスィッチの特性としての導通時抵抗と、遮断時 リーク電流とに対応して、前記 pチャネル M〇Sトランジスタ、 nチャネル M〇Sトランジ スタの選択を行うことを特徴とする特徴とする請求項 8記載の半導体装置。
半導体回路内の電位を測定し、
該測定結果に対応して、該半導体回路を構成する半導体素子のパラメータを演算 し、
該演算結果に基づいて、該半導体装置内の半導体回路を構成するために用意さ れた複数の半導体素子の 1つ以上を選択することを特徴とする半導体素子選択方法
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