JPH05315546A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05315546A JPH05315546A JP12152992A JP12152992A JPH05315546A JP H05315546 A JPH05315546 A JP H05315546A JP 12152992 A JP12152992 A JP 12152992A JP 12152992 A JP12152992 A JP 12152992A JP H05315546 A JPH05315546 A JP H05315546A
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Abstract
(57)【要約】
【目的】抵抗素子を有する半導体集積回路の抵抗素子の
ばらつきを検出・補正する。 【構成】電源とＧＮＤ間にイオン注入抵抗１と拡散層抵
抗２とを直列に接続し、電源とＧＮＤ間に拡散層抵抗
３，４および拡散層抵抗５，６をそれぞれ直列に接続
し、イオン注入抵抗１と拡散層抵抗２との接続点９の電
位と、拡散層抵抗３，４および５，６の接続点１０，１
１の電位とを比較する比較器７，８を設ける。さらに、
比較器７，８の出力１８，１９をゲート入力とするゲー
ト１２，１３およびイオン注入抵抗１４，１５，１６を
設ける。イオン注入抵抗１が大きくばらついた時、接点
９の電位の変動を比較器７，８で検出し、ゲート１２，
１３をオン・オフする事により、電源と出力１７間の抵
抗を補正する。
ばらつきを検出・補正する。 【構成】電源とＧＮＤ間にイオン注入抵抗１と拡散層抵
抗２とを直列に接続し、電源とＧＮＤ間に拡散層抵抗
３，４および拡散層抵抗５，６をそれぞれ直列に接続
し、イオン注入抵抗１と拡散層抵抗２との接続点９の電
位と、拡散層抵抗３，４および５，６の接続点１０，１
１の電位とを比較する比較器７，８を設ける。さらに、
比較器７，８の出力１８，１９をゲート入力とするゲー
ト１２，１３およびイオン注入抵抗１４，１５，１６を
設ける。イオン注入抵抗１が大きくばらついた時、接点
９の電位の変動を比較器７，８で検出し、ゲート１２，
１３をオン・オフする事により、電源と出力１７間の抵
抗を補正する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に抵抗素子のばらつきを保証する回路に関する。
特に抵抗素子のばらつきを保証する回路に関する。
【０００２】
【従来の技術】従来の抵抗素子を有する半導体集積回路
は、拡散工程での注入量や熱処理等のばらつきによる抵
抗素子の抵抗値の変動が大きい場合、図５に示す方法に
より、抵抗値の検出補正を行なう。
は、拡散工程での注入量や熱処理等のばらつきによる抵
抗素子の抵抗値の変動が大きい場合、図５に示す方法に
より、抵抗値の検出補正を行なう。
【０００３】図５において、抵抗素子の抵抗値のばらつ
きが大きい場合、ステップ５１において、まずＬＳＩテ
スタや特性チェッカで抵抗値を測定し、測定値によりば
らつきの度合を判断して、ステップ５２，ステップ５３
に示すように、レーザトリマへデータ入力し、ウエハー
ス加工しなければならない。
きが大きい場合、ステップ５１において、まずＬＳＩテ
スタや特性チェッカで抵抗値を測定し、測定値によりば
らつきの度合を判断して、ステップ５２，ステップ５３
に示すように、レーザトリマへデータ入力し、ウエハー
ス加工しなければならない。
【０００４】次に、抵抗素子の抵抗値のばらつきの補正
方法を、図６を用いて、説明する。金属配線３０と金属
配線３３の間にはイオン注入抵抗３４，３５，３６が直
列に接続されており、イオン注入抵抗３４，３５は金属
配線３１によって接続され、イオン注入抵抗３５は金属
配線３２により金属配線３３に接続されている。
方法を、図６を用いて、説明する。金属配線３０と金属
配線３３の間にはイオン注入抵抗３４，３５，３６が直
列に接続されており、イオン注入抵抗３４，３５は金属
配線３１によって接続され、イオン注入抵抗３５は金属
配線３２により金属配線３３に接続されている。
【０００５】ここで、金属配線３０と金属配線３３の間
の抵抗値を変える方法として、抵抗値を少なくしたい時
は金属配線３１と金属配線３２とを金属配線で接続し、
抵抗値を多くしたい時は、金属配線３２の切断をレーザ
トリマにより行なう。
の抵抗値を変える方法として、抵抗値を少なくしたい時
は金属配線３１と金属配線３２とを金属配線で接続し、
抵抗値を多くしたい時は、金属配線３２の切断をレーザ
トリマにより行なう。
【０００６】
【発明が解決しようとする課題】このような従来の半導
体集積回路では、ＬＳＩテスタや特性チェッカ等を使用
して、イオン注入抵抗を測定することにより、拡散工程
でのイオン注入量や熱処理のばらつきを検出し、レーザ
トリマでウエハース加工して、イオン注入抵抗のばらつ
きを補正しなければならないため、短期間で大量のイオ
ン注入抵抗の検出・補正を行なう事は困難であった。
体集積回路では、ＬＳＩテスタや特性チェッカ等を使用
して、イオン注入抵抗を測定することにより、拡散工程
でのイオン注入量や熱処理のばらつきを検出し、レーザ
トリマでウエハース加工して、イオン注入抵抗のばらつ
きを補正しなければならないため、短期間で大量のイオ
ン注入抵抗の検出・補正を行なう事は困難であった。
【０００７】本発明の目的は、前記問題点を解決し、短
期間で大量に抵抗値を補正することができるようにした
半導体集積回路を提供することにある。
期間で大量に抵抗値を補正することができるようにした
半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
の構成は、第１の電源と第２の電源との間に、第１の種
類の第１の抵抗素子と第２の種類の第２の抵抗素子とを
直列に接続し、また第１の電源と第２の電源との間に、
同一種類の第３の抵抗素子と第４の抵抗素子とを直列に
接続し、第１の抵抗素子と第２の抵抗素子との直列接続
点の電位と、第３，第４の抵抗素子との直列接続点の電
位とを比較する比較器を設けたことを特徴とする。
の構成は、第１の電源と第２の電源との間に、第１の種
類の第１の抵抗素子と第２の種類の第２の抵抗素子とを
直列に接続し、また第１の電源と第２の電源との間に、
同一種類の第３の抵抗素子と第４の抵抗素子とを直列に
接続し、第１の抵抗素子と第２の抵抗素子との直列接続
点の電位と、第３，第４の抵抗素子との直列接続点の電
位とを比較する比較器を設けたことを特徴とする。
【０００９】
【実施例】図１は本発明の第１の実施例の半導体集積回
路を示す回路図である。図１において、本発明の第１の
実施例は、電源とＧＮＤとの間に、イオン注入抵抗１と
拡散層抵抗２とを直列に接続する。また、電源・ＧＮＤ
間に拡散層抵抗３，４および拡散層抵抗５，６を直列に
接続する。
路を示す回路図である。図１において、本発明の第１の
実施例は、電源とＧＮＤとの間に、イオン注入抵抗１と
拡散層抵抗２とを直列に接続する。また、電源・ＧＮＤ
間に拡散層抵抗３，４および拡散層抵抗５，６を直列に
接続する。
【００１０】さらに、イオン注入抵抗１と拡散層抵抗２
との共通接続点９と、拡散層抵抗３と拡散層抵抗４との
共通接続点１０との電位を比較する比較器７と、接続点
９と拡散層抵抗５と拡散層抵抗６との接続点１１と電位
を比較する比較器８とを設け、比較器７の出力をゲート
入力とするトランスファーゲート１２と、比較器８の出
力をゲート入力とするトランスファーゲート１３とを設
け、ＶＤＤと出力１７間に直列にイオン注入抵抗１４，
１５，１６を設ける。
との共通接続点９と、拡散層抵抗３と拡散層抵抗４との
共通接続点１０との電位を比較する比較器７と、接続点
９と拡散層抵抗５と拡散層抵抗６との接続点１１と電位
を比較する比較器８とを設け、比較器７の出力をゲート
入力とするトランスファーゲート１２と、比較器８の出
力をゲート入力とするトランスファーゲート１３とを設
け、ＶＤＤと出力１７間に直列にイオン注入抵抗１４，
１５，１６を設ける。
【００１１】ここで、イオン注入抵抗１は層抵抗値のば
らつきを検出するものであり、イオン注入抵抗１４，１
５，１６は、検出結果をもとに抵抗値を補正すべきイオ
ン注入抵抗素子である。
らつきを検出するものであり、イオン注入抵抗１４，１
５，１６は、検出結果をもとに抵抗値を補正すべきイオ
ン注入抵抗素子である。
【００１２】次に、本発明の半導体集積回路の動作につ
いて説明する。イオン注入抵抗１の層抵抗値のばらつき
が＋５０％ある時に、イオン注入抵抗素子のばらつきを
２０％におさえる場合を考える。イオン注入抵抗１を１
１ＫΩ，拡散層抵抗２を１０ＫΩ，拡散層抵抗３，４，
５，６をそれぞれ１２ＫΩ，１０ＫΩ，８ＫΩ，１０Ｋ
Ω，イオン注入抵抗１４，１５，１６をそれぞれ８Ｋ
Ω，２ＫΩ，２ＫΩとする。
いて説明する。イオン注入抵抗１の層抵抗値のばらつき
が＋５０％ある時に、イオン注入抵抗素子のばらつきを
２０％におさえる場合を考える。イオン注入抵抗１を１
１ＫΩ，拡散層抵抗２を１０ＫΩ，拡散層抵抗３，４，
５，６をそれぞれ１２ＫΩ，１０ＫΩ，８ＫΩ，１０Ｋ
Ω，イオン注入抵抗１４，１５，１６をそれぞれ８Ｋ
Ω，２ＫΩ，２ＫΩとする。
【００１３】また、接点９の電位が接点１０の電位より
も低い時、比較器７の出力１８は“１”，高い時出力１
８は“０”となり、接点９の電位が接点１１の電位より
低い時、比較器８の出力１９は“１”、高い時出力１９
は“０”となるものとする。イオン注入抵抗，拡散層抵
抗が全く変動しない場合は、接点９の電位は０．４８Ｖ
ＤＤ，接点１０の電位は０．４５ＶＤＤ，接点１１の電
位は０．５６ＶＤＤとなるため、トランスファーゲート
１２はＯＦＦ，トランスファーゲート１３はＯＮし、Ｖ
ＤＤと出力１７との間の抵抗素子の抵抗値は１０ＫΩと
なる。
も低い時、比較器７の出力１８は“１”，高い時出力１
８は“０”となり、接点９の電位が接点１１の電位より
低い時、比較器８の出力１９は“１”、高い時出力１９
は“０”となるものとする。イオン注入抵抗，拡散層抵
抗が全く変動しない場合は、接点９の電位は０．４８Ｖ
ＤＤ，接点１０の電位は０．４５ＶＤＤ，接点１１の電
位は０．５６ＶＤＤとなるため、トランスファーゲート
１２はＯＦＦ，トランスファーゲート１３はＯＮし、Ｖ
ＤＤと出力１７との間の抵抗素子の抵抗値は１０ＫΩと
なる。
【００１４】拡散工程でのイオン注入，熱処理のばらつ
きにより、イオン注入抵抗の層抵抗が＋５０％変動し、
イオン注入抵抗１，１４，１５，１６がそれぞれ１６．
５ＫΩ，１２ＫΩ，３ＫΩ，３ＫΩとなった場合、拡散
層抵抗のばらつきが＋１０％だとすると、拡散層抵抗
２，３，４，５，６はそれぞれ１１ＫΩ，１３．２Ｋ
Ω，１１ＫΩ，８．８ＫΩ，１１ＫΩであり、接点９の
電位は０．４ＶＤＤとなり、接点１０の電位０．４５Ｖ
ＤＤよりも低くなるため、比較器７の出力１８は“１”
となり、トランスファーゲート１２はＯＮする。比較器
８の出力１９は、接点９の電位が０．４ＶＤＤ，接点１
１の電位が０．５６ＶＤＤであるため、“１”であり、
トランスファーゲート１３はＯＮである。ここで、トラ
ンスファーゲートのＯＮ抵抗は、抵抗素子の抵抗値に比
べ十分小さいとすると、ＶＤＤと出力１７間の抵抗素子
の抵抗値は１２ＫΩとなり、イオン注入抵抗の層抵抗が
＋５０％変動したとしても、ＶＤＤ出力１７間の抵抗値
は、ばらつきが全くない状態での１０ＫΩに対し、２０
％の変動におさえる事ができる。
きにより、イオン注入抵抗の層抵抗が＋５０％変動し、
イオン注入抵抗１，１４，１５，１６がそれぞれ１６．
５ＫΩ，１２ＫΩ，３ＫΩ，３ＫΩとなった場合、拡散
層抵抗のばらつきが＋１０％だとすると、拡散層抵抗
２，３，４，５，６はそれぞれ１１ＫΩ，１３．２Ｋ
Ω，１１ＫΩ，８．８ＫΩ，１１ＫΩであり、接点９の
電位は０．４ＶＤＤとなり、接点１０の電位０．４５Ｖ
ＤＤよりも低くなるため、比較器７の出力１８は“１”
となり、トランスファーゲート１２はＯＮする。比較器
８の出力１９は、接点９の電位が０．４ＶＤＤ，接点１
１の電位が０．５６ＶＤＤであるため、“１”であり、
トランスファーゲート１３はＯＮである。ここで、トラ
ンスファーゲートのＯＮ抵抗は、抵抗素子の抵抗値に比
べ十分小さいとすると、ＶＤＤと出力１７間の抵抗素子
の抵抗値は１２ＫΩとなり、イオン注入抵抗の層抵抗が
＋５０％変動したとしても、ＶＤＤ出力１７間の抵抗値
は、ばらつきが全くない状態での１０ＫΩに対し、２０
％の変動におさえる事ができる。
【００１５】図２は本発明の第２の実施例の回路図、図
３は図２の回路と同一チップ内に存在する抵抗値を補正
すべき抵抗素子の回路図、図４は本実施例の抵抗値の検
出補正の作業フロー図である。尚、第１の実施例と同等
な部分には同一の符号を付してある。
３は図２の回路と同一チップ内に存在する抵抗値を補正
すべき抵抗素子の回路図、図４は本実施例の抵抗値の検
出補正の作業フロー図である。尚、第１の実施例と同等
な部分には同一の符号を付してある。
【００１６】図２において、本実施例では、イオン注入
抵抗１と拡散抵抗２との接続点９の電位の変動を比較器
７，８により検出し、比較器７，８の出力信号線１８，
１９，出力端子２５，２６を介して、比較器７，８の出
力値をレーザトリマ２４に取り込む。
抵抗１と拡散抵抗２との接続点９の電位の変動を比較器
７，８により検出し、比較器７，８の出力信号線１８，
１９，出力端子２５，２６を介して、比較器７，８の出
力値をレーザトリマ２４に取り込む。
【００１７】図３に示すように、出力信号線１８，１９
より取り込んだ出力値により、金属配線２０とイオン注
入抵抗１４，１５との共通接続点２１を金属配線で接続
するた、または金属配線２２を断線する様に、レーザト
リマでウエハース加工し（図４のステップ４３）、ＶＤ
Ｄと出力１７間の抵抗素子の抵抗値を補正する。
より取り込んだ出力値により、金属配線２０とイオン注
入抵抗１４，１５との共通接続点２１を金属配線で接続
するた、または金属配線２２を断線する様に、レーザト
リマでウエハース加工し（図４のステップ４３）、ＶＤ
Ｄと出力１７間の抵抗素子の抵抗値を補正する。
【００１８】よって、本実施例での抵抗素子の抵抗値の
ばらつき検出・補正の手段として、まず、ステップ４１
において、ウエハースで、抵抗値のばらつきを自動検出
し、その結果を２値のデジタル値で表わし、そのデジタ
ル値をレーザトリマに自動入力し（ステップ４２）、ウ
エハース加工する（ステップ４３）事により抵抗値のば
らつきを補正する事ができる。
ばらつき検出・補正の手段として、まず、ステップ４１
において、ウエハースで、抵抗値のばらつきを自動検出
し、その結果を２値のデジタル値で表わし、そのデジタ
ル値をレーザトリマに自動入力し（ステップ４２）、ウ
エハース加工する（ステップ４３）事により抵抗値のば
らつきを補正する事ができる。
【００１９】
【発明の効果】以上説明したように、本発明は、電源と
ＧＮＤ間に第１の種類の第１の抵抗素子と第２の種類の
第２の抵抗素子とを直列に接続し、また電源とＧＮＤ間
に同一種類の第３の抵抗素子と第４の抵抗素子を直列に
接続し、第１の抵抗素子と第２の抵抗素子との直列接続
点の電位と、第３の抵抗素子と第４の抵抗素子との直列
接続点の電位を比較する比較器を有する事により、比較
した結果を２値のデジタル値で表わす事ができ、デジタ
ル値を使って拡散工程での注入量や熱処理のばらつき等
による抵抗素子の変動を、半導体集積回路内で自動的に
補正したり、また外部へ取り出し、レーザトリマに入力
する事により、ウエハース加工する事ができるという効
果がある。
ＧＮＤ間に第１の種類の第１の抵抗素子と第２の種類の
第２の抵抗素子とを直列に接続し、また電源とＧＮＤ間
に同一種類の第３の抵抗素子と第４の抵抗素子を直列に
接続し、第１の抵抗素子と第２の抵抗素子との直列接続
点の電位と、第３の抵抗素子と第４の抵抗素子との直列
接続点の電位を比較する比較器を有する事により、比較
した結果を２値のデジタル値で表わす事ができ、デジタ
ル値を使って拡散工程での注入量や熱処理のばらつき等
による抵抗素子の変動を、半導体集積回路内で自動的に
補正したり、また外部へ取り出し、レーザトリマに入力
する事により、ウエハース加工する事ができるという効
果がある。
【図１】本発明の第１の実施例の半導体集積回路を示す
回路図である。
回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】図２の実施例の補正すべき抵抗素子の回路図で
ある。
ある。
【図４】図２の実施例の抵抗素子のばらつき検出・補正
フロー図である。
フロー図である。
【図５】従来の抵抗素子のばらつき検出・補正フロー図
である。
である。
【図６】従来の抵抗素子の平面図である。
２，３，４，５，６ 拡散層抵抗 ７，８ 比較器 ９，１０，１１，２１ 接続点 １２，１３ トランスファーゲート １，１４，１５，１６，３４，３５，３６ イオン注
入抵抗 １７，２５，２６ 出力端子 １８，１９ 比較器からの出力信号線 ２０，２２，３０，３１，３２，３３ 金属配線 ２３ 半導体装置 ２４ レーザトリマ ３７ コンタクトホール ４１〜４３，５１〜５４ ステップ
入抵抗 １７，２５，２６ 出力端子 １８，１９ 比較器からの出力信号線 ２０，２２，３０，３１，３２，３３ 金属配線 ２３ 半導体装置 ２４ レーザトリマ ３７ コンタクトホール ４１〜４３，５１〜５４ ステップ
Claims (2)
- 【請求項１】 第１の電源と第２の電源との間に、第１
の種類の第１の抵抗素子と第２の種類の第２の抵抗素子
とを直列に接続し、前記第１の電源と前記第２の電源と
の間に前記第２の種類の第３の抵抗素子と第４の抵抗素
子とを直列に接続し、前記第１の抵抗素子と前記第２の
抵抗素子との直列接続点の電位と、前記第３の抵抗素子
と前記第４の抵抗素子との直列接続点の電位とを比較す
る比較器を設けたことを特徴とする半導体集積回路。 - 【請求項２】 第１の種類がイオン注入によるものであ
り、第２の種類が拡散層によるものである請求項１記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12152992A JPH05315546A (ja) | 1992-05-14 | 1992-05-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12152992A JPH05315546A (ja) | 1992-05-14 | 1992-05-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315546A true JPH05315546A (ja) | 1993-11-26 |
Family
ID=14813493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12152992A Withdrawn JPH05315546A (ja) | 1992-05-14 | 1992-05-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315546A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007116176A (ja) * | 2005-10-21 | 2007-05-10 | Samsung Electronics Co Ltd | 回路素子の工程ばらつきおよび温度ばらつきを自動に補正できる集積回路およびその方法 |
| WO2007108102A1 (ja) * | 2006-03-20 | 2007-09-27 | Fujitsu Limited | 半導体装置、および半導体素子選択方法 |
-
1992
- 1992-05-14 JP JP12152992A patent/JPH05315546A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007116176A (ja) * | 2005-10-21 | 2007-05-10 | Samsung Electronics Co Ltd | 回路素子の工程ばらつきおよび温度ばらつきを自動に補正できる集積回路およびその方法 |
| US7671661B2 (en) | 2005-10-21 | 2010-03-02 | Samsung Electronics Co., Ltd. | Integrated circuit and method for automatically tuning process and temperature variations |
| WO2007108102A1 (ja) * | 2006-03-20 | 2007-09-27 | Fujitsu Limited | 半導体装置、および半導体素子選択方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |