JP2007116176A - 回路素子の工程ばらつきおよび温度ばらつきを自動に補正できる集積回路およびその方法 - Google Patents

Abstract

【課題】工程ばらつきおよび温度ばらつきを内部的に補正することのできる集積回路および補正方法を提供する。
【解決手段】複数の回路素子から構成された集積回路は、複数の回路素子のうちばらつき補正対象回路素子と同一の素子値およびばらつきを有する複数のテスト回路素子と、補正対象回路素子よりばらつきの小さい、少なくとも１つの基準回路素子からなるテスト回路部と、テスト回路部から検出される所定の第１信号および第２信号の大きさの差を求める比較部と、比較部で求められた第１信号および第２信号の大きさの差に応じて検出対象回路素子のばらつきを補正する補償部とを含み、回路素子の工程ばらつきおよび温度ばらつきを素子そのものに対して検出し、より正確なばらつき補正が可能であると同時に、ばらつき補正が集積回路内で行われるのでばらつき補正に要する時間を短縮できる。
【選択図】図２

Description

本発明は、回路素子の工程ばらつきおよび温度ばらつきを集積回路内で自動補正できる回路およびその方法に関する。

一般に、集積回路を正確に動作させるためには集積回路の製造時に発生する工程によるばらつき（ｐｒｏｃｅｓｓ ｖａｒｉａｔｉｏｎ）を補正しなければならない。係る製造工程上で発生する工程によるばらつきを補正するために用いられる従来方法につき、図１に基づいて説明する。
図１は従来の工程ばらつき補正方法を説明するために提供される図面である。同図において、工程ばらつき補正対象回路素子がローパスフィルタ１２である場合に対して説明する。従来の集積回路１０にてローパスフィルタ１２の工程ばらつきを補正するためには、集積回路１０に電源が印加され初期化が行なわれるステップにおいて、入力テスト信号を入力端１１に入力し、ローパスフィルタ１２を通過して最終端１３に出力される出力テスト信号をモデム（図示せず）を介して外部に設けられた工程ばらつき補正回路（図示せず）に伝達する。その後、外部に設けられた補正回路から伝達される補正用制御信号を制御信号入力端１４に入力し、ローパスフィルタ１２の工程ばらつきを補正する。

前述のような従来の補正方法は、集積回路の最終端１３にて出力される信号を用いて行なわれるので、ローパスフィルタ１２を構成する回路素子そのもので発生する工程ばらつきを直接計測していないという問題がある。
さらに、従来では最終端１３から出力される信号を外部の補正回路に伝達し、外部から伝達される制御信号が入力されてから工程ばらつきに対する補正が行われる。従って、従来では工程ばらつきを補正するためには比較的長い時間を要するという問題があった。それと共に、従来では外部の補正回路と通信を行うためのモデムなどを設置する必要があることから、集積回路の複雑度が増加してしまうという問題があった。

一方、従来では、集積回路に電源が印加され初期化が行なわれるステップでのみ補正回路を動作させ工程ばらつきを補正したので、集積回路の動作中に生じる熱による回路素子の温度ばらつきが考慮されなかった。

本発明は前述した問題点を解決するために案出されたもので、本発明の目的は、工程ばらつきおよび温度ばらつきを内部的に補正することのできる集積回路および補正方法を提供することにある。

前述した目的を達成するための本発明に係る複数の回路素子から構成された集積回路は、前記複数の回路素子のうちばらつき補正対象回路素子と同一の素子値およびばらつきを有する複数のテスト回路素子と、前記補正対象回路素子よりばらつきの小さい、少なくとも１つの基準回路素子からなるテスト回路部と、前記テスト回路部から検出される所定の第１信号および第２信号の大きさの差を求める比較部と、前記比較部で求められた前記第１信号および第２信号の大きさの差に応じて前記検出対象回路素子のばらつきを補正する補償部とを含む。

ここで、前記テスト回路部が、前記複数のテスト回路素子のうち第１テスト回路素子と第２テスト回路素子とが直列に接続される第１電圧分配部と、前記複数のテスト回路素子のうち第３テスト回路素子と前記基準回路素子とが直列に接続される第２電圧分配部とから構成され、前記第３テスト回路素子が、少なくとも１つの基準回路素子と直列に接続され、前記第１電圧分配部と第２電圧分配部に同一大きさの電圧を印加することが好ましい。

さらに、前記第１信号は前記第１テスト回路素子と前記第２テスト回路素子の接続点で検出され、前記第２信号は前記第３テスト回路素子と前記基準回路素子の接続点で検出されるように構成することが好ましい。
さらに、前記比較部が、前記検出された第１信号と第２信号の大きさの差に対応するデジタル制御信号を出力することが好ましい。

さらに、前記補償部が、前記比較部で前記第１信号と第２信号の大きさの差に対応して出力されたデジタル制御信号に応じて選択的にオンオフされる複数のスイッチと、前記複数のスイッチのオンオフに応じて前記補正対象回路素子と直列接続あるいは並列接続されて、前記補正対象回路素子のばらつきを補正する複数の補償回路素子とを含むように構成できる。

前述した目的を達成するための本発明に係る複数の回路素子から構成された集積回路のばらつき補正方法は、（ａ）前記複数の回路素子のうちばらつき補正対象回路素子と同一の素子値およびばらつきを有する複数のテスト回路素子と、前記補正対象回路素子よりばらつきの小さい、少なくとも１つの基準回路素子からなるテスト回路部を動作して所定の第１信号および第２信号を検出するステップと、（ｂ）前記検出された第１信号と第２信号のサイズの差に対応するデジタル制御信号を出力するステップと、（ｃ）前記出力されたデジタル制御信号に応じて前記補正対象回路素子のばらつきを補正するステップとを含む。

ここで、前記テスト回路部が、前記複数のテスト回路素子のうち第１テスト回路素子と第２テスト回路素子とが直列に接続される第１電圧分配部と、前記複数のテスト回路素子のうち第３テスト回路素子と前記基準回路素子とが直列に接続される第２電圧分配部とを含み、前記第１電圧分配部と第２電圧分配部に同一大きさの電圧を印加することが好ましい。

さらに、前記第１信号は前記第１テスト回路素子と前記第２テスト回路素子の接続点で検出され、前記第２信号は前記第３テスト回路素子と前記基準回路素子の接続点で検出されるように構成することが好ましい。
さらに、前記（ｃ）補正対象回路素子のばらつきを補正するステップが、（ｃ１）前記出力されたデジタル制御信号に応じて複数のスイッチを選択的にオンオフするステップと、（ｃ２）前記複数のスイッチのオンオフに応じて複数の補償回路素子を前記補正対象回路素子と直列接続あるいは並列接続して前記補正対象回路素子のばらつきを補正するステップとを含むように構成できる。

本発明によると、回路素子の工程ばらつきおよび温度ばらつきを素子そのものに対応して検出することができるので、正確なばらつき補正ができるという長所をもつ。
さらに、ばらつき補正が集積回路内で行なわれるので、従来に比べてばらつき補正に要する時間が短縮でき、外部の補正回路と通信を行なうために用いられるモデムが不要になり集積回路を簡単に具現できる。

さらに、集積回路の動作中に発生する熱による回路素子の温度ばらつきが補正できるので集積回路がより正確に動作できる長所をもつ。

以下、添付の図面に基づいて本発明の好適な実施形態を詳述する。但し、本発明を説明するにあたって関連する公知機能あるいは構成に対する詳細な説明が本発明の要旨を不要に妨げる場合はその説明は省略する。

図２は本発明の一実施の形態に係る集積回路に含まれた補正回路部の回路図である。同図に示された補正回路部１００は、様々な形態の集積回路（図示せず）に含まれて製造される。同図にて参照符号Ｒ_aで示す抵抗素子は集積回路に含まれた回路素子として本発明にかかる補正回路部１００の補正対象となる回路素子（以下、補正対象抵抗素子と称する）である。

補正対象抵抗素子（Ｒ_a）は、製造工程上の誤差などにより集積回路の製造者が希望する素子値と誤差（以下、工程ばらつき(ｐｒｏｃｅｓｓ ｖａｒｉａｔｉｏｎ)と称する）を有し、さらに集積回路の動作中に発生する熱によって変動する素子定数（以下、温度ばらつき（ｔｅｍｐｅｒａｔｕｒｅ ｖａｒｉａｔｉｏｎ）と称する）を有する。本発明に係る補正回路部１００は抵抗素子（Ｒ_a）の工程ばらつきおよび温度ばらつきを補正する機能を行なう。

本発明に係る補正回路部１００は、集積回路に電源が印加されて初期化が行われる時に動作して補正対象抵抗素子（Ｒ_a）の工程ばらつきを補正することができ、かつ集積回路の動作中にも継続的に動作し補正対象抵抗素子（Ｒ_a）の温度ばらつきを補正することができる。
図２に示すように、本発明の実施形態に係る補正回路部１００はテスト回路部１１０、比較部１２０および補償部１３０を含む。

テスト回路部１１０は、複数のテスト抵抗素子（Ｒ_a1、Ｒ_a2、Ｒ_a3）および基準抵抗素子（Ｒ_b）を含む。ここで、テスト抵抗素子（Ｒ_a1、Ｒ_a2、Ｒ_a3）は補正対象抵抗（Ｒ_a）とその抵抗値およびばらつきが同一になるよう同一工程により集積回路として製造される。
一方、基準抵抗素子（Ｒ_b）は補正対象抵抗素子（Ｒ_a）より工程ばらつきおよび温度ばらつきによる影響が小さいＭＯＳターンオン抵抗やチップ抵抗などを用いることができる。また、基準抵抗素子（Ｒ_b）は補正対象抵抗素子（Ｒ_a）に対して製造者の希望する抵抗値と同じ抵抗値を有するべく製造することが好ましい。

テスト回路部１１０は、第１および第２テスト抵抗素子（Ｒ_a1、Ｒ_a2）からなる第１電圧分配部１１１と、第３テスト抵抗素子（Ｒ_a3）と基準抵抗素子（Ｒ_b）からなる第２電圧分配部１１２とにより構成される。補正回路部１００の動作中にテスト電圧（Ｖ_T）は第１電圧分配部１１１と第２電圧分配部１１２に同時に印加される。
第１および第２テスト抵抗素子（Ｒ_a1、Ｒ_a2）は素子値およびばらつきが同一である。従って、第１および第２テスト抵抗素子（Ｒ_a1、Ｒ_a2）の接続点で出力される第１電圧信号（Ｖ_a）のサイズは０．５Ｖ_Tとなり、変動しない。

一方、第３テスト抵抗素子（Ｒ_a3）と基準抵抗素子（Ｒ_b）の接続点で出力される第２電圧信号（Ｖ_b）は第３テスト回路素子（Ｒ_a3）のばらつきにより変動する。例えば、第１ないし第３テスト抵抗素子（Ｒ_a1、Ｒ_a2、Ｒ_a3）は２ｋΩの素子値を有すように製造されるが、工程ばらつきあるいは温度ばらつきによって実際には２．０２ｋΩである場合が想定される。この場合、Ｖ_bがＶ_aより小さくなる。反対に、第１ないし第３テスト抵抗素子（Ｒ_a1、Ｒ_a2、Ｒ_a3）が工程ばらつきあるいは温度ばらつきによって実際には１．９８ｋΩである場合、Ｖ_bはＶ_aより大きくなる。一方、テスト抵抗素子にばらつきがほとんど発生しない場合にはＶ_b＝Ｖ_aとなる。

従って、テスト電圧（Ｖ_T）が第１電圧分配部１１１および第２電圧分配部１１２で分配されて出力される電圧信号（Ｖ_a、Ｖ_b）の大きさを比較してみると、補正対象抵抗素子（Ｒ_a）のばらつき程度が測定できる。
比較部１２０は、テスト回路部１１０から出力される第１および第２電圧信号（Ｖ_a、Ｖ_b）が入力されてこれらの比較を行なったあと、その差分に対応するデジタル制御信号（ＣＯＮＴ_sw）を出力する。例えば、比較部１２０はテスト回路部１１０で入力されるアナログ電圧信号（Ｖ_a、Ｖ_b）の差を所定の段階に区分し、各段階に対応するデジタル制御信号（ＣＯＮＴ_sw）を出力するように構成できる。

補償部１３０は、複数のスイッチ（ＳＷ₀、ＳＷ₁、ＳＷ₂、ＳＷ₃、ＳＷ₄）と複数の補償抵抗素子（Ｒ＋＋、Ｒ＋、Ｒ-、Ｒ--）を含む。
複数のスイッチ（ＳＷ₀、ＳＷ₁、ＳＷ₂、ＳＷ₃、ＳＷ₄）は、比較部１２０から出力されるデジタル制御信号（ＣＯＮＴ_sw）により選択的にオンオフし、補償抵抗素子（Ｒ＋＋、Ｒ＋、Ｒ-、Ｒ--）を補正対象抵抗素子（Ｒ_a）と直列あるいは並列に接続する。

補償抵抗素子（Ｒ＋＋、Ｒ＋、Ｒ-、Ｒ--）は、複数のスイッチ（ＳＷ₀、ＳＷ₁、ＳＷ₂、ＳＷ₃、ＳＷ₄）のオンオフにより補正対象抵抗素子（Ｒ_a）と直列あるいは並列に接続されることにより補正対象抵抗素子（Ｒ_a）のばらつきを補正する。
補償抵抗素子（Ｒ＋＋、Ｒ＋、Ｒ-、Ｒ--）は、補正対象抵抗素子（Ｒ_a）が直接回路の他の回路素子と接続される接続点（Ａ、Ｂ）との間で補正対象抵抗素子（Ｒ_a）と直並列に接続され、接続点（Ａ，Ｂ）との間の抵抗値を増減させることによって補正対象抵抗素子（Ｒ_a）のばらつきを補正する。

例えば、Ｒ＋＋＞Ｒ＋であり、Ｒ−＞Ｒ--であれば、ＳＷ₃、ＳＷ₁、ＳＷ₀、ＳＷ₂、ＳＷ₄がオンする順で接続点（Ａ，Ｂ）の間の抵抗値が大きくなる。即ち、スイッチ ＳＷ₃がオンした場合、Ｒ＋＋とＲ_aが直列接続されて接続点（Ａ，Ｂ）の間の抵抗値が最も大きくなり、スイッチＳＷ₄がオンした場合には、Ｒ--とＲ_aが並列接続されて接続点（Ａ，Ｂ）の間の抵抗値が小さくなる。

図３は本発明の他の実施形態にかかる補正回路部の回路図である。
同図に示すように、補正回路部１００'はテスト回路部１１０'、比較部１２０'、および補償部１３０'を含む。同図において参照符号Ｃ_aで示したコンデンサは集積回路に含まれた回路素子として、本実施の形態にかかる補正回路部１００'の補正対象となる回路素子（以下、補正対象コンデンサと称する）を示す。

テスト回路部１１０'は、複数のテストコンデンサ（Ｃ_a1、Ｃ_a2、Ｃ_a3）および基準コンデンサ（Ｃ_b）を含む。ここで、テストコンデンサ（Ｃ_a1、Ｃ_a2、Ｃ_a3）は補正対象コンデンサ（Ｃ_a）とその素子値およびばらつきが同一になるよう同一工程で集積回路として製造される。
一方、基準コンデンサ（Ｃ_b）は補正対象コンデンサ（Ｃ_a）より工程ばらつきおよび温度ばらつきによる影響が小さいかほとんど影響を受けないＭＯＳコンデンサあるいはチップコンデンサなどを用いることができ、また補正対象コンデンサ（Ｃ_a）に対して製造者の希望する容量値と同じ容量値を有するべく製造することが好ましい。

テスト回路部１１０'は、第１および第２テストコンデンサ（Ｃ_a1、Ｃ_a2）からなる第１電圧分配部１１１'と、第３テストコンデンサ（Ｃ_a3）と基準コンデンサ（Ｃ_b）からなる第２電圧分配部１１２'とから構成される。補正回路部１００'の動作中にテスト電圧（Ｖ_t）は第１電圧分配部１１１'と第２電圧分配部１１２'に同時に印加される。ここで、第１および第２電圧分配部１１１'、１１２'はコンデンサで構成されるのでテスト電圧（Ｖ_t）を交流で印加することが好ましい。

第１および第２テストコンデンサ（Ｃ_a1、Ｃ_a2）の接続点から出力される第１電圧信号（Ｖ_a）の大きさは０．５Ｖ_tとなり、変動しない。一方、第３テストコンデンサ（Ｃ_a3）と基準コンデンサ（Ｃ_b）の接続点から出力される第２電圧信号（Ｖ_b）は第３テストコンデンサ（Ｃ_a3）のばらつきにより変動する。
図２の実施形態では、Ｖ_bがＶ_aより大きい場合、第３テスト抵抗素子（Ｒ_a3）の抵抗値が基準抵抗素子（Ｒ_b）より小さいが、図３の実施形態では、第３テストコンデンサ（Ｃ_a3）の容量値が基準コンデンサ（Ｃ_b）より大きくなる。

比較部１２０'は、テスト回路部１１０から出力される第１および第２電圧信号（Ｖ_a、Ｖ_b）が入力されこれらの比較を行なったあと、差分を所定段階に区分し、各段階に対応するデジタル制御信号（ＣＯＮＴ_sw）を出力することができる。本実施形態では、第１および第２電圧信号（Ｖ_a、Ｖ_b）は交流であるためピーク検出器（図示せず）を介して検出された第１および第２電圧信号（Ｖ_a、Ｖ_b）のピーク電圧値が比較部１２０'に入力されるように具現することが好ましい。

補償部１３０'は、複数のスイッチ（ＳＷ₀、ＳＷ₁、ＳＷ₂、ＳＷ₃、ＳＷ₄）と複数の補償コンデンサ（Ｃ＋＋、Ｃ＋、Ｃ-、Ｃ--）を含む。
複数のスイッチ（ＳＷ₀、ＳＷ₁、ＳＷ₂、ＳＷ₃、ＳＷ₄）は、比較部１２０'から出力されるデジタル制御信号（ＣＯＮＴ_sw）に応じて選択的にオンオフし、補償コンデンサ（Ｃ＋＋、Ｃ＋、Ｃ-、Ｃ--）を補正対象コンデンサ（Ｃ_a）と直並列に接続する。

補償コンデンサ（Ｃ＋＋、Ｃ＋、Ｃ-、Ｃ--）は、複数のスイッチ（ＳＷ₀、ＳＷ₁、ＳＷ₂、ＳＷ₃、ＳＷ₄）のオンオフにより補正対象コンデンサ（Ｃ_a）と直並列に接続されることにより補正対象コンデンサ（Ｃ_a）のばらつきを補正する。
例えば、補償コンデンサ（Ｃ＋＋、Ｃ＋、Ｃ-、Ｃ--）は、補正対象コンデンサ（Ｃ_a）が直接回路の他の回路素子と接続される接続点（Ａ、Ｂ）との間で補正対象コンデンサ（Ｃ_a）と直並列に接続され、接続点（Ａ，Ｂ）との間の容量値を増減させることによって補正対象コンデンサ（Ｃ_a）のばらつきを補正する。

ここで、Ｃ＋＋＞Ｃ＋であり、Ｃ−＞Ｃ--であれば、ＳＷ₃、ＳＷ₁、ＳＷ₀、ＳＷ₂、ＳＷ₄がオンする順で接続点（Ａ，Ｂ）の間の容量値が小さくなる。即ち、スイッチＳＷ₃がオンした場合、Ｃ--とＣ_aが直列に接続されて接続点（Ａ，Ｂ）の間の容量値が最も小さくなり、スイッチＳＷ₄がオンした場合には、Ｃ--とＣ_aが並列に接続されて接続点（Ａ，Ｂ）の間の容量値が最も大きくなる。

図２および図３の実施形態において、補正回路部１１０、１１０'は、補正対象回路素子のばらつき補正を５ステップに分けて行なう場合について説明したが、それに限定するのではなく、もっと正確なばらつき補正のためにより多いスイッチや補償回路素子を用いて補償部１３０、１３０'を構成することができる。図２および図３の実施形態では補正対象回路素子が抵抗およびコンデンサである場合について説明したがそれに限定されない。

図４は、図３のテスト回路部の他の実施形態を示す回路図である。
同図に示すように、テスト回路部１１０”は２つのテストコンデンサ（Ｃ_a1、Ｃ_a2）と２つの基準抵抗素子（Ｒ_b1、Ｒ_b2）からなる。第１テストコンデンサ（Ｃ_a1）と第１基準抵抗素子（Ｒ_b1）はローパスフィルタ１１１”を構成し、第２テストコンデンサ（Ｃ_a2）と第２基準抵抗素子（Ｒ_b2）はハイパスフィルタ１１２”を構成する。

本実施の形態では、コンデンサの容量値が変化する場合ローパスフィルタとハイパスフィルタの遮断周波数が変化することを用いて補正対象回路素子のばらつき程度を測定する。
電圧（Ｖ_t）は、第１および第２テストコンデンサ（Ｃ_a1、Ｃ_a2）にばらつきがないとき、ローパスフィルタ１１１”とハイパスフィルタ１１２”の遮断周波数に該当する周波数を有し、ローパスフィルタ１１１”とハイパスフィルタ１１２”に共通のものが周波数変動することなく印加される。

第１および第２テストコンデンサ（Ｃ_a1、Ｃ_a2）にばらつきがなければ（補正対象コンデンサにばらつきがなければ）ハイパスフィルタ１１２”とローパスフィルタ１１１”にて出力される電圧信号の大きさは同一である。
一方、工程ばらつきあるいは温度ばらつきにより補正対象コンデンサ（Ｃ_a）の容量値が希望する値より大きければ、ばらつきが発生しなかったときよりフィルタ１１１”、１１２”の遮断周波数が低くなる。従って、ハイパスフィルタ１１２”から出力される電圧信号の大きさがローパスフィルタ１１１”から出力される電圧信号よりも大きくなる。

反対に、工程ばらつきあるいは温度ばらつきにより補正対象コンデンサ（Ｃ_a）の容量値が希望する値より小さければ、ハイパスフィルタ１１２”から出力される電圧信号の大きさがローパスフィルタ１１１”から出力される電圧信号よりも小さくなる。
従って、比較部１２０'はハイパスフィルタ１１２”とローパスフィルタ１１１”で出力される電圧信号（Ｖ_a、Ｖ_b）の差に対応する制御信号（ＣＯＮＴ_sw）を図３に図示した実施形態と同様に補償部１３０'で出力する。これにより、補償部１３０'は、デジタル制御信号（ＣＯＮＴ_sw）により補償コンデンサ（Ｃ＋＋、Ｃ＋、Ｃ-、Ｃ--）を補正対象コンデンサ（Ｃ_a）と直並列に接続して工程ばらつきあるいは温度ばらつきを補正する。

図５は本発明の一実施の形態にかかる図２の補正回路部のばらつき補正方法のフローチャートである。図２および図５に示すように、まず、集積回路（図示せず）に電源が印加されると、集積回路の初期化を行い（Ｓ５１０）、工程ばらつき補正のために補正回路部１００の動作を開始する（Ｓ５２０）。
次に、電圧（Ｖ_t）がテスト回路部１１０の第１および第２電圧分配部１１１，１１２に印加されて分配される。ここで、第１および第２テスト抵抗素子（Ｒ_b1、Ｒ_b2）の接続点で分配されて検出される第１電圧信号（Ｖ_a）と、第３テスト抵抗素子（Ｒ_a3）および基準抵抗素子（Ｒ_b）の接続点で分配されて検出される第２電圧信号（Ｖ_b）は比較部１２０に入力される（Ｓ５３０）。

それから、比較部１２０は第１電圧信号（Ｖ_a）および第２電圧信号（Ｖ_b）の大きさを比較してその差に対応するデジタル制御信号（ＣＯＮＴ_sw）を出力する（Ｓ５４０）。
次に、補償部１３０は、比較部１２０から出力されるデジタル制御信号（ＣＯＮＴ_sw）に応じて補正対象抵抗素子（Ｒ_a）の工程ばらつきを補正する（Ｓ５５０）。
詳細には、比較部１２０から出力されるデジタル制御信号（ＣＯＮＴ_sw）により複数のスイッチ（ＳＷ₀、ＳＷ₁、ＳＷ₂、ＳＷ₃、ＳＷ₄）を選択的にオンオフして（Ｓ５５１）、補償回路素子（Ｒ＋＋、Ｒ＋、Ｒ-、Ｒ--）を補正対象抵抗素子（Ｒ_a）に直並列接続させて接続点（Ａ，Ｂ）の間の抵抗値を増減させることにより補正対象抵抗素子（Ｒ_a）の工程ばらつきを補正する（Ｓ５５３）。

集積回路に電源が印加されると本発明にかかる補正回路部１００はＳ５２０〜Ｓ５５０によって補正対象抵抗素子（Ｒ_a）の工程ばらつきを補正し、集積回路の電源がオフする（Ｓ５６０）まで、Ｓ５３０〜Ｓ５５０を繰返して実行し、集積回路の動作中に発生する補正対象抵抗素子（Ｒ_a）の温度ばらつきを補正することができ。
以上、図面に基づいて本発明の好適な実施形態を図示および説明してきたが本発明の保護範囲は、前述の実施形態に限定するものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。

従来の工程ばらつき補正方法を説明するための説明図である。 本発明の一実施の形態に係る集積回路に含まれた補正回路部の回路図である。 本発明の他の実施形態にかかる補正回路部の回路図である。 図３のテスト回路部の更なる実施形態を示す回路図である。 本発明の一実施の形態に係る図２の補正回路部のばらつき補正方法のフローチャートである。

Claims (9)

1. 複数の回路素子から構成された集積回路であって、
   前記複数の回路素子のうちばらつき補正対象回路素子と同一の素子値およびばらつきを有する複数のテスト回路素子と、前記補正対象回路素子よりばらつきの小さい、少なくとも１つの基準回路素子からなるテスト回路部と、
   前記テスト回路部から検出される所定の第１信号および第２信号の大きさの差を求める比較部と、
   前記比較部で求められた前記第１信号および第２信号の大きさの差に応じて前記検出対象回路素子のばらつきを補正する補償部と、
   を含むことを特徴とする集積回路。
2. 前記テスト回路部が、
   前記複数のテスト回路素子のうち第１テスト回路素子と第２テスト回路素子とが直列に接続される第１電圧分配部と、前記複数のテスト回路素子のうち第３テスト回路素子と前記基準回路素子とが直列に接続される第２電圧分配部と、
   から構成され、前記第３テスト回路素子が、少なくとも１つの基準回路素子と直列に接続され、前記第１電圧分配部と第２電圧分配部とに同一大きさの電圧を印加することを特徴とする請求項１に記載の集積回路。
3. 前記第１信号は前記第１テスト回路素子と前記第２テスト回路素子の接続点で検出され、前記第２信号は前記第３テスト回路素子と前記基準回路素子の接続点で検出されることを特徴とする請求項２に記載の集積回路。
4. 前記比較部が、前記検出された第１信号と第２信号の大きさの差に対応するデジタル制御信号を出力することを特徴とする請求項１に記載の集積回路。
5. 前記補償部が、
   前記比較部で前記第１信号と第２信号の大きさの差に対応して出力されたデジタル制御信号に応じて選択的にオンオフされる複数のスイッチと、
   前記複数のスイッチのオンオフに応じて前記補正対象回路素子と直列接続あるいは並列接続されて、前記補正対象回路素子のばらつきを補正する複数の補償回路素子と、
   を含むことを特徴とする請求項１に記載の集積回路。
6. 複数の回路素子から構成された集積回路のばらつき補正方法であって、
   （ａ）前記複数の回路素子のうちばらつき補正対象回路素子と同一の素子値およびばらつきを有する複数のテスト回路素子と、前記補正対象回路素子よりばらつきの小さい、少なくとも１つの基準回路素子からなるテスト回路部を作動して所定の第１信号および第２信号を検出するステップと、
   （ｂ）前記検出された第１信号と第２信号の大きさの差に対応するデジタル制御信号を出力するステップと、
   （ｃ）前記出力されたデジタル制御信号に応じて前記補正対象回路素子のばらつきを補正するステップと、
   を含むことを特徴とする集積回路のばらつき補正方法。
7. 前記テスト回路部が、
   前記複数のテスト回路素子のうち第１テスト回路素子と第２テスト回路素子とが直列に接続される第１電圧分配部と、前記複数のテスト回路素子のうち第３テスト回路素子と前記基準回路素子とが直列に接続される第２電圧分配部と、
   を含み、前記第１電圧分配部と第２電圧分配部に同一大きさの電圧を印加することを特徴とする請求項６に記載の集積回路のばらつき補正方法。
8. 前記第１信号は前記第１テスト回路素子と前記第２テスト回路素子の接続点で検出され、前記第２信号は前記第３テスト回路素子と前記基準回路素子の接続点で検出されることを特徴とする請求項７に記載の集積回路のばらつき補正方法。
9. 前記（ｃ）補正対象回路素子のばらつきを補正するステップが、
   （ｃ１）前記出力されたデジタル制御信号に応じて複数のスイッチを選択的にオンオフするステップと、
   （ｃ２）前記複数のスイッチのオンオフに応じて複数の補償回路素子を前記補正対象回路素子と直列接続あるいは並列接続して前記補正対象回路素子のばらつきを補正するステップと、
   を含むことを特徴とする請求項８に記載の集積回路のばらつき補正方法。

Images