JP7361716B2 - オフセット補正回路 - Google Patents
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Description
図1は、本実施の形態に係るオフセット補正回路が適用されるオペアンプがセンサインターフェースとして用いられるシステムの全体構成例を説明する概略ブロック図である。
図3は、第1の補正電圧発生回路110の構成例を説明する回路図である。
一方で、サブスレッシュホールド領域におけるトランジスタのゲートソース間電圧VGS及びドレイン電流IDSの間には、非特許文献1に示されるように、下記の式が成立する。
上記式中において、I0は、トランジスタの移動度、及び、ゲート酸化膜厚等のプロセス情報から決まる定数であり、Mはトランジスタサイズであり、Vthはトランジスタのしきい値電圧であり、VTは熱電圧であり、ηはプロセス値から決まるサブスレッシュ定数である。特に、絶対温度Tにおける熱電圧VT=k・T/qで示されることが知られている(k:ボルツマン係数、q:電子の電荷量)。
VGS=η・VT・ln(IDS/(I0・M))+Vth …(3)
制御信号B11~B14によって制御される変数k1を用いて、トランジスタTP1のトランジスタサイズM=k1・(W/L)で示される。同様に、制御信号B21~B24によって制御される変数k2を用いて、トランジスタTP2のトランジスタサイズM=k2・(W/L)で示される。式(3)から、トランジスタTP1のVGS1及びトランジスタTP2のVGS2は、それぞれ下記の式(4),(5)によって示される。
VGS2=η・VT・ln(IDS/(I0・k2・(W/L))+Vth… (5)
ここで、電流源112による電流Ibias12と、電流源113による電流Ibias13とが等しくなるように設計すると、式(4)及び(5)中のIDSは等しくなる。このとき、式(4)、(5)から、(VGS1-VGS2)=η・VT・ln(k2/k1)となる。これを代入すると、式(1)は、(k2/k1)を変数とする式(6)に変形される。
式(6)中の熱電圧VT=k・T/qとすることにより、第1の補正電圧発生回路110による補正電圧ΔV1は、下記の式(7)で示される。
制御信号B11~B14及びB21~B24の組み合わせによって、トランジスタTP1及びTP2のトランジスタサイズの比に相当する(k2/k1)を変化することができる。
式(8)より、ΔV1の温度係数の符号(極性)は、ln(k2/k1)の符号、即ち、ΔV1の符号(極性)に連動して決まることが理解される。即ち、ΔV1>0に設定されたときは、d(ΔV1)/dT>0、即ち、温度依存性は「正」であり、ΔV1<0に設定されたときは、d(ΔV1)/dT<0、即ち、温度依存性は「負」となることが理解される。
図6を参照して、オペアンプ100のオフセット電圧Voffsetは、例えば、第1の補正電圧ΔV1及び第2の補正電圧ΔV2の両方をゼロ(ΔV1=ΔV2=0)とするように制御信号B11~B14,B21~B24及びBP0~BP3,BN0~BN3を設定した下で、ボルテージフォロワ接続されたオペアンプ100の入力電圧及び出力電圧の差(Voffset=VIN-VOUT)として測定することができる。
実施の形態1の変形例では、第2の補正電圧発生回路120(図5)の電流源121の好ましい構成例について説明する。
実施の形態1では、オペアンプ100のオフセット電圧Voffsetは、温度変化に対して一定値であることを想定しているため(図10)、第1の補正電圧発生回路110の制御信号B11~B14,B21~B24、及び、第2の補正電圧発生回路120の制御信号BP0~BP3,BN0~BN3の組み合わせは、1種類に固定されている。この結果、比較的簡易な構成で、かつ、ダイナミックな制御を要することなく、温度ドリフトを抑制した高精度のオフセット電圧補正を実現することができる。
図14を参照して、温度検出回路180は、抵抗素子Rd1~Rd3と、ダイオードD0と、コンパレータ185とを有する。以下では、抵抗素子Rd1~Rd3の電気抵抗値についても、単に、Rd1~Rd3と表記する。
図15を参照して、ノードNi1の電圧VRは、抵抗素子Rd1及びRd2による電源電圧VDDAの分圧電圧に相当する。抵抗素子Rd1及びRd2が同等の温度特性を有することにより、温度変化に対して電気抵抗値Rd1及びRd2が揃って変化するので、両者の分圧比は一定に維持される。即ち、温度変化に対して、電圧VRは一定である。
実施の形態3では、第2の補正電圧発生回路120の構成の変形例を説明する。
Claims (12)
- 入力電圧を補正するための、正又は負の第1の補正電圧を出力する第1の補正電圧発生回路と、
前記第1の補正電圧に応じて、前記第1の補正電圧と同極性であり、かつ、前記第1の補正電圧の第1の温度係数とは逆極性の第2の温度係数を有する、第2の補正電圧を出力する第2の補正電圧発生回路と、
前記入力電圧と、前記第1の補正電圧及び前記第2の補正電圧の和とを加算した電圧に従う出力電圧を生成する出力段とを備え、
前記第1の補正電圧発生回路は、
前記入力電圧が入力されるゲートを有する第1の電界効果トランジスタと、
前記入力電圧に対して前記第1の補正電圧を付加した第1の電圧が出力されるノードと接続されたゲートを有する第2の電界効果トランジスタと、
前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタに同等の電流を通過させるための第1の電流源群と、
前記第1の電界効果トランジスタのトランジスタサイズに対する、前記第2の電界効果トランジスタのトランジスタサイズの比を可変制御するためのトランジスタサイズ比制御機構とを含む、オフセット補正回路。 - 前記第1の補正電圧と、前記第2の補正電圧とは同等に設定され、
前記第2の温度係数の絶対値と、前記第1の温度係数の絶対値とは同等に設定される、請求項1記載のオフセット補正回路。 - 温度検出回路をさらに備え、
前記第1の補正電圧発生回路は、第1の制御信号に従って、前記第1の温度係数及び前記第1の補正電圧を制御し、
前記第2の補正電圧発生回路は、第2の制御信号に従って、前記第2の温度係数及び前記第2の補正電圧を制御し、
前記第1の制御信号及び前記第2の制御信号の少なくとも一方は、前記温度検出回路の出力に応じて変化される、請求項1又は2に記載のオフセット補正回路。 - 前記第1及び第2の電界効果トランジスタは、サブスレッシュホールド領域で動作する、請求項1記載のオフセット補正回路。
- 負のオフセット電圧を補正する場合には、前記トランジスタサイズ比制御機構が前記比を1より高く設定することで、前記第1の補正電圧及び前記第1の温度係数は、正に設定され、
正のオフセット電圧を補正する場合には、前記トランジスタサイズ比制御機構が前記比を1より低く設定することで、前記第1の補正電圧及び前記第1の温度係数は、負に設定される、請求項1~4のいずれか1項に記載のオフセット補正回路。 - 前記第2の補正電圧発生回路は、
前記入力電圧及び前記第1の補正電圧が付加された電圧が入力されるゲートを有する第3の電界効果トランジスタと、
第1のノードと第2のノードとの間に、前記第3の電界効果トランジスタと直列に接続された第1の可変抵抗器と、
前記第1の可変抵抗器とは温度係数が逆極性である第2の可変抵抗器と、
第3のノードと、前記第1のノードとの間に前記第2の可変抵抗器と直列に接続される第4の電界効果トランジスタと、
前記第2のノード及び前記第3のノードの各々に同等の電流を通過させるための第2の電流源群と、
前記第3の電界効果トランジスタのゲートと前記第1のノードとの電圧差と、前記第4の電界効果トランジスタのゲートと前記第1のノードとの電圧差とを同等とするように、前記第1及び第2の可変抵抗器の電気抵抗値を可変制御するための電気抵抗差可変機構とを含む、請求項1~5のいずれか1項に記載のオフセット補正回路。 - 入力電圧を補正するための、正又は負の第1の補正電圧を出力する第1の補正電圧発生回路と、
前記第1の補正電圧に応じて、前記第1の補正電圧と同極性であり、かつ、前記第1の補正電圧の第1の温度係数とは逆極性の第2の温度係数を有する、第2の補正電圧を出力する第2の補正電圧発生回路と、
前記入力電圧と、前記第1の補正電圧及び前記第2の補正電圧の和とを加算した電圧に従う出力電圧を生成する出力段とを備え、
前記第2の補正電圧発生回路は、
前記入力電圧及び前記第1の補正電圧が付加された電圧が入力されるゲートを有する第3の電界効果トランジスタと、
第1のノードと第2のノードとの間に、前記第3の電界効果トランジスタと直列に接続された第1の可変抵抗器と、
前記第1の可変抵抗器とは温度係数が逆極性である第2の可変抵抗器と、
第3のノードと、前記第1のノードとの間に前記第2の可変抵抗器と直列に接続される第4の電界効果トランジスタと、
前記第2のノード及び前記第3のノードの各々に同等の電流を通過させるための第2の電流源群と、
前記第3の電界効果トランジスタのゲートと前記第1のノードとの電圧差と、前記第4の電界効果トランジスタのゲートと前記第1のノードとの電圧差とを同等とするように、前記第1及び第2の可変抵抗器の電気抵抗値を可変制御するための電気抵抗差可変機構とを含む、オフセット補正回路。 - 前記電気抵抗差可変機構は、前記第1の温度係数が正である場合には、前記第1及び第2の可変抵抗器のうちの温度係数が負である可変抵抗器の電気抵抗値が、温度係数が正である可変抵抗器の電気抵抗値よりも大きくなるように、前記第1及び第2の可変抵抗器の電気抵抗値を制御し、
前記電気抵抗差可変機構は、前記第1の温度係数が負である場合には、前記第1及び第2の可変抵抗器のうちの温度係数が正である可変抵抗器の電気抵抗値が、温度係数が負である可変抵抗器の電気抵抗値よりも大きくなるように、前記第1及び第2の可変抵抗器の電気抵抗値を制御する、請求項6または7に記載のオフセット補正回路。 - 前記第2の補正電圧発生回路は、
前記入力電圧及び前記第1の補正電圧が付加された電圧が入力されるゲートを有する第3の電界効果トランジスタと、
第1のノードと第2のノードとの間に、前記第3の電界効果トランジスタと直列に接続された第1の可変抵抗器と、
第2の可変抵抗器と、
第3のノードと、前記第1のノードとの間に前記第2の可変抵抗器と直列に接続される第4の電界効果トランジスタと、
前記第2のノード及び前記第3のノードの各々に同等の電流を通過させるための第2の電流源群と、
前記第3の電界効果トランジスタのゲートと前記第1のノードとの電圧差と、前記第4の電界効果トランジスタのゲートと前記第1のノードとの電圧差とを同等とするように、前記第1及び第2の可変抵抗器の電気抵抗値を可変制御するための電気抵抗差可変機構とを備え、
前記第2の電流源群は、
バイアス抵抗素子の電気抵抗値に従った出力電流を前記第1のノードに供給する第1の電流源と、
前記第2のノードに接続された第2の電流源と、
前記第3のノードに接続された、前記第2の電流源と同等の出力電流特性を有する第3の電流源とを有し、
前記第1の電流源は、
前記バイアス抵抗素子の温度係数の極性を可変制御するためのバイアス抵抗可変機構を有する、請求項1~5のいずれか1項に記載のオフセット補正回路。 - 入力電圧を補正するための、正又は負の第1の補正電圧を出力する第1の補正電圧発生回路と、
前記第1の補正電圧に応じて、前記第1の補正電圧と同極性であり、かつ、前記第1の補正電圧の第1の温度係数とは逆極性の第2の温度係数を有する、第2の補正電圧を出力する第2の補正電圧発生回路と、
前記入力電圧と、前記第1の補正電圧及び前記第2の補正電圧の和とを加算した電圧に従う出力電圧を生成する出力段とを備え、
前記第2の補正電圧発生回路は、
前記入力電圧及び前記第1の補正電圧が付加された電圧が入力されるゲートを有する第3の電界効果トランジスタと、
第1のノードと第2のノードとの間に、前記第3の電界効果トランジスタと直列に接続された第1の可変抵抗器と、
第2の可変抵抗器と、
第3のノードと、前記第1のノードとの間に前記第2の可変抵抗器と直列に接続される第4の電界効果トランジスタと、
前記第2のノード及び前記第3のノードの各々に同等の電流を通過させるための第2の電流源群と、
前記第3の電界効果トランジスタのゲートと前記第1のノードとの電圧差と、前記第4の電界効果トランジスタのゲートと前記第1のノードとの電圧差とを同等とするように、前記第1及び第2の可変抵抗器の電気抵抗値を可変制御するための電気抵抗差可変機構とを備え、
前記第2の電流源群は、
バイアス抵抗素子の電気抵抗値に従った出力電流を前記第1のノードに供給する第1の電流源と、
前記第2のノードに接続された第2の電流源と、
前記第3のノードに接続された、前記第2の電流源と同等の出力電流特性を有する第3の電流源とを有し、
前記第1の電流源は、
前記バイアス抵抗素子の温度係数の極性を可変制御するためのバイアス抵抗可変機構を有する、オフセット補正回路。 - 前記バイアス抵抗可変機構は、前記第1の温度係数が正である場合には、負の温度係数を有する抵抗素子を前記バイアス抵抗素子として前記出力電流の経路に接続する一方で、前記第1の温度係数が負である場合には、正の温度係数を有する抵抗素子を前記バイアス抵抗素子として前記出力電流の経路に接続するように構成される、請求項9または10に記載のオフセット補正回路。
- 前記第1の可変抵抗器は、
前記第1のノード及び前記第2のノード間に直並列接続された複数の第1の抵抗素子と、
前記第1の抵抗素子のそれぞれと並列接続された複数の第1のバイパススイッチとを有し、
前記第2の可変抵抗器は、
前記第1のノード及び前記第3のノード間に直並列接続された複数の第2の抵抗素子と、
前記第2の抵抗素子のそれぞれと並列接続された複数の第2のバイパススイッチとを有し、
前記第2の補正電圧発生回路には、前記複数の第1のバイパススイッチの開閉をそれぞれ制御する複数の第1のバイパススイッチ制御信号と、前記複数の第2のバイパススイッチの開閉をそれぞれ制御する複数の第2のバイパススイッチ制御信号とが入力される、請求項6~11のいずれか1項に記載のオフセット補正回路。
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