JP2007318394A - オフセット電圧調整回路 - Google Patents

Abstract

【課題】オペアンプや回路要素が多段に接続された信号経路のオフセット電圧や温度ドリフトを、集積回路における占有面積の増大が抑制された回路構成により、簡便に調整することができるオフセット電圧調整回路を提供する。
【解決手段】増幅回路１０の信号経路を伝播する信号に付与されるオフセット電圧を調整するにあたり、信号経路に挿入された抵抗素子Ｒ１と、抵抗素子Ｒ１の端子間に信号経路のオフセット電圧を調整する電圧ＶＲ１を生成するために、抵抗素子Ｒ１に流す調整電流Ｉ３を供給する電流供給部１１、２１、３１とを備える。信号経路全体のオフセット電圧やその温度ドリフトを簡便な回路構成により調整することができる。
【選択図】図２

Description

この発明は、オフセット電圧を調整するオフセット電圧調整回路に関するものである。

一般に、オペアンプは、製造プロセスのばらつきによって特性が変動し、オペアンプの非反転入力端子及び反転入力端子の端子間に差電圧が印加されないときであっても、バイアス点からずれた出力電圧、いわゆるオフセット電圧が出力される場合がある。オペアンプは集積回路に搭載されるが、オフセット電圧が高く、集積回路が定められた規格を満足することができない場合には、オフセット電圧を低減させるように調整する必要がある。

オフセット電圧を低減させる方法として、特許文献１に記載された技術が知られている。この技術によれば、オペアンプが集積回路に搭載されてパッケージに収容された後であっても、パッケージのリードにプログラム信号を加え、オペアンプに接続される抵抗をトリミングすることにより、オフセット電圧を低減させた集積回路を提供することができる。

また、オフセット電圧を低減させるために、オフセット電圧を調整する端子を設けたオペアンプを用い、オペアンプの非反転入力端子及び反転入力端子の端子間に差電圧が印加されていないときに、オペアンプの出力電圧のバイアス点からのずれを補正するように前記端子に電圧を印加し、オフセット電圧を調整することも知られている。

さらに、上述したオペアンプにおいては、温度によっても特性が変動し、例えば、オフセット電圧が、温度の違いによって変動する温度ドリフトが生じてしまう。温度の違いによってオフセット電圧が変動してしまう場合であっても、オフセット電圧を低減させるように自動で調整することができる方法として、特許文献２に記載された技術が知られている。

この技術においては、オペアンプの非反転入力端子及び反転入力端子を、該オペアンプよりも温度ドリフトが少ないドリフト補正用オペアンプの非反転入力端子及び反転入力端子にそれぞれ接続し、前記オペアンプの両入力端子に生じるオフセット電圧に基づいた前記ドリフト補正用オペアンプの出力が、前記オペアンプのオフセット調整端子に入力されている。これによって、前記オペアンプを構成する差動増幅器のコレクタ電流を調整し、前記オペアンプのオフセット電圧を低減させるように制御することができる。

加えて、集積回路にマイクロコンピュータを搭載し、マイクロコンピュータが、オフセット電圧を相殺する電圧を算出し、オフセット電圧を低減させるように調整することも知られている。

そして、半導体装置においては、上記のオフセット電圧や上記の温度ドリフトを生じさせるオペアンプが多段接続され、更に、該オペアンプ以外にも、製造プロセス等や温度特性に起因する電気特性のばらつきを有する回路要素が接続されて、信号経路が形成されている。

実開平６−２６３１４号公報 特開平１１−２８４４４６号公報

しかしながら、オペアンプや回路要素のオフセット電圧、温度ドリフト、その他の特性ばらつきを調整するために、個々のオペアンプや回路要素に、トリミング抵抗やドリフト補正用オペアンプを配置すること、調整用のマイクロコンピュータを搭載すること、また、オフセット電圧の調整端子を設けたオペアンプや電気特性のばらつきの調整機能を有する回路要素を配置することは、オフセット電圧、温度ドリフト、その他の特性ばらつきを調整する特別の機能を備えることになる。これらの機能が設けられていないオペアンプや回路要素を配置する場合に比して集積回路における占有面積が増大してしまうことが懸念される。

また、背景技術によれば、信号経路のオフセット電圧や温度ドリフトを調整する場合にも、個々のオペアンプや回路要素に対して個別に調整を行なわなければならず、オフセット電圧や温度ドリフトを調整する作業が煩雑になる。

この発明は、このような状況に鑑み提案されたものであって、オペアンプや回路要素が多段に接続された信号経路のオフセット電圧や温度ドリフトを、集積回路における占有面積の増大が抑制された回路構成により、簡便に調整することができるオフセット電圧調整回路を提供することを目的とする。

請求項１の発明に係るオフセット電圧調整回路は、信号経路を伝播する信号に付与されるオフセット電圧を調整するオフセット電圧調整回路において、信号経路に挿入された抵抗素子と、抵抗素子の端子間にオフセット電圧を調整する電圧を生成する調整電流を供給する電流供給部と、を備えることを特徴とする。

請求項１の発明に係るオフセット電圧調整回路によれば、信号経路に挿入された抵抗素子と、オフセット電圧を調整する電圧を生成するために抵抗素子に流す調整電流を供給する電流供給部とを備えるから、信号経路に挿入された抵抗素子にオフセット電圧を調整する電圧を生成して、信号経路全体のオフセット電圧を調整することができる。信号経路に多段に接続されるオペアンプやその他の回路要素に対して個別にオフセット電圧の調整を行なう必要がなく、信号経路全体のオフセット電圧を簡便に調整することができる。個々のオペアンプや回路要素に対してオフセットの調整機能を付与する場合に比して、オフセットの調整機能を奏する回路を小さな回路規模で実現することができ、前記調整機能を奏する回路が集積回路を占有する面積を、低減することができる。

請求項２の発明は、請求項１に記載のオフセット電圧調整回路において、信号経路は、第１回路と、第１回路の出力抵抗値よりも抵抗値が高い入力抵抗値を有する第２回路と、を備え、抵抗素子は第１回路と第２回路との間に挿入され、電流供給部は抵抗素子と第２回路との接続点に接続されることを特徴とする。

請求項２の発明によれば、第１回路と、入力抵抗が第１回路の出力抵抗よりも高抵抗の第２回路との間に、抵抗素子が挿入され、抵抗素子と第２回路との接続点に電流供給部が接続されるから、調整電流は、高入力抵抗の第２回路に流れることはなく、抵抗素子にはオフセット電圧の調整に必要な調整電流を流すことができる。また、電流供給部を起点として流出または流入する調整電流は、出力抵抗が第２回路の入力抵抗よりも低抵抗の第１回路の出力に流れるので、調整電流により第１回路の出力電圧が変動してしまうことはない。信号経路の上流側である抵抗素子と第１回路との接続点の電圧値を変動させることなく、信号経路の下流側である抵抗素子と第２回路との接続点の電圧値を、第１回路の出力電圧に、調整電流によるオフセット電圧を調整する電圧を付加した電圧とすることができる。抵抗素子の端子間でオフセット電圧を確実に低減することができる。

請求項３の発明は、請求項２に記載のオフセット電圧調整回路において、第１回路及び第２回路は、オペアンプを含んで構成されることを特徴とする。

請求項３の発明によれば、第１回路及び第２回路はオペアンプを含んで構成されるから、第１回路を構成するオペアンプにおいて低抵抗の出力抵抗を有すると共に、第２回路を構成するオペアンプにおいて高抵抗の入力抵抗を有する。

請求項４の発明は、請求項１又は請求項２に記載のオフセット電圧調整回路において、電流供給部は、電流値が一定である基準電流を供給する基準電流供給部と、電流値が可変に設定可能な可変電流を供給する可変電流供給部と、基準電流に可変電流を加算もしくは減算して調整電流を出力する電流演算部と、を備えることを特徴とする。

請求項４の発明によれば、電流値が一定の基準電流を供給する基準電流供給部と、電流値が可変な可変電流を供給する可変電流供給部と、調整電流を出力する電流演算部とを備えるから、電流演算部によって、可変電流を基準電圧に加算もしくは減算して調整電流を可変に出力することができる。オフセット電圧の大きさに応じて、可変電流供給部によって可変電流を変更し、電流演算部によって、変更された可変電流を基準電流に加算又は減算して調整電流を最適なものに調整することができる。

請求項５の発明は、請求項４に記載のオフセット電圧調整回路において、可変電流供給部は、可変電流の電流値を設定する電流設定信号が入力される設定端子を備えることを特徴とする。

請求項５の発明によれば、可変電流供給部は、可変電流の電流値を設定する電流設定信号が入力される設定端子を備えるから、信号経路に発生するオフセット電圧に応じた電流設定信号を設定端子から可変電流供給部に入力することができる。可変電流供給部が、信号に応じて、オフセット電圧を調整するために最適な可変電流を供給することができる。

請求項６の発明は、請求項４又は請求項５に記載のオフセット電圧調整回路において、基準電流供給部は、基準電圧を分圧した第１分圧電圧を出力する第１分圧抵抗を備え、可変電流供給部は、第１分圧抵抗を構成する抵抗素子との相対精度が確保された抵抗素子を備えて構成され、基準電圧を分圧した第２分圧電圧を出力する第２分圧抵抗を備え、第１分圧電圧に応じて基準電流が設定されると共に、第２分圧電圧に応じて可変電流が設定されることを特徴とする。

請求項６の発明によれば、基準電流及び可変電流は、互いに相対精度が確保された抵抗素子で構成された第１及び第２分圧抵抗から出力される第１及び第２分圧電圧に応じて出力されるので、相対精度が確保されて基準電流及び可変電流を出力することができる。

請求項７の発明は、請求項６に記載のオフセット電圧調整回路において、第２分圧抵抗を構成する抵抗素子の少なくとも一部は、可変抵抗であることを特徴とする。

請求項７の発明によれば、第２分圧抵抗を構成する抵抗素子のうち少なくとも一部が可変抵抗で構成されるので、第２分圧抵抗の分圧比を可変とすることができる。

請求項８の発明は、請求項６に記載のオフセット電圧調整回路において、第１分圧抵抗を構成する抵抗素子の少なくとも一部は、正の温度係数を有する第１抵抗素子と、負の温度係数を有する第２抵抗素子とであり、第２分圧抵抗を構成する抵抗素子は、第１もしくは第２抵抗素子のいずれか一方と同様の温度係数を有する第３抵抗素子であることを特徴とする。

請求項８の発明によれば、第２分圧抵抗を構成する抵抗素子が、正の温度係数を有する第１抵抗素子もしくは負の温度係数を有する第２抵抗素子のいずれか一方と同様の温度係数を有する第３抵抗素子によって構成されることに対して、第１分圧抵抗は、正の温度係数を有する第１抵抗素子及び負の温度係数を有する第２抵抗素子をそれぞれ少なくとも一つずつ備えるから、第１分圧抵抗の分圧比を構成する抵抗素子において、第１抵抗素子と第２抵抗素子との構成割合を変更することで、第１分圧電圧の温度特性を自在に調整することができる。すなわち、第１分圧抵抗の分圧比を構成する抵抗素子のうち、第１抵抗素子の占める割合を大きくすれば、分圧比において正の温度係数の傾向が強く現れ、第２抵抗素子の占める割合を大きくすれば、分圧比において負の温度係数の傾向が強く現れる。これにより、第１分圧電圧の温度特性が調整され、可変電流そして調整電流の温度特性が調整される。信号経路におけるオフセット電圧の温度ドリフトに応じて調整電圧に逆の温度ドリフトを付与することができる。

請求項９の発明は、請求項８に記載のオフセット電圧調整回路において、第１分圧抵抗では、第１もしくは第２抵抗素子のいずれか一方は、第１分圧抵抗の出力端子から両側の抵抗列に備えられ、第１もしくは第２抵抗素子のいずれか他方は、第１分圧抵抗の出力端子からいずれか一側の抵抗列に備えられることを特徴とする。

請求項９の発明によれば、第１分圧抵抗は、出力端子を挟んで両側に接続される抵抗素子の抵抗比により分圧比が設定されるので、同じ温度係数を有して出力端子の両側に備えられる第１もしくは第２抵抗素子のいずれか一方の抵抗素子については、分圧比をとることにより温度依存性は低減される。これに対して、いずれか一側に備えられる第１もしくは第２抵抗素子のいずれか他方の抵抗素子については、分圧比をとることにより抵抗素子の温度係数の影響により分圧比に温度依存性が現れる。

具体的には、いずれか一側に備えられる第１もしくは第２抵抗素子のいずれか他方の抵抗素子が正の温度係数を有している場合、この抵抗が分圧比の分母にのみあれば、分圧比は負の温度依存性を奏することとなる。また分母及び分子の両者にあれば、分母及び分子にある抵抗値に占める抵抗値の割合に応じて、分圧比は正もしくは負の温度依存性を奏することとなる。分子に比して分母において抵抗値の割合が大きければ分圧比は負の温度依存性を奏し、分母に比して分子において抵抗値の割合が大きければ分圧比は正の温度依存性を奏する。また、いずれか一側に備えられる第１もしくは第２抵抗素子のいずれか他方の抵抗素子が負の温度係数を有している場合は、上記の場合と逆の温度依存性を奏することは言うまでもない。

本発明の半導体装置によれば、信号経路に備えられる個々のオペアンプやその他の回路要素に調整機能を備えることなく、信号経路のオフセット電圧、温度ドリフト、特性ばらつきを調整することができ、集積回路におけるオフセット電圧を調整する回路の占有面積を小さなものとすることができる。

本発明の実施形態を、図１ないし図６を参照しつつ説明する。本実施形態では、増幅回路を例に挙げて説明する。図１は、増幅回路１０の概略構成図である。増幅回路１０は、入力端子ＩＮと出力端子ＯＵＴとの間に、演算増幅器ＯＰ１、ＯＰ２と、抵抗素子Ｒ１と、定電流源１１と、可変電流源２１と、電流差分回路３１とを備えている。

入力端子ＩＮは、演算増幅器ＯＰ１の非反転入力端子に接続されている。演算増幅器ＯＰ１の反転入力端子は、抵抗素子Ｒ２の一端に接続され、抵抗素子Ｒ２の他端はグランドに接続されている。演算増幅器ＯＰ１においては、出力端子Ｎ１と前記反転入力端子との間に、帰還抵抗素子Ｒ３が接続されている。

演算増幅器ＯＰ１の出力端子Ｎ１は、抵抗素子Ｒ１の一端に接続されている。抵抗素子Ｒ１の他端は、演算増幅器ＯＰ２の非反転入力端子に接続されている。演算増幅器ＯＰ２の出力端子Ｎ２は、出力端子ＯＵＴに接続されている。さらに、この出力端子Ｎ２は、演算増幅器ＯＰ２の反転入力端子に接続されている。

また、基準電圧ＶＲＥＦには定電流源１１の一端が接続され、定電流源１１の他端は、電流差分回路３１の第１の入力端に接続されている。また、可変電流源２１の一端は、グランドに接続され、可変電流源２１の他端は、電流差分回路３１の第２の入力端に接続されている。電流差分回路３１の出力端は、前記抵抗素子Ｒ１の他端、つまり前記抵抗Ｒ１と前記演算増幅器ＯＰ２との接続点に接続されている。電流差分回路３１は、定電流源１１から出力される電流と可変電流源２１から出力される電流とを差分し、調整電流Ｉ３を出力する。

演算増幅器ＯＰ１及び抵抗素子Ｒ２、Ｒ３により非反転増幅器が構成されており、演算増幅器ＯＰ２はボルテージフォロアーである。入力端子ＩＮから入力された信号が非反転増幅器により非反転増幅され、ボルテージフォロアーを介して出力端子ＯＵＴから出力される回路構成である。非反転増幅器とボルテージフォロアーとの間の信号経路に挿入されている抵抗素子Ｒ１に調整電流Ｉ３が流れることにより、入力端子ＩＮと出力端子ＯＵＴとの間の信号経路におけるオフセット電圧や温度ドリフトが相殺される。

この場合、非反転増幅器を構成する演算増幅器ＯＰ１の出力抵抗は低抵抗値であり、抵抗素子Ｒ１に流れる調整電流Ｉ３による非反転増幅器の出力電圧の変動は僅少であり無視することができる。また、ボルテージフォロアーを構成する演算増幅器ＯＰ２の非反転入力端子の入力抵抗は高抵抗値であり、調整電流Ｉ３のうち演算増幅器ＯＰ２の非反転入力端子に流れて抵抗素子Ｒ１に流れない分流分は僅少であり無視することができる。したがって、信号経路のオフセット電圧を相殺するための調整電流Ｉ３は確実に抵抗素子Ｒ１に流れ、調整電流Ｉ３による抵抗素子Ｒ１の入力端子ＩＮ側の電圧変動もない。抵抗素子Ｒ１の端子間にオフセット電圧を相殺する電圧を確実に生成することができる。

ここで、図１では、増幅回路１０が、入力端子ＩＮと出力端子ＯＵＴとの間に構成される場合を例示しているが、入力端子ＩＮ、出力端子ＯＵＴは、必ずしも半導体装置の端子を意味するものではない。増幅回路１０は、半導体装置の内部回路であり、入力端子ＩＮと出力端子ＯＵＴとの信号経路は、半導体装置内部に形成される信号回路を例示するものである。

図２には、定電流源１１、可変電流源２１、及び電流差分回路３１を詳細に示した回路構成図を例示する。ここでは、図１と同一の構成は同一の符号を付しその説明を省略する。定電流源１１及び可変電流源２１は、電流差分回路３１を介し、抵抗素子Ｒ１の他端と演算増幅器ＯＰ２の非反転入力端子との間に接続されている。

定電流源１１は、抵抗素子Ｒ１１〜Ｒ１４と、演算増幅器ＯＰ１１と、ＮＭＯＳトランジスタＭ１１とを備えている。基準電源ＶＲＥＦには、抵抗素子Ｒ１１の一端が接続されている。抵抗素子Ｒ１１の他端は、抵抗素子Ｒ１２の一端に接続され、抵抗素子Ｒ１２の他端は、抵抗素子Ｒ１３の一端に接続されている。抵抗素子Ｒ１３の他端は、グランドに接続されている。ここで、抵抗素子Ｒ１１、Ｒ１２、Ｒ１４は、抵抗素子Ｒ１と共に、抵抗材及び構造が同じ抵抗素子で構成されており、同じ温度特性を有している。これに対して、抵抗素子Ｒ１３は、抵抗素子Ｒ１１、Ｒ１２、Ｒ１４、抵抗素子Ｒ１とは逆の温度特性を有している。例えば、抵抗素子Ｒ１１、Ｒ１２、Ｒ１４、及び抵抗素子Ｒ１は、負の温度係数を有する高抵抗のポリシリコン抵抗であり、抵抗素子Ｒ１３は、正の温度係数を有する低抵抗のポリシリコン抵抗である。

演算増幅器ＯＰ１１の非反転入力端子は、抵抗素子Ｒ１１と抵抗素子Ｒ１２との接続点に接続されている。演算増幅器ＯＰ１１の出力端子Ｎ１１は、ＮＭＯＳトランジスタＭ１１のゲートに接続されている。ＮＭＯＳトランジスタＭ１１のソースは、抵抗素子Ｒ１４の一端に接続され、抵抗素子Ｒ１４の他端はグランドに接続されている。

可変電流源２１は、抵抗素子Ｒ２１及び抵抗素子Ｒ２３と、可変抵抗素子Ｒ２２と、演算増幅器ＯＰ２１と、ＮＭＯＳトランジスタＭ２１とを備えている。基準電源ＶＲＥＦには、抵抗素子Ｒ２１の一端が接続されている。抵抗素子Ｒ２１の他端は、可変抵抗素子Ｒ２２の一端に接続され、可変抵抗素子Ｒ２２の他端はグランドに接続されている。抵抗素子Ｒ２１と可変抵抗素子Ｒ２２との間には、バイアス設定端子ＩＮ２が接続されている。各抵抗素子Ｒ２１〜Ｒ２３は、抵抗素子Ｒ１１、Ｒ１２、Ｒ１４、及び抵抗素子Ｒ１と同じ抵抗素子で構成されており、同じ温度特性を有している。また、図３に図示するように、可変抵抗素子Ｒ２２は、抵抗素子Ｒ２２Ａ、Ｒ２２Ｂ、Ｒ２２Ｃが直列に接続されていると共に、抵抗素子Ｒ２２Ｂ及び抵抗素子Ｒ２２ＣにそれぞれヒューズＦ１及びヒューズＦ２が並列に接続されて構成されている。

演算増幅器ＯＰ２１の非反転入力端子は、抵抗素子Ｒ２１と可変抵抗素子Ｒ２２との接続点に接続されている。演算増幅器ＯＰ２１の出力端子Ｎ２１は、ＮＭＯＳトランジスタＭ２１のゲートに接続されている。ＮＭＯＳトランジスタＭ２１のソースは、抵抗素子Ｒ２３の一端に接続され、抵抗素子Ｒ２３の他端はグランドに接続されている。

電流差分回路３１は、定電流源１１及び可変電流源２１のそれぞれから出力される電流Ｉ１、Ｉ２を差分して調整電流Ｉ３を出力する回路である。電流差分回路３１は、ＰＭＯＳトランジスタＭ３１、Ｍ３２、Ｍ３５、Ｍ３６と、ＮＭＯＳトランジスタＭ３３、Ｍ３４とを備えている。

ＰＭＯＳトランジスタＭ３１、Ｍ３２のソースは、電源電圧ＶＣＣに接続されている。ＰＭＯＳトランジスタＭ３１のドレインは、定電流源１１のＮＭＯＳトランジスタＭ１１のドレインに接続されている。ＰＭＯＳトランジスタＭ３１は、ゲートとドレインとの間が短絡されており、更に、ＰＭＯＳトランジスタＭ３１のゲートは、ＰＭＯＳトランジスタＭ３２のゲートに接続されている。ＰＭＯＳトランジスタＭ３２のドレインはＮＭＯＳトランジスタＭ３３のドレインに接続されている。ＰＭＯＳトランジスタＭ３１、Ｍ３２とでカレントミラー回路が構成されており、ＰＭＯＳトランジスタＭ３１のドレインに流入された電流Ｉ１がＰＭＯＳトランジスタＭ３２のドレインから出力される。

同様に、ＰＭＯＳトランジスタＭ３５、Ｍ３６とでカレントミラー回路が構成されている。具体的な接続関係は以下の通りである。ＰＭＯＳトランジスタＭ３５、Ｍ３６のソースは、電源電圧ＶＣＣに接続されている。ＰＭＯＳトランジスタＭ３６のドレインは、定電流源２１のＮＭＯＳトランジスタＭ２１のドレインに接続されている。ＰＭＯＳトランジスタＭ３６は、ゲートとドレインとの間が短絡されており、更に、ＰＭＯＳトランジスタＭ３６のゲートは、ＰＭＯＳトランジスタＭ３５のゲートに接続されている。ＰＭＯＳトランジスタＭ３５のドレインは、ＮＭＯＳトランジスタＭ３４のドレイン、及びＮＭＯＳトランジスタＭ３３、Ｍ３４のゲートに接続されている。ＰＭＯＳトランジスタＭ３６のドレインに流入された電流Ｉ２がＰＭＯＳトランジスタＭ３５のドレインから出力される。
ＮＭＯＳトランジスタＭ３３、Ｍ３４のソースは、グランドに接続されている。ＮＭＯＳトランジスタＭ３４のドレインとゲートとは短絡されており、更に、ＮＭＯＳトランジスタＭ３３のゲートは、ＮＭＯＳトランジスタＭ３４のゲートに接続されている。ＮＭＯＳトランジスタＭ３３、Ｍ３４とでカレントミラー回路が構成されており、ＮＭＯＳトランジスタＭ３４のドレインに流入された電流Ｉ２がＮＭＯＳトランジスタＭ３３のドレインから出力される。

ＮＭＯＳトランジスタＭ３４のドレインに流入され、ＮＭＯＳトランジスタＭ３３に流れる電流Ｉ２は、可変電流源２１から出力される電流Ｉ２である。一方、ＰＭＯＳトランジスタＭ３２のドレインからは定電流源１１から出力される電流Ｉ１が流出し、電流Ｉ１が、ＮＭＯＳトランジスタＭ３３に向かって流される。これにより、定電流源１１から出力される電流Ｉ１から可変電流源２１から出力される電流Ｉ２を減じた差電流（Ｉ１−Ｉ２）が調整電流Ｉ３として出力される。電流Ｉ２に比して電流Ｉ１が大きい場合には調整電流Ｉ３が流出する。抵抗素子Ｒ１の端子間には正の相殺電圧が生成される。電流Ｉ１に比して電流Ｉ２が大きい場合には調整電流Ｉ３が流入する。抵抗素子Ｒ１の端子間には負の相殺電圧が生成される。

図４では、増幅回路１０の入力端子ＩＮと出力端子ＯＵＴとの間の信号経路に発生するオフセット電圧が相殺される条件を特定する手順について説明する。

入力端子ＩＮをグランドに接続すると共に、電圧計測手段４０を、出力端子ＯＵＴとグランドとの間に接続する。入力端子ＩＮをグランドに接続するため、出力端子ＯＵＴに出力され電圧計測手段４０により計測される計測電圧は、信号経路のオフセット電圧に相殺電圧ＶＲ１が加算された電圧となる。電圧値を可変に設定可能なバイアス電源Ｅ１を、可変電流源２１のバイアス設定端子ＩＮ２に接続する。基準電圧ＶＲＥＦとグランドとの間に接続され、基準電圧ＶＲＥＦを分圧する抵抗素子Ｒ２１と可変抵抗素子Ｒ２２の分圧点Ｖ２Ａに、バイアス電源Ｅ１を強制的に印加するためである。このとき、可変電流源２１への基準電圧ＶＲＥＦの供給は遮断することが好ましい。例えば、基準電圧ＶＲＥＦから可変電流源２１への給電経路を遮断することにより実現することができる。また、可変電流源２１への基準電圧ＶＲＥＦの供給源を、定電流源１１への供給源とは別系統とすれば、可変電流源２１への基準電圧ＶＲＥＦの供給源を停止するが実現可能である。

抵抗素子Ｒ２１及び可変抵抗素子Ｒ２２の分圧点Ｖ２Ａに印加される電圧Ｖ２は、この場合、バイアス設定端子ＩＮ２から供給されるバイアス電源Ｅ１である。電圧Ｖ２は、演算増幅器ＯＰ２１の非反転入力端子に入力される。演算増幅器ＯＰ２１は、出力電圧ＶＰ１を、出力端子Ｎ２１からＮＭＯＳトランジスタＭ２１のゲートに出力する。

ＮＭＯＳトランジスタＭ２１は、出力電圧ＶＰ１がゲートに印加されることにより導通状態になる。電流Ｉ２が、ＮＭＯＳトランジスタＭ２１を介して抵抗素子Ｒ２３に流れ、抵抗素子Ｒ２３の一端に電圧が発生する。可変電流源２１では、この電圧が電圧Ｖ２と一致するように制御される。これにより、電流Ｉ２の電流値が決定される。電流Ｉ２は、電圧Ｖ２を抵抗素子Ｒ２３で除した電流値を有する。電流Ｉ２は、ＰＭＯＳトランジスタＭ３６に入力され、ＰＭＯＳトランジスタＭ３５から出力される。ＰＭＯＳトランジスタＭ３５、Ｍ３６がカレントミラー構成であるため、ＰＭＯＳトランジスタＭ３６に入力される電流Ｉ２と同じ電流Ｉ２がＰＭＯＳトランジスタＭ３５から出力される。

一方、定電流源１１においては、基準電圧ＶＲＥＦが、抵抗素子Ｒ１１〜Ｒ１３によって、分圧される。分圧された電圧Ｖ３は、演算増幅器ＯＰ１１の非反転入力端子に入力される。演算増幅器ＯＰ１１は、出力電圧ＶＰ２を、出力端子Ｎ１１からＮＭＯＳトランジスタＭ１１のゲートに出力する。出力電圧ＶＰ２は、ＮＭＯＳトランジスタＭ１１に流れる電流により、電圧Ｖ３と反転入力端子に入力される抵抗素子Ｒ１４の一端の電圧とが一致するようにＮＭＯＳトランジスタＭ１１の導通状態を制御する。可変電流源２１における制御と同様である。

これにより、電流Ｉ１の電流値が決定される。電流Ｉ１は、電圧Ｖ３を抵抗素子Ｒ１４で除した電流値を有する。電流Ｉ１は、ＰＭＯＳトランジスタＭ３１に入力され、ＰＭＯＳトランジスタＭ３２から出力される。ＰＭＯＳトランジスタＭ３１、Ｍ３２がカレントミラー構成であるため、ＰＭＯＳトランジスタＭ３１に入力される電流Ｉ１と同じ電流Ｉ１がＰＭＯＳトランジスタＭ３２から出力される。

定電流源１１から出力される電流Ｉ１、及び可変電流源２１から出力される電流Ｉ２は、それぞれ、ＰＭＯＳトランジスタＭ３２及びＭ３５から出力されるところ、ＮＭＯＳトランジスタＭ３３、Ｍ３４によりカレントミラーが構成されているため、電流Ｉ２はＮＭＯＳトランジスタＭ３３にも流れる。これにより、電流Ｉ１から電流Ｉ２を減じた差電流が調整電流Ｉ３として、抵抗素子Ｒ１の他端に流れる。電流Ｉ２に比して電流Ｉ１が大きな場合には、調整電流Ｉ３が抵抗素子Ｒ１を介して演算増幅器ＯＰ１に向かって流れる。負のオフセット電圧を相殺する正の相殺電圧ＶＲ１を抵抗素子Ｒ１に生成する。これによって、図５に図示するように、相殺電圧ＶＲ１に応じ、負のオフセット電圧の温度依存直線Ｌ５が、上方に平行移動し、オフセット電圧温度依存直線Ｌ６に調整される。オフセット電圧温度依存直線Ｌ６は、０Ｖを挟み、低温側では負の電圧を示し、高温側では正の電圧を示すように調整される。これに対し、電流Ｉ１に比して電流Ｉ２が大きな場合には、調整電流Ｉ３が演算増幅器ＯＰ１から抵抗素子Ｒ１を介して電流差分回路３１に向かって流れる。正のオフセット電圧を相殺する負の相殺電圧ＶＲ１を抵抗素子Ｒ１に生成する。

演算増幅器ＯＰ１は、低抵抗の出力抵抗を有しており、演算増幅器ＯＰ２は、高抵抗の入力抵抗を有している。このため、調整電流Ｉ３が演算増幅器ＯＰ２に分流してしまうことはなく、抵抗素子Ｒ１に確実に流れることとなる。また、抵抗素子Ｒ１を流れる調整電流Ｉ３により、演算増幅器ＯＰ１の出力電圧が変動してしまうこともない。入力端子ＩＮから出力端子ＯＵＴに至る信号経路に対して、調整電流Ｉ３による誤差が発生することはなく、信号経路に発生するオフセット電圧を確実に相殺することができる。

以上の関係を式に示すと以下の通りとなる。定電流源１１から出力される電流Ｉ１は、Ｉ１＝Ｖ３／Ｒ１４、可変電流源２１から出力される電流Ｉ２は、Ｉ２＝Ｖ２／Ｒ２３として演算される。相殺電圧は、ＶＲ１＝Ｒ１×Ｉ３である。ここで、調整電流Ｉ３は、Ｉ３＝Ｉ１−Ｉ２であるので、相殺電圧は、
ＶＲ１＝Ｒ１×（Ｉ１−Ｉ２）＝Ｖ３×Ｒ１／Ｒ１４−Ｖ２×Ｒ１／Ｒ２３・・・（１）
として演算される。抵抗素子Ｒ１、Ｒ１４、Ｒ２３は抵抗材及び構造が同じ抵抗素子により構成されるので、相対的な精度は良好に維持される。Ｒ１／Ｒ１４、Ｒ１／Ｒ２３の抵抗比の精度は確保される。電圧Ｖ３の精度が確保されれば、相殺電圧ＶＲ１は、バイアス電源Ｅ１から供給される電圧Ｖ２の１次関数となる。

式（１）から明らかなように、増幅回路１０の信号経路に加算される相殺電圧ＶＲ１は、電圧Ｖ２に対して負の傾きを有する１次関数である。図４の構成では、電圧計測手段４０により計測される計測電圧は、信号経路のオフセット電圧に相殺電圧ＶＲ１が加算された電圧である。信号経路におけるオフセット電圧は一定の電圧値であると考えられるので、オフセット電圧に式（１）の関係を有する相殺電圧ＶＲ１が加算される計測電圧は、図６に示すとおり、電圧Ｖ２に対して負の傾きを有することとなる。図６において、計測電圧が０Ｖとなる電圧Ｖ２が印加される条件が、信号経路のオフセット電圧が相殺される条件である。

図６に示す１次関数の関係は、２つの条件を求めれば特定することができる。バイアス電源Ｅ１から供給される電圧Ｖ２の設定可能範囲が０Ｖ〜１Ｖであり、前記設定可能範囲に設定される電圧Ｖ３を、前記設定可能範囲の中心電圧（０．５Ｖ）とした場合に、例えば、電圧Ｖ２を、電圧Ｖ３（０．５Ｖ）を挟んで上下対称な電圧（０．２Ｖ及び０．８Ｖ）とし、それぞれの電圧Ｖ２に対して計測電圧を取得することにより、電圧Ｖ２に対する計測電圧の関係を特定することができる。

特定された１次関数の関係から、計測電圧が０Ｖとなる電圧Ｖ２を求めることができる。求められた電圧Ｖ２をバイアス電源Ｅ１から供給して、増幅回路１０の信号経路におけるオフセット電圧が相殺されることを確認した上で、抵抗素子Ｒ２１及び可変抵抗素子Ｒ２２による基準電圧ＶＲＥＦの分圧値が電圧Ｖ２となるように、可変抵抗素子Ｒ２２を調整することにより、信号経路のオフセット電圧が相殺される。

可変抵抗素子Ｒ２２の調整は、図３に示すヒューズＦ１、Ｆ２を必要に応じて溶断することにより行なわれる。
本実施形態では、増幅回路１０における入力端子ＩＮと出力端子ＯＵＴとの間が信号経路の一例である。抵抗素子Ｒ１が信号経路に挿入された抵抗素子の一例である。定電流源１１、可変電流源２１、及び電流差分回路３１が電流供給部の一例を構成している。更に、定電流源１１が基準電流供給部の一例であり、可変電流源２１が可変電流供給部の一例であり、電流差分回路３１が電流演算部の一例である。

また、演算増幅器ＯＰ１、抵抗素子Ｒ２、Ｒ３で構成される非反転増幅器が第１回路の一例であり、演算増幅器ＯＰ２で構成されるボルテージフォロアーが、第２回路の一例である。

また、バイアス電源Ｅ１から供給される電圧Ｖ２が電流設定信号の一例であり、バイアス設定端子ＩＮ２が設定端子の一例である。

また、抵抗素子Ｒ１１〜Ｒ１３が第１分圧抵抗の一例であり、電圧Ｖ３が第１分圧電圧の一例である。電流Ｉ１が基準電流の一例である。また、抵抗素子Ｒ２１〜Ｒ２２が第２分圧抵抗の一例であり、このうち抵抗素子Ｒ２２が可変抵抗である。電圧Ｖ２が第２分圧電圧の一例である。そして、電流Ｉ２が可変電流の一例である。

続いて、オフセット電圧が温度によって変動する、いわゆる温度ドリフトを有する場合の、オフセット電圧の相殺方法について説明する。

信号経路の温度ドリフトを相殺するためには、抵抗素子Ｒ１に流れる調整電流Ｉ３の温度ドリフトを、絶対値が等しく逆極性の温度係数とし、相殺電圧ＶＲ１に、同じ温度ドリフトを持たせればよい。図５に図示するように、信号経路の温度ドリフトを表すオフセット電圧温度依存直線Ｌ６が正の温度係数である場合には、一点鎖線で示すように、調整電流Ｉ３の温度ドリフトを、負の温度係数とする。これにより、太線で示すように、オフセット電圧の温度ドリフトが相殺される。

所望の温度ドリフトを相殺電圧ＶＲ１に与えるためは、式（１）から明らかなように、電圧Ｖ３に同じ温度ドリフトを与える必要がある。これは、電圧Ｖ３以外は、略一定値に維持されるためである。すなわち、抵抗素子Ｒ１、Ｒ１４、Ｒ２３は、共に負の温度係数を有する高抵抗のポリシリコン抵抗で構成されているため、式（１）における抵抗比Ｒ１／Ｒ１４、Ｒ１／Ｒ２３は温度変化に対して略一定値に維持される。また、図６の１次関数により電圧Ｖ２が決定され可変抵抗素子Ｒ２２が調整された後は、可変電流源２１で生成される電圧Ｖ２の電圧値は、Ｖ２＝ＶＲＥＦ×Ｒ２２／（Ｒ２１＋Ｒ２２）で設定されるところ、抵抗素子Ｒ２１及び可変抵抗素子Ｒ２２も、共に負の温度係数を有する高抵抗のポリシリコン抵抗で構成されているため、電圧Ｖ２は温度変化に対して略一定値に維持される。

電圧Ｖ３は、定電流源１１において、基準電圧ＶＲＥＦの抵抗素子Ｒ１１〜Ｒ１３による分圧値として、Ｖ３＝ＶＲＥＦ×（Ｒ１２＋Ｒ１３）／（Ｒ１１＋Ｒ１２＋Ｒ１３）で得られる。電圧Ｖ３が所望の温度ドリフトを有するために、抵抗素子Ｒ１１、Ｒ１２が負の温度係数を有する高抵抗のポリシリコン抵抗で構成され、抵抗素子Ｒ１３が正の温度係数を有する低抵抗のポリシリコン抵抗で構成される。

電圧Ｖ３に付与すべき温度ドリフトは、抵抗素子Ｒ２１、Ｒ２２の抵抗比、基準電圧ＶＲＥＦの電圧値、抵抗素子Ｒ１４、Ｒ２３と抵抗素子Ｒ１との抵抗比、抵抗素子Ｒ１１〜Ｒ１３のそれぞれの抵抗値、高抵抗のポリシリコン抵抗の温度係数と低抵抗のポリシリコン抵抗の温度係数との係数値の関係、また、それぞれの温度係数の温度変化に対する線形性あるいは非線形性の程度などの諸要素により決定される。回路シミュレーション等に合わせこみにより調整される。

ここで、抵抗素子Ｒ１１、Ｒ１２が第１抵抗素子の一例であり、抵抗素子Ｒ１３が第２抵抗素子の一例である。抵抗素子Ｒ２１、Ｒ２２が第３抵抗素子の一例である。また、抵抗素子Ｒ１１と抵抗素子Ｒ１２との接続点が、第１分圧抵抗の出力端子である。

本実施形態の増幅回路１０によれば、信号経路のオフセット電圧を相殺するため、抵抗素子Ｒ１に対して、定電流源１１から出力される電流Ｉ１と可変電流源２１から出力される電流Ｉ２との差分を、電流差分回路３１から調整電流Ｉ３として供給するので、信号経路に備えられる個々のオペアンプやその他の回路要素に対してオフセット電圧を相殺する場合に比して、信号経路全体のオフセット電圧の相殺を、簡便にかつ省面積で実現することができる。

本実施形態の増幅回路１０においては、図４に図示するように、抵抗素子Ｒ１は、一端が演算増幅器ＯＰ１の出力端子Ｎ１に接続され、他端が演算増幅器ＯＰ２の非反転入力端子に接続されている。出力端子Ｎ１は低い出力抵抗を有しており、演算増幅器ＯＰ２の非反転入力端子は高い入力抵抗を有している。したがって、調整電流Ｉ３が演算増幅器ＯＰ２の非反転入力端子に分流してしまうことはなく、調整電流Ｉ３を、確実に抵抗素子Ｒ１に流すことができる。また、抵抗素子Ｒ１に流れる調整電流Ｉ３は、充分な余裕を持って演算増幅器ＯＰ１に吸収されるので、調整電流Ｉ３により出力端子Ｎ１の電圧が変動してしまうことはない。

本実施形態のように、あらかじめオペアンプを多段接続して構成される回路において、信号経路のオフセット電圧を相殺するため、前記多段接続された任意のオペアンプ同士の間に、抵抗素子Ｒ１を接続し、この抵抗素子Ｒ１に調整電流Ｉ３を供給して相殺電圧ＶＲ１を生成することができる。このため、あらかじめ構成された回路に大幅に変更を加えることなく、オペアンプ同士の間に、抵抗素子Ｒ１及び定電流源１１、可変電流源２１、電流差分回路３１を接続し、信号経路のオフセット電圧を相殺することができる。

本実施形態の増幅回路１０では、図４に図示するように、電流差分回路３１が、電流Ｉ１から電流Ｉ２を減算して調整電流Ｉ３を供給することができる。信号経路のオフセット電圧を相殺するために、オフセット電圧の大きさに対応させて、可変電流源２１から出力される電流Ｉ２を調整して調整電流Ｉ３を調整することができる。

本実施形態では、可変電流源２１がバイアス設定端子ＩＮ２を備え、外部からバイアス電源Ｅ１によって電圧Ｖ２を印加することができる。バイアス電源Ｅ１の設定に応じてオフセット電圧を適宜相殺するように電圧Ｖ２を調整することができる。

本実施形態では、定電流源１１の分圧抵抗が、抵抗素子Ｒ１１及びＲ１２で構成される場合、抵抗素子Ｒ１１、Ｒ１２と、可変電流源２１の抵抗素子Ｒ２１、Ｒ２２の抵抗値における相対精度が確保されるので、それぞれの分圧比を略一定の値に維持することができる。

本実施形態では、可変電流源２１が可変抵抗素子Ｒ２２を備えるから、電圧Ｖ２を、可変抵抗素子Ｒ２２の抵抗値を変更することにより調整することができる。

本実施形態では、定電流源１１において、負の温度係数を有する抵抗素子Ｒ１１、Ｒ１２に加えて、正の温度係数を有する抵抗素子Ｒ１３を備えて、基準電圧ＶＲＥＦを分圧するので、信号経路のオフセット電圧における温度ドリフトを相殺することができる。

尚、本発明は上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。
例えば、図７に図示するように、定電流源１１が、正の温度係数を有する抵抗素子Ｒ１１の一端を、基準電圧ＶＲＥＦに接続し、抵抗素子Ｒ１１の他端を、負の温度係数を有する抵抗素子Ｒ１３Ａの一端に接続して構成したものであってもよい。これにより、正の温度係数を有する抵抗素子Ｒ１１と負の温度係数を有する抵抗素子Ｒ１３Ａとにより、電圧Ｖ３における温度係数を調整することができる。また、定電流源１１において、抵抗素子Ｒ１１、Ｒ１２と抵抗素子Ｒ１３、または抵抗素子Ｒ１１と抵抗素子Ｒ１３Ａとの温度係数を逆の極性としてもよい。すなわち、抵抗素子Ｒ１１、Ｒ１２が正の温度係数を有し、抵抗素子Ｒ１３が負の温度係数を有する構成、または抵抗素子Ｒ１１が負の温度係数を有し、抵抗素子Ｒ１３Ａが正の温度係数を有する構成とすることもできる。

また、可変電流源２１における、可変抵抗素子Ｒ２２に代えて、または可変抵抗素子Ｒ２２と共に、抵抗素子Ｒ２１を可変抵抗素子によって構成したものであってもよい。これにより、分圧比をより柔軟に可変とすることがき、電流Ｉ２の調整範囲を広げることができる。また、定電流源１１は、抵抗素子Ｒ１２、Ｒ１３の少なくともいずれか一方を、可変抵抗素子によって構成したものであってもよい。これにより、電圧Ｖ３を変更することができ、電流Ｉ１を可変とすることができる。

本発明の実施形態に係る増幅回路の概略構成図である。 図１の増幅回路の詳細構成図である。 図１の増幅回路が備える可変抵抗素子の概略構成図である。 図１の増幅回路において、オフセット電圧を測定するときの回路図である。 温度とオフセット電圧との関係を示すグラフである。 図４において、電圧Ｖ２と計測電圧との関係を示すグラフである。 他の実施形態に係る定電流源の一部の構成を示す図である。

符号の説明

１０ 増幅回路
１１ 定電流源
２１ 可変電流源
３１ 電流差分回路
Ｅ１ バイアス電源
ＯＰ１、ＯＰ２ 演算増幅器
Ｉ１、Ｉ２ 電流
Ｉ３ 調整電流
ＩＮ 入力端子
ＩＮ２ バイアス設定端子
ＯＵＴ 出力端子
Ｒ１ 抵抗素子

Claims (9)

1. 信号経路を伝播する信号に付与されるオフセット電圧を調整するオフセット電圧調整回路において、
   前記信号経路に挿入された抵抗素子と、
   前記抵抗素子の端子間に前記オフセット電圧を調整する電圧を生成する調整電流を供給する電流供給部と、
   を備えることを特徴とするオフセット電圧調整回路。
2. 前記信号経路は、第１回路と、前記第１回路の出力抵抗値よりも抵抗値が高い入力抵抗値を有する第２回路と、を備え、前記抵抗素子は前記第１回路と前記第２回路との間に挿入され、前記電流供給部は前記抵抗素子と前記第２回路との接続点に接続されることを特徴とする請求項１に記載のオフセット電圧調整回路。
3. 前記第１回路及び前記第２回路は、オペアンプを含んで構成されることを特徴とする請求項２に記載のオフセット電圧調整回路。
4. 前記電流供給部は、電流値が一定である基準電流を供給する基準電流供給部と、電流値が可変に設定可能な可変電流を供給する可変電流供給部と、前記基準電流に前記可変電流を加算もしくは減算して前記調整電流を出力する電流演算部と、を備えることを特徴とする請求項１又は請求項２に記載のオフセット電圧調整回路。
5. 前記可変電流供給部は、前記可変電流の電流値を設定する電流設定信号が入力される設定端子を備えることを特徴とする請求項４に記載のオフセット電圧調整回路。
6. 前記基準電流供給部は、基準電圧を分圧した第１分圧電圧を出力する第１分圧抵抗を備え、
   前記可変電流供給部は、前記第１分圧抵抗を構成する抵抗素子との相対精度が確保された抵抗素子を備えて構成され、前記基準電圧を分圧した第２分圧電圧を出力する第２分圧抵抗を備え、
   前記第１分圧電圧に応じて前記基準電流が設定されると共に、前記第２分圧電圧に応じて前記可変電流が設定されることを特徴とする請求項４又は請求項５に記載のオフセット電圧調整回路。
7. 前記第２分圧抵抗を構成する抵抗素子の少なくとも一部は、可変抵抗であることを特徴とする請求項６に記載のオフセット電圧調整回路。
8. 前記第１分圧抵抗を構成する抵抗素子の少なくとも一部は、正の温度係数を有する第１抵抗素子と、負の温度係数を有する第２抵抗素子とであり、
   前記第２分圧抵抗を構成する抵抗素子は、前記第１もしくは前記第２抵抗素子のいずれか一方と同様の温度係数を有する第３抵抗素子であることを特徴とする請求項６に記載のオフセット電圧調整回路。
9. 前記第１分圧抵抗では、
   前記第１もしくは第２抵抗素子のいずれか一方は、前記第１分圧抵抗の出力端子から両側の抵抗列に備えられ、
   前記第１もしくは第２抵抗素子のいずれか他方は、前記第１分圧抵抗の出力端子からいずれか一側の抵抗列に備えられることを特徴とする請求項８に記載のオフセット電圧調整回路。

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