WO2020105086A1 - オフセット補正回路 - Google Patents

オフセット補正回路

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WO2020105086A1
WO2020105086A1 PCT/JP2018/042654 JP2018042654W WO2020105086A1 WO 2020105086 A1 WO2020105086 A1 WO 2020105086A1 JP 2018042654 W JP2018042654 W JP 2018042654W WO 2020105086 A1 WO2020105086 A1 WO 2020105086A1
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correction
correction voltage
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友和 小島
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三菱電機株式会社
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Definitions

  • the present invention relates to an offset correction circuit.
  • Patent Document 1 discloses an amplification including a differential pair transistor and an active load transistor connected to each differential pair transistor. In the circuit, a configuration is described in which a plurality of offset correction current sources and a plurality of offset correction switches are further connected in parallel with each active load transistor.
  • each offset correction current is formed by a current source having a stable current value with respect to temperature and a resistance element having a stable resistance value with respect to temperature, that is, a current source and a resistance element having no temperature dependence. By configuring the source, it is possible to suppress the temperature drift and correct the offset voltage.
  • the present invention has been made in order to solve such a problem, and an object of the present invention is to allow the use of an element having temperature dependence and to provide a correction function of an offset voltage in which a temperature drift is suppressed.
  • An offset correction circuit having the same is provided.
  • the offset correction circuit includes a first correction voltage generation circuit and a second correction voltage generation circuit.
  • the first correction voltage generation circuit outputs a positive or negative first correction voltage for correcting the input voltage.
  • the second correction voltage generation circuit outputs the second correction voltage according to the first correction voltage.
  • the second correction voltage has the same polarity as the first correction voltage, and has a second temperature coefficient having a polarity opposite to the first temperature coefficient of the first correction voltage.
  • the element having the temperature dependence is used. Even if the first and second correction voltage generating circuits are configured, the offset voltage correction in which the temperature drift is suppressed by suppressing the variation of the sum of the first correction voltage and the second correction voltage with respect to the temperature change Function can be realized.
  • FIG. 3 is a block diagram illustrating a configuration example of an operational amplifier to which the offset correction circuit according to the first embodiment is applied.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a first correction voltage generation circuit shown in FIG. 2.
  • FIG. 4 is an equivalent circuit diagram of the first correction voltage generation circuit shown in FIG. 3.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a second correction voltage generation circuit and an output stage shown in FIG. 2.
  • 6 is a table illustrating operating states of first and second correction voltage generation circuits. 6 is a first chart illustrating an example of an offset voltage correction operation.
  • FIG. 6 is a second diagram illustrating an example of an offset voltage correction operation. It is a conceptual diagram explaining the temperature characteristic of the 1st and 2nd correction voltage by the 1st and 2nd correction voltage generation circuit. 5 is a conceptual diagram showing an output voltage characteristic of an operational amplifier to which the offset correction circuit according to the first embodiment is applied.
  • FIG. 6 is a circuit diagram illustrating a first configuration example of a current source according to a modification of the first embodiment.
  • FIG. FIG. 7 is a circuit diagram illustrating a second configuration example of the current source according to the modified example of the first embodiment.
  • FIG. 6 is a block diagram illustrating a configuration example of an operational amplifier to which the offset correction circuit according to the second embodiment is applied.
  • FIG. 14 is a circuit diagram illustrating a configuration example of the temperature detection circuit shown in FIG. 13.
  • FIG. 15 is a conceptual diagram illustrating an operation of the temperature detection circuit shown in FIG. 14.
  • 9 is a flowchart illustrating a processing procedure for predetermining a pattern of a control signal for offset correction in an operational amplifier to which the offset correction circuit according to the second embodiment is applied.
  • 6 is a flowchart illustrating a control signal setting process for offset correction during operation of an operational amplifier to which the offset correction circuit according to the second embodiment is applied.
  • FIG. 9 is a conceptual diagram illustrating an operation example of the offset correction circuit according to the second embodiment.
  • 9 is a conceptual diagram showing an output voltage characteristic of an operational amplifier to which the offset correction circuit according to the second embodiment is applied.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a second correction voltage generation circuit according to the third embodiment.
  • 6 is a conceptual graph for explaining the non-linear temperature dependence of a resistance element and its compensation. 6 is a conceptual graph for explaining resistance value variation and its compensation in a high temperature region when a diffusion resistance on a semiconductor substrate is used as a resistance element.
  • FIG. 7 is a first circuit diagram illustrating a further modification of the current source according to the modification of the first embodiment.
  • FIG. 7 is a second circuit diagram illustrating a further modification of the current source according to the modification of the first embodiment.
  • FIG. 1 is a schematic block diagram illustrating an overall configuration example of a system in which an operational amplifier to which the offset correction circuit according to the present embodiment is applied is used as a sensor interface.
  • the system shown in FIG. 1 includes an operational amplifier 100, a sensor 500, an ADC (Analog to Digital Converter) 600, and a digital signal processing circuit 700.
  • ADC Analog to Digital Converter
  • the sensor 500 is, for example, a temperature sensor, a displacement sensor, or the like, and outputs a voltage value (sensor voltage value) that changes according to a physical quantity such as temperature or displacement of the measurement target.
  • the operational amplifier 100 receives the sensor voltage value from the sensor 500 as the input voltage VIN at the first input terminal and also receives the reference voltage VRIN at the second input terminal.
  • the operational amplifier 100 operates as a differential amplifier and outputs the output voltage VOUT obtained by amplifying the power difference between the input voltage VIN and the reference voltage VRIN to the output terminal.
  • the operational amplifier 100 can output the sensor voltage value as the output voltage VOUT by operating as a so-called voltage follower circuit in which the output terminal and the second input terminal are connected.
  • the ADC 600 samples the output voltage VOUT (analog voltage) of the operational amplifier 100 and performs digital conversion.
  • the digital signal processing circuit 700 executes a predetermined arithmetic process on the digital signal obtained by the ADC 600. As a result, in the system shown in FIG. 1, it is possible to control the device and the like using the detection value of the sensor 500.
  • the offset correction circuit according to the present embodiment is applied to the operational amplifier 100.
  • FIG. 2 is a block diagram illustrating a configuration example of an operational amplifier to which the offset correction circuit according to the first embodiment is applied.
  • operational amplifier 100 includes a first correction voltage generation circuit 110, a second correction voltage generation circuit 120, an output stage 150, and a controller 160.
  • the controller 160 outputs control signals B11 to B14 and B21 to B24 to the first correction voltage generating circuit 110.
  • the controller 160 outputs the control signals BP0 to BP3 and BN0 to BN3 to the second correction voltage generating circuit 120.
  • control signals B11 to B14, B21 to B24 and BP0 to BP3, BN0 to BN3 are preset and stored in the controller 160. Note that the controller 160 does not have to be configured integrally with the operational amplifier 100. That is, the control signals B11 to B14, B21 to B24 and BP0 to BP3, BN0 to BN3 can be input from the outside of the operational amplifier 100.
  • V1 VIN + ⁇ V1
  • the offset correction voltage ⁇ V1 can be adjusted to either a positive voltage ( ⁇ V1> 0) or a negative voltage ( ⁇ V1 ⁇ 0) by the control signals B11 to B14 and B21 to B24. .. That is, the control signals B11 to B14 and B21 to B24 correspond to one example of the "first control signal".
  • the second correction voltage generation circuit 120 adds the offset correction voltage ⁇ V2 controlled by the control signals BN0 to BN3 and BP0 to BP3 to the first voltage V1 from the first correction voltage generation circuit 110.
  • the offset correction voltage ⁇ V2 can be adjusted to both the positive voltage ( ⁇ V2> 0) and the negative voltage ( ⁇ V2 ⁇ 0). That is, the control signals BN0 to BN3 and BP0 to BP3 correspond to an example of the "second control signal".
  • the second correction voltage generation circuit 120 outputs to the output stage 150 a voltage Vamp obtained by amplifying the power difference between the second voltage V2 and the reference voltage VRIN (FIG. 1).
  • the output stage 150 generates the output voltage VOUT according to the voltage Vamp output from the second correction voltage generation circuit 120.
  • the output voltage VOUT is input to the ADC 600 shown in FIG.
  • FIG. 3 is a circuit diagram illustrating a configuration example of the first correction voltage generation circuit 110.
  • first correction voltage generating circuit 110 includes current sources 111 to 113, a plurality of transistors TP11 to TP14 connected in parallel, and a switch SP11 arranged in each of a plurality of transistors TP11 to TP14.
  • a plurality of transistors TP21 to TP24 connected in parallel, and switches SP21 to SP24 arranged in each of the plurality of transistors TP21 to TP24.
  • the current source 111 is connected between the power supply node Np that supplies the power supply voltage VDDA and the node N11, and outputs the constant current Ibias11.
  • the plurality of transistors TP11 to TP14 are p-type field effect transistors and are connected in parallel between the nodes N11 and N12.
  • Current source 112 is connected between node N12 and reference voltage node Ng, and outputs constant current Ibias12.
  • the reference voltage node Ng supplies, for example, the ground voltage GNDA.
  • the plurality of transistors TP21 to TP24 are configured by p-type field effect transistors and are connected in parallel between the node N11 and the node N13 to which the first voltage V1 is output.
  • the current source 113 is connected between the node N13 and the reference voltage node Ng, and outputs the constant current Ibias13.
  • the gates of the plurality of transistors TP11 to TP14 are connected to the node N10 to which the input voltage VIN is input and the power supply node Np via the switches SP11 to SP14 controlled by the control signals B11 to B14. Therefore, the input voltage VIN or the power supply voltage VDDA is input to the gates of the transistors TP11 to TP14 according to the control signals B11 to B14.
  • Each of the transistors TP11 to TP14 is biased so as to operate in the subthreshold region.
  • the gates of the plurality of transistors TP21 to TP24 are connected to the node N13 and the power supply node Np via the switches SP21 to SP24 controlled by the control signals B21 to B24. Therefore, the gates of the transistors TP11 to TP14 receive the power supply voltage VDDA or are connected to the node N13 according to the control signals B21 to B24. Each of the transistors TP21 to TP24 is also biased so as to operate in the subthreshold region.
  • the transistor having the gate to which the power supply voltage VDDA is input cannot form a current path between the node N11 and the node N12 or the node N13. Therefore, the plurality of transistors TP11 to TP14 can form the transistor TP1 whose transistor size is variably controlled by the control signals B11 to B14. Similarly, the plurality of transistors TP21 to TP24 can constitute the transistor TP2 whose transistor size is variably controlled by the control signals B21 to B24.
  • the number of transistors connected in parallel to form the transistors TP1 and TP2 is four in FIG. 3, but may be any number.
  • FIG. 4 shows an equivalent circuit diagram of the first correction voltage generation circuit 110 using the transistors TP1 and TP2.
  • IDS I0 ⁇ M ⁇ exp ((VGS-Vth) / ( ⁇ ⁇ VT)) (2)
  • I0 is a constant determined from process information such as transistor mobility and gate oxide film thickness
  • M is a transistor size
  • Vth is a threshold voltage of the transistor
  • VT is a thermal threshold.
  • Is a voltage
  • ⁇ is a subthreshold constant determined from the process value.
  • VT k ⁇ T / q (k: Boltzmann coefficient, q: electron charge amount).
  • VGS ⁇ ⁇ VT ⁇ ln (IDS / (I0 ⁇ M)) + Vth (3)
  • VGS1 of the transistor TP1 and VGS2 of the transistor TP2 are represented by the following Expressions (4) and (5), respectively.
  • VGS1 ⁇ ⁇ VT ⁇ ln (IDS / (I0 ⁇ k1 ⁇ (W / L)) + Vth ...
  • VGS2 ⁇ ⁇ VT ⁇ ln (IDS / (I0 ⁇ k2 ⁇ (W / L)) + Vth ... (5)
  • the IDSs in the equations (4) and (5) are equal to each other.
  • (VGS1 ⁇ VGS2) ⁇ ⁇ VT ⁇ ln (k2 / k1).
  • V1 VIN + ⁇ ⁇ VT ⁇ ln (k2 / k1) (6)
  • the correction voltage ⁇ V1 by the first correction voltage generating circuit 110 is expressed by the following expression (7).
  • ⁇ V1 ⁇ ⁇ (k ⁇ T / q) ⁇ ln (k2 / k1) (7)
  • the input voltage VIN can be adjusted to any of a positive value, a negative value, and zero by a combination of the control signals B11 to B14 and B21 to B24.
  • the correction voltage ⁇ V1 can be added to output the first voltage V1.
  • the temperature dependence of the correction voltage ⁇ V1 by the first correction voltage generation circuit 110 is expressed by the following expression (8) obtained by differentiating the expression (7) by the temperature (absolute temperature) T, and the temperature of the first correction voltage ⁇ 1 Indicated by the coefficient.
  • the transistor TP1 corresponds to one example of the “first field effect transistor”
  • the transistor TP2 corresponds to one example of the “second field effect transistor”
  • the current sources 111 to 113 Corresponds to an example of “first current source group”.
  • the switches SP11 to SP14 and SP21 to SP24 arranged corresponding to the plurality of parallel-connected transistors forming the transistors TP1 and TP2 correspond to an embodiment of the “transistor size ratio control mechanism”.
  • FIG. 5 is a circuit diagram illustrating a configuration example of the second correction voltage generation circuit 120 and the output stage 150.
  • the second correction voltage generation circuit 120 includes current sources 121 to 123, variable resistors 125P and 125N, and transistors TPP and TPN.
  • the transistors TPP and TPN are assumed to operate in the subthreshold region or the saturation region.
  • the current source 121 is connected between the power supply node Np that supplies the power supply voltage VDDA and the node N21, and outputs the constant current Ibias11.
  • the variable resistor 125P is connected between the node N21 and the node N24.
  • the transistor TPP is formed of a p-type field effect transistor and is connected between the node N24 and the node N22.
  • the variable resistor 125N is connected between the node N21 and the node N25.
  • the transistor TPN is composed of a p-type field effect transistor and is connected between the node N25 and the node N23.
  • the current source 122 is connected between the node N22 and the reference voltage node Ng, and outputs the constant current Ibias22.
  • the current source 123 is connected between the node N23 and the reference voltage node Ng and outputs the constant current Ibias23.
  • the variable resistor 125P has a plurality of resistance elements RP0 to RP3 connected in series between the node N24 and the node N21, and bypass switches SWP0 to SWP3 connected in parallel with each of the plurality of resistance elements RP0 to RP3. ..
  • the electric resistance values of the resistance elements RP0 to RP3 will also be expressed as RP0 to RP3, respectively.
  • the bypass switches SWP0 to SWP3 are opened and closed according to the control signals BP0 to BP3. Therefore, the electric resistance value Rp between the node N24 and the node N21 by the variable resistor 125P is controlled by the control signals BP0 to BP3.
  • variable resistor 125N includes a plurality of resistance elements RN0 to RN3 connected in series between the node N21 and the node N25, and bypass switches SWN0 to SWN3 connected in parallel to the plurality of resistance elements RN0 to RN3, respectively.
  • the electric resistance values of the resistance elements RN0 to RN3 are also expressed as RN0 to RN3.
  • the bypass switches SWN0 to SWN3 are opened / closed according to the control signals BN0 to BN3. Therefore, the electric resistance value Rn between the node N25 and the node N21 by the variable resistor 125N is controlled by the control signals BN0 to BN3.
  • the first voltage V1 from the first correction voltage generation circuit 110 is input to the gate of the transistor TPP.
  • the reference voltage VRIN input to the operational amplifier 100 is input to the gate of the transistor TPN. Therefore, a voltage obtained by differentially amplifying the voltage difference between the first voltage V1 and the reference voltage VRIN is output to the node N22.
  • the plurality of resistance elements RP0 to RP3 included in the variable resistor 125P are configured by resistance elements having a negative temperature coefficient.
  • a semiconductor-based material such as a non-silicide P-type polysilicon resistor or a non-silicide N-type polysilicon resistor, or a non-silicide P-type resistor having a large negative temperature coefficient is used.
  • a resistance element having a negative temperature coefficient can be formed by using polysilicon high resistance, non-silicide N-type polysilicon high resistance, or the like, and also by a combination thereof.
  • the plurality of resistance elements RN0 to RN3 included in the variable resistor 125N are composed of resistance elements having a positive temperature coefficient.
  • a metal-based material such as poly resistance (POLY resistance), P + diffusion resistance, N + diffusion resistance, or the like is used, and further, a combination thereof is used to form a resistance element having a positive temperature coefficient.
  • a resistance element having a positive temperature coefficient can be formed by combining a resistor having a large positive temperature coefficient and a resistor having a small negative temperature coefficient.
  • it is possible to form a resistance element having a negative temperature coefficient by combining a resistance having a large negative temperature coefficient and a resistance having a small positive temperature coefficient.
  • the bypass switches SWN0 to SWN3 are all turned on (closed), while the bypass switches SWP0 to SWP3 are turned on.
  • Rp> Rn By turning off (opening) at least a part of Rp, Rp> Rn can be satisfied.
  • at least a part of resistance elements RP0 to RP3 having a negative temperature coefficient is included in the current path, while resistance elements RN0 to RN3 having a positive temperature coefficient are not included in the current path.
  • the electrical resistance value Rp of the variable resistor 125P decreases as the temperature rises, and ⁇ V2 also decreases. That is, the temperature coefficient of ⁇ V2 can be “negative”.
  • the number of resistance elements for configuring the variable resistors 125P and 125N is four, but the variable resistors 125P and 125N may be configured by any plurality of resistance elements. It is possible.
  • the output stage 150 has transistors 151 and 152 and a capacitor 153.
  • the transistor 151 is formed of a P-type field effect transistor and is connected between the power supply node Np and the output node No of the operational amplifier 100.
  • the transistor 151 outputs a constant current when a constant bias voltage Vbias is input to its gate.
  • the transistor 152 is composed of an N-type field effect transistor and is connected between the output node No and the reference voltage node Ng.
  • the capacitor 153 is connected between the output node No and the gate of the transistor 152.
  • the gate of the transistor 152 is connected to the node N22 of the second correction voltage generation circuit 120.
  • the output node No becomes a voltage (Vamp) obtained by differentially amplifying the voltage obtained by adding the first correction voltage ⁇ V1 and the second correction voltage ⁇ V2 to the input voltage VIN and the reference voltage VRIN.
  • VOUT VIN + ⁇ V1 + ⁇ V2.
  • the transistor TPP corresponds to an example of the “third field effect transistor”
  • the transistor TPN corresponds to an example of the “fourth field effect transistor”
  • the variable resistor 125P is the “first”.
  • the variable resistor 125N corresponds to one example of the "second variable resistor”.
  • the node N21 corresponds to an example of the "first node”
  • the node N22 corresponds to an example of the "second node”
  • the node N23 corresponds to an example of the "third node”.
  • the current sources 121 to 123 correspond to one example of the “second current source group”.
  • the plurality of bypass switches SWP0 to SWP3 and SWN0 to SWN3 respectively arranged in the plurality of resistance elements forming the variable resistors 125P and 125N correspond to one embodiment of the “electrical resistance difference variable mechanism”.
  • FIG. 6 shows a chart for explaining the operating states of the first and second correction voltage generating circuits.
  • the first correction voltage ⁇ V1 by the first correction voltage generation circuit 110 and the second correction voltage ⁇ V2 have the same polarity (positive / negative). Then, the control signals BN0 to BN3 and BP0 to BP3 are set.
  • the positive / negative of the first correction voltage ⁇ V1 and the polarity (positive / negative) of the temperature coefficient thereof are the same, and the second correction voltage generation circuit 110 At 120, the positive / negative of the second correction voltage ⁇ V2 and the positive / negative of its temperature dependence are opposite.
  • the temperature coefficient of ⁇ V1 and the temperature coefficient of ⁇ V2 have opposite polarities both when ⁇ V1 and ⁇ V2 are positive and when ⁇ V1 and ⁇ V2 are negative.
  • the temperature coefficient of ⁇ V1 corresponds to the “first temperature coefficient”
  • the temperature coefficient of ⁇ V2 corresponds to the “second temperature coefficient”.
  • FIG. 7 shows a chart for explaining the operation of the first correction voltage generation circuit 110 and the second correction voltage generation circuit 120 when the offset voltage is negative (Voffset ⁇ 0).
  • the input voltage VIN is input to the gates of the transistors TP11 to the transistors TP11 to TP14, while the power supply voltage VDDA is input to the gates of the transistors TP12 to TP14.
  • the control signals B11 to B14 are set.
  • the control signals B21 to B24 are set so that the gates of the transistors TP21 to TP24 are connected to the node N13.
  • the temperature coefficient [ ⁇ / deg] of the resistance element RP0 through which the current passes is determined.
  • the temperature coefficient of ⁇ V2 that depends on the average value of the temperature coefficients of the resistance elements RP0 and RP1 through which the current passes is ⁇ 400 ⁇ [V / Deg]
  • the temperature coefficient [ ⁇ / deg] of the resistance element RP1 is determined in consideration of the temperature coefficient of the resistance element RP0.
  • the temperature coefficient of ⁇ V2 which depends on the average value of the temperature coefficients of the resistance elements RP0 to RP2 through which the current passes, is ⁇ 600 ⁇ [V / [deg.]
  • the temperature coefficient [ ⁇ / deg] of the resistance element RP2 is further determined in consideration of the temperature coefficients of the resistance elements RP0 and RP1.
  • ⁇ V2 0.
  • FIG. 8 shows a chart for explaining the operation of the first correction voltage generation circuit 110 and the second correction voltage generation circuit 120 when the offset voltage is positive (Voffset> 0).
  • the control signals B11 to B14 and B21 to B24 are set so that the W / L of the transistor TP2 is 1000 and the W / L of the transistor TP1 is 1025.
  • the temperature coefficient of the first correction voltage ⁇ V1 and the temperature coefficient of the second correction voltage ⁇ V2 have the same absolute value and have the same polarity. It is controlled to be the opposite.
  • the characteristics of the first and second correction voltages ⁇ V1 and ⁇ V2 have temperature characteristics as shown in FIG. FIG. 9 shows an example when the offset voltage Voffset ⁇ 0 and the first correction voltage ⁇ V1 and the second correction voltage ⁇ V2 are positive.
  • B11 to B14, B21 to B24, and the control signals BP0 to BP3 and BN0 to BN3 of the second correction voltage generating circuit 120 are set.
  • the first correction voltage ⁇ V1 and the second correction voltage ⁇ V2 are The temperature coefficient changes according to the temperature coefficient [V / deg] described above.
  • the temperature coefficient of the first correction voltage ⁇ V1 and the temperature coefficient of the second correction voltage ⁇ V2 have the same absolute value and opposite polarities. Therefore, the total correction voltage ( ⁇ V1 + ⁇ V2) is maintained constant with respect to the temperature change by offsetting the change amount of the first correction voltage ⁇ V1 and the change amount of the second correction voltage ⁇ V2 due to the temperature change. can do.
  • FIG. 10 is a conceptual diagram showing the output voltage characteristic of the operational amplifier to which the offset correction circuit according to the first embodiment is applied.
  • a relatively small offset voltage Voffset existing in operational amplifier 100 is corrected by the total correction voltage ( ⁇ V1 + ⁇ V2) shown in FIG.
  • ⁇ V1 + ⁇ V2 the total correction voltage shown in FIG.
  • the temperature coefficient of the first correction voltage ⁇ V1 by the first correction voltage generation circuit 110 and the temperature coefficient of the second correction voltage ⁇ V2 by the second correction voltage generation circuit 120 have opposite polarities. Even if the first correction voltage generation circuit 110 and the second correction voltage generation circuit 120 are configured using elements having temperature dependence, the offset that suppresses the temperature drift is suppressed by suppressing the fluctuation of ⁇ V1 + ⁇ V2 with respect to the temperature change. A correction function can be realized.
  • FIG. 11 is a circuit diagram illustrating a first configuration example of the current source according to the modification of the first embodiment.
  • current source 121 has transistors TP15, TP16, TN15, TN16, and bias resistance element Rbias.
  • the electric resistance value (bias resistance value) of the bias resistance element Rbias is also expressed as Rbias.
  • Each of the transistors TP15 and TP16 is composed of a p-type field effect transistor.
  • the transistor TP15 is connected between the power supply node Np and the node N15.
  • the transistor TP16 is connected between the power supply node Np and the node N16.
  • the gates of the transistors TP15 and TP16 are commonly connected to the node N15.
  • Each of the transistors TN15 and TN16 is composed of an n-type field effect transistor.
  • the transistor TN15 and the resistance element Rbias are connected in series between the node N15 and the node N21 (FIG. 5).
  • the transistor TN16 is connected between the node N16 and the node N17, and the bias resistance element Rbias is connected between the node N17 and the reference voltage node Ng (GNDA).
  • the gate of the transistor TN15 is connected to the node N16, and the gate of the transistor TN16 is connected to the node N17.
  • the output current Ibias21 of the current source 121 of FIG. 11 is proportional to (VB1 / Rbias) indicated by the voltage VB1 of the node N17 and the bias resistance value Rbias.
  • the current source 121x shown in FIG. 23 has a bias resistance variable circuit 124x in place of the bias resistance element Rbias in the current source 121 of FIG.
  • the bias resistance variable circuit 124x includes a resistance element RbiasP having a negative temperature coefficient, a resistance element RbiasN having a positive temperature characteristic, and changeover switches SWbP and SWbN.
  • the electric resistance values of the resistance elements RbiasP and RbiasN are the same as those of Rbias in FIG.
  • the resistance elements RbiasP and RbiasN are connected in parallel between the nodes N17 and N21 via the changeover switches SWbP and SWbN.
  • one of the resistance elements RbiasP and RbiasN is selectively connected between the nodes N17 and N21 as the bias resistance element Rbias in FIG. be able to.
  • the changeover switch SWbP is turned on to turn on the resistor having the negative temperature coefficient.
  • the output current Ibias21 of the current source 121x according to (VB1 / Rbias) can have a negative temperature coefficient.
  • the changeover switch SWbN is turned on, and the resistance element RbiasN having the positive temperature coefficient is turned on. Is used as the bias resistance element Rbias, the output current Ibias21 of the current source 121x can have a positive temperature coefficient.
  • the current source 121x it is possible to supply a current having a temperature coefficient having a polarity opposite to that of the first correction voltage ⁇ 1 to the node N21 according to the polarity of the first correction voltage ⁇ 1.
  • the current source 121y shown in FIG. 24 is used in place of the current source 121 of FIG. 11 to variably control both the polarity and the absolute value of the temperature coefficient of the output current Ibias21 output to the node N21. Is also possible.
  • a bias resistance variable circuit 124y is arranged instead of the bias resistance element Rbias in the current source 121 of FIG.
  • the bias resistance variable circuit 124y includes resistance elements RbP0 to RbP3 having a negative temperature coefficient, resistance elements RbN0 to RbN3 having a positive temperature characteristic, and changeover switches SWbP0 to SWbP3 and SWbN0 to SWbN3.
  • the resistance elements RbP0 to RbP3 and RbN0 to RbN3 are connected in parallel between the nodes N17 and N21 via the changeover switches SWbP0 to SWbP3 and SWbN0 to SWbN3.
  • the electric resistance values of the resistance elements RbP0 to RbP3 and RbN0 to RbN3 are equivalent to Rbias in FIG.
  • the resistance elements RbP0 to RbP3 are configured to have different absolute values of the temperature coefficient (negative).
  • the resistance elements RbN0 to RbN3 are configured to have different absolute values of the temperature coefficient (positive).
  • the bias resistance element Rbias in FIG. 11 can be selectively connected between the nodes N17 and N21.
  • the output current Ibias21 of the current source 121y according to (VB1 / Rbias) has a negative temperature coefficient.
  • the resistance elements RbP0 to RbP3 it becomes possible to variably control the absolute value of the temperature coefficient (negative). For example, as shown in FIG. 7, as the absolute value of the correction voltage ⁇ V1 ( ⁇ V1> 0) is larger, the resistance element having the larger absolute value of the temperature coefficient (negative) can be selected as the bias resistance element Rbias.
  • the output current Ibias21 of the current source 121y can have a positive temperature coefficient.
  • the resistance elements RbN0 to RbN3 it becomes possible to variably control the absolute value of the temperature coefficient (positive). For example, as shown in FIG. 8, as the absolute value of the correction voltage ⁇ V1 ( ⁇ V1 ⁇ 0) is larger, the resistance element having the larger absolute value of the temperature coefficient (positive) can be selected as the bias resistance element Rbias.
  • the bias resistance variable circuits 124x and 124y correspond to an example of the "bias resistance variable mechanism”. Further, the current sources 121x and 121y correspond to the “first current source”, and the current sources 122 and 123 in FIG. 5 correspond to the “second current source” and the “third current source”, respectively.
  • variable resistors 125P and 125N When using the above-mentioned current sources 121x and 121y, regarding the variable resistors 125P and 125N (FIG. 5), the resistance elements RN0 to RN3 and RP0 to RP3 are controlled to have a low TCR (resistance). Temperature coefficient). In this case, the variable resistors 125P and 125N are specialized in the function of adjusting the magnitude of the correction voltage ⁇ 2 by the resistance difference (Rn-Rp).
  • FIG. 12 is a circuit diagram illustrating a second configuration example of the current source according to the modification of the first embodiment.
  • the current source 121 shown in FIG. 12 differs from the configuration of FIG. 11 in the connection destinations of the gates of the transistors TN15 and TN16. Specifically, the gates of the transistors TN15 and TN16 are commonly connected to the node N16.
  • the output current Ibias21 of the current source 121 of FIG. 12 is proportional to (VB1 / Rbias 2 ) indicated by the voltage VB2 of the node N16 and the bias resistance value Rbias.
  • the output current Ibias21 changes in inverse proportion to the square of the bias resistance value Rbias, and thus the change amount of the output current Ibias21 increases with respect to the change amount of the bias resistance value Rbias. Therefore, when the current source 121 having the configuration of FIG. 12 is applied to the second correction voltage generation circuit 120, the bias resistance element Rbias is configured by a resistance element having a positive or negative temperature coefficient, and thus the second correction voltage is obtained. It is possible to increase the temperature coefficient of ⁇ V2.
  • the bias element resistance Rbias of the current source 121 can be replaced with the bias resistance variable circuit 124x (FIG. 23) or 124y (FIG. 24). With this configuration, the variable control range of the bias resistance value Rbias can be widened in association with the polarity and absolute value of the first correction voltage ⁇ V1.
  • Embodiment 2 In the first embodiment, it is assumed that the offset voltage Voffset of the operational amplifier 100 is a constant value with respect to the temperature change (FIG. 10). Therefore, the control signals B11 to B14 of the first correction voltage generation circuit 110, The combination of B21 to B24 and the control signals BP0 to BP3 and BN0 to BN3 of the second correction voltage generating circuit 120 is fixed to one type. As a result, it is possible to realize highly accurate offset voltage correction that suppresses temperature drift with a relatively simple configuration and without requiring dynamic control.
  • FIG. 13 is a block diagram illustrating a configuration example of an operational amplifier to which the offset correction circuit according to the second embodiment is applied.
  • operational amplifier 100 further includes a temperature detection circuit 180 in addition to the configuration of FIG. 2 (first embodiment). Further, in the controller 160, a plurality of patterns of combinations of control signals B11 to B14, B21 to B24 and control signals BP0 to BP3, BN0 to BN3 are determined in advance.
  • the controller 160 selects one of the plurality of patterns according to the output of the temperature detection circuit 180 and outputs control signals B11 to B14 and B21 to B24 to the first correction voltage generation circuit 110. At the same time, the control signals BP0 to BP3 and BN0 to BN3 are output to the second correction voltage generating circuit 120.
  • FIG. 14 shows a configuration example of the temperature detection circuit 180.
  • temperature detection circuit 180 includes resistance elements Rd1 to Rd3, diode D0, and comparator 185.
  • the electric resistance values of the resistance elements Rd1 to Rd3 are also simply expressed as Rd1 to Rd3.
  • the resistance elements Rd1 and Rd2 are connected in series between the power supply node Np and the reference voltage node Ng via the node Ni1.
  • the resistance elements Rd1 and Rd2 are formed of, for example, elements of the same material so as to have similar temperature characteristics.
  • the resistance element Rd3 and the diode D0 are connected in series via the node Ni2 between the power supply node Np and the reference voltage node Ng.
  • the nodes Ni1 and Ni2 are respectively connected to the two input terminals of the comparator 185.
  • the comparator 185 outputs a temperature detection signal STD indicating the comparison result of the voltage of one input terminal (node Ni1) and the voltage of the other input terminal (node Ni2).
  • the temperature detection signal STD is set to a logic high level (hereinafter, also simply referred to as “H level”) when the voltage VR of the node Ni1 is higher than the voltage VD of the node Ni2.
  • the temperature detection signal STD is set to a logical low level (hereinafter, also simply referred to as “L level”) when VR ⁇ VD.
  • FIG. 15 is a conceptual diagram illustrating an operation example of the temperature detection circuit 180.
  • voltage VR of node Ni1 corresponds to a divided voltage of power supply voltage VDDA by resistance elements Rd1 and Rd2. Since the resistance elements Rd1 and Rd2 have the same temperature characteristics, the electric resistance values Rd1 and Rd2 change uniformly with respect to the temperature change, so that the voltage division ratio between the two is maintained constant. That is, the voltage VR is constant with respect to the temperature change.
  • the temperature dependence of the resistance element Rd3 is higher than the temperature dependence of the diode current, the voltage VD of the node Ni2 can be changed with respect to the temperature change.
  • the resistance element Rd3 an element having a positive temperature coefficient whose electric resistance increases when the temperature rises, the voltage VD of the node Ni2 decreases according to the temperature rise.
  • the temperature To of the operational amplifier 100 (hereinafter also referred to as the operational amplifier temperature To) and the reference temperature corresponding to the voltage VR are compared by comparing the constant voltage VR with respect to the temperature change and the voltage VD that changes according to the temperature change. High / low with TR can be detected.
  • VD> VR in the region of To ⁇ TR, VD> VR, so the temperature detection signal STD is set to the H level.
  • the temperature detection signal STD is set to L level.
  • FIG. 16 is a flowchart illustrating a processing procedure for predetermining a control signal pattern for offset correction in the operational amplifier to which the offset correction circuit according to the second embodiment is applied.
  • the patterns of the control signals B11 to B14, B21 to B24, and the control signals BP0 to BP3 and BN0 to BN3 in the normal temperature region and the high temperature region are determined before the operational amplifier 100 operates online. To be done.
  • step S100 the offset voltage Voffset of the operational amplifier 100 at room temperature is measured.
  • the offset voltage Voffset can be measured by the voltage difference (VOUT ⁇ VIN) between the input voltage VIN and the output voltage VOUT of the operational amplifier 100 connected in the voltage follower.
  • step S100 can be executed based on the detection values of a voltage sensor (not shown) that detects the input voltage VIN and the output voltage VOUT.
  • step S110 it is determined whether the measured offset voltage Voffset is within a predetermined allowable range.
  • steps S120 and S130 for offset correction are executed.
  • step S120 the control signals B11 to B14 and B21 to B24 of the first correction voltage generation circuit 110 are set so that the first correction voltage ⁇ V1 for correcting half of the measured offset voltage Voffset is generated. To be done.
  • the controller 160 outputs the set control signals B11 to B14 and B21 to B24 to the first correction voltage generation circuit 110.
  • an initial value table of the control signals B11 to B14 and B21 to B24 corresponding to the offset voltage Voffset measured in step S100 can be created in advance like the correction level described in FIGS. 7 and 8. Is.
  • the control signals B11 to B14 and B21 to B24 can be adjusted from the initial values so that the measured value of (VOUT-VIN) under the generation of the correction voltage ⁇ V1 becomes (Voffset / 2).
  • the control signal is set so that the measured value of (VOUT ⁇ VIN) becomes zero under the condition that the correction voltage ⁇ V2 is further generated.
  • BP0 to BP3 and BN0 to BN3 can be adjusted.
  • the second correction voltage generation circuit 120 generates the second correction voltage ⁇ 2 with the same polarity as the first correction voltage ⁇ V1, while the temperature coefficient of the second correction voltage ⁇ 2 is
  • the first correction voltage generation circuit 110 is configured to have a polarity opposite to that of the temperature coefficient of the first correction voltage ⁇ 1.
  • step S130 it is possible to previously create an initial value table corresponding to the measured offset voltage Voffset (S100) for the control signals BP0 to BP3 and BN0 to BN3. That is, in step S130, the control signals BP0 to BP3 and BN0 to BN3 can be adjusted from the initial values so that the measured value of (VOUT-VIN) under the generation of the correction voltage ⁇ V2 becomes zero.
  • the control signals B11 to B14, B21 to B24 (first correction voltage generating circuit 110) and the control signals BP0 to BP3, BN0 to BN3 (second correction voltage generating circuit 120) after the processing of steps S120 and S130 are
  • the pattern is stored in the controller 160 as a pattern in the room temperature region.
  • step S200 the offset voltage Voffset of the operational amplifier 100 is measured with the operational amplifier 100 in a high temperature state by a test device (not shown) or the like.
  • the controller 160 controls the control signals B11 to B14, B21 to B24 (first correction voltage generating circuit 110) and the control signals BP0 to BP3, BN0 to BN3 stored as the control signals in the room temperature range. (Second correction voltage generating circuit 120) can be output.
  • step S300 when the offset voltage Voffset is within the allowable range (when YES is determined in S210), the process proceeds to step S300 so that the common control signal is used in the normal temperature region and the high temperature region.
  • the temperature coefficient of the second correction voltage ⁇ V2 by the second correction voltage generation circuit 120 is increased by S220.
  • the control signals BP0 to BP3 and BN0 to BN3 are adjusted so as to change the height.
  • the control signals BP0 to BP3 are opened so that the bypass switch of the resistance element having a relatively large absolute value of the temperature coefficient is alternatively opened.
  • BN0 to BN3 are adjusted from the pattern in the room temperature region.
  • the control signal BP0 is alternatively opened so that the bypass switch of the resistance element having the relatively small absolute value of the temperature coefficient is opened.
  • BN0 to BN3 are adjusted from the pattern in the room temperature region.
  • the control signals B11 to B14 and B21 to B24 of the first correction voltage generating circuit 110 can be maintained in the patterns stored in the room temperature region.
  • the offset voltage Voffset is measured and the determination in step S210 is executed. Until the offset voltage Voffset falls within the allowable range, the process of S220 can be repeatedly executed at the time of NO determination in S210.
  • the control signals BP0 to BP3 and BN0 to BN3 (second correction voltage generating circuit 120) at that time point become a pattern in the high temperature region. Will be finalized.
  • the control signals B11 to B14 and B21 to B24 of the first correction voltage generating circuit 110 the same pattern as the room temperature region is determined as the pattern in the high temperature region.
  • both the control signals B11 to B14, B21 to B24 (first correction voltage generation circuit 110) and the control signals BP0 to BP3, BN0 to BN3 (second correction voltage generation circuit 120) are in the normal temperature range. And the pattern in each of the high temperature regions is determined. As a result, the process of previously determining the control signal for offset correction of the operational amplifier 100 is completed.
  • a test device (not shown) of the operational amplifier 100 receives detection values from a voltage sensor (not shown) of the input voltage VIN and the output voltage VOUT of the operational amplifier 100, and the controller 160. Can be executed as a test pattern program that outputs a command to change the control signal. The determined plurality of patterns of these control signals are input to and stored in the controller 160.
  • the voltage sensors of the input voltage VIN and the output voltage VOUT may be configured to be input to the controller 160, and the controller 160 may be configured to execute the test program. In this case, a test program activation command is input to the controller 160.
  • FIG. 17 is a flowchart illustrating a process of setting a control signal for offset correction during operation of the operational amplifier to which the offset correction circuit according to the second embodiment is applied. The processing shown in FIG. 17 is executed by the controller 160.
  • controller 160 determines the temperature region based on temperature detection signal STD from the temperature detection circuit (FIG. 13) in step S400.
  • STD H level (when NO is determined in S400)
  • step S410 the control signal B11 to the control signal B11 ... B14, B21 to B24 and control signals BP0 to BP3 and BN0 to BN3 are output to the first correction voltage generation circuit 110 and the second correction voltage generation circuit 120, respectively.
  • the controller 160 in step S420, follows the control signals B11 to B14, B21 to B24, and the control signals BP0 to BP3 in accordance with the pattern of the high temperature region. , BN0 to BN3 output to the first correction voltage generation circuit 110 and the second correction voltage generation circuit 120, respectively. As a result, the temperature coefficient of the second correction voltage ⁇ V2 changes between the normal temperature region and the high temperature region.
  • FIG. 18 is a conceptual diagram illustrating an operation example of the offset correction circuit according to the second embodiment. Further, FIG. 19 is a conceptual diagram showing the output voltage characteristic of the operational amplifier to which the offset correction circuit according to the second embodiment is applied.
  • the first correction voltage generation circuit 110 and the second correction voltage generation circuit 120 are set so that ⁇ V1> 0 and ⁇ V2> 0. Is controlled.
  • the absolute value of the offset voltage Voffset (Voffset ⁇ 0) increases according to the temperature rise. Therefore, in the high temperature region, the value of
  • the control signals BP0 to BP3 and BN0 to BN3 are switched from the normal temperature region pattern (S410) to the high temperature region pattern (S420).
  • the second correction voltage ⁇ V2 is generated according to the temperature characteristic indicated by the dotted line in the figure, so that the value of
  • the example in which the first correction voltage ⁇ V1 is common between the normal temperature region and the high temperature region and only the temperature coefficient of the second correction voltage ⁇ V2 changes is described. It is also possible to switch both the correction voltage ⁇ V1 and the correction voltage ⁇ V2 in each of the high temperature regions.
  • the control signals B11 to B14 and B21 to B24 (the The pattern of the first correction voltage generation circuit 110) and the control signals BP0 to BP3 and BN0 to BN3 (second correction voltage generation circuit 120) can be set separately.
  • the control signal is switched by dividing into two temperature regions (normal temperature region / high temperature region)
  • the number of divisions of the temperature region may be three or more. ..
  • the control signals B11 to B14 and B21 to B24 first correction voltage generation circuit 110
  • the control signals BP0 to BP3 and BN0 to BN3 second correction for each of three or more temperature regions. It is necessary to predetermine the pattern of the voltage generation circuit 120) and store it in the controller 160.
  • by increasing the number of arranged temperature detection circuits 180 having different reference temperatures TR it is possible to detect which of the temperature regions into which the operational amplifier temperature To is further subdivided. ..
  • the current temperature region is selected from the plurality (three or more) of control signal patterns based on the temperature detection signals STD from the plurality of temperature detection circuits 180. It is possible to selectively output the corresponding control signal to the first correction voltage generation circuit 110 and the second correction voltage generation circuit 120.
  • Embodiment 3 In the third embodiment, a modified example of the configuration of the second correction voltage generation circuit 120 will be described.
  • second correction voltage generating circuit 120 is different in the configuration of variable resistors 125P and 125N from the configuration shown in FIG. Since the configuration of the other portion of second correction voltage generating circuit 120 shown in FIG. 20 is similar to that of FIG. 5, detailed description will not be repeated.
  • the variable resistor 125P has n ⁇ m (n, m: natural number of 2 or more) resistance elements connected in series and parallel between the node N21 and the node N24.
  • Bypass switches SWP00 to SWP03, SWP10 to SWP13, SWP20 to SWP23, and SWP30 to SWP33 are connected in parallel with the resistance elements RP00 to RP03, RP10 to RP13, RP20 to RP23, and RP30 to RP33, respectively.
  • the bypass switches SWP00 to SWP03, SWP10 to SWP13, SWP20 to SWP23, and SWP30 to SWP33 are opened and closed according to the control signals BP00 to BP03, BP10 to BP13, BP20 to BP23, and BP30 to BP33 from the controller 160, respectively. ..
  • the control signals BP00 to BP03, BP10 to BP13, BP20 to BP23, and BP30 to BP33 are collectively referred to as a control signal BP.
  • variable resistor 125N has n ⁇ m resistance elements connected in series and parallel between the node N21 and the node N25.
  • Bypass switches SWN00 to SWN03, SWN10 to SWN13, SWN20 to SWN23, and SWN30 to SWN33 are connected in parallel with the resistance elements RN00 to RN03, RN10 to RN13, RN20 to RN23, and RN30 to RN33, respectively.
  • the bypass switches SWN00 to SWN03, SWN10 to SWN13, SWN20 to SWN23, and SWN30 to SWN33 are opened and closed according to the control signals BN00 to BN03, BN10 to BN13, BN20 to BN23, and BN30 to BN33, respectively, from the controller 160. ..
  • the control signals BN00 to BN03, BN10 to BN13, BN20 to BN23, and BN30 to BN33 are collectively referred to as control signal BN.
  • the bypass switches are turned on (closed) in one of the variable resistors 125P and 125N, and at least some of the bypass switches are turned off (open) in the other.
  • the second correction voltage ⁇ V2 is generated.
  • the electric resistance values and temperature coefficients of the (n ⁇ m) resistance elements of each of the variable resistors 125P and 125N can be freely combined. For example, it is not necessary to configure all (n ⁇ m) resistance elements in the variable resistor 125P with elements having a negative temperature coefficient, and some of them may be configured with elements having a positive temperature coefficient. Good. Similar to the first embodiment, when the second correction voltage ⁇ V2> 0, the polarity of the temperature coefficient of the second correction voltage ⁇ N2 is changed to be opposite to the polarity (positive) of the first correction voltage ⁇ V1. In the resistor 125P, at least some bypass switches are turned off (open). At this time, it is necessary to set the control signal BP so that the temperature coefficient of the combined resistance value of the resistance element group through which the current passes becomes negative when the bypass switch is turned off (opened).
  • the control signal BP needs to be set such that the temperature coefficient of the combined resistance value of the resistance element group through which the current passes becomes positive by turning off (opening) the bypass switch.
  • the resistance elements RP00 to RP03, RP10 to RP13, RP20 to RP23, and RP30 to RP33 correspond to one embodiment of the “plurality of first resistance elements”, and the bypass switches SWP00 to SWP03, SWP10 to SWP13. , SWP20 to SWP23, and SWP30 to SWP33 correspond to one embodiment of the “plurality of first bypass switches”, and the control signals BP00 to BP03, BP10 to BP13, BP20 to BP23, and BP30 to BP33 are “plurality”. Of the first bypass switch control signal ”.
  • the resistance elements RN00 to RN03, RN10 to RN13, RN20 to RN23, and RN30 to RN33 correspond to one embodiment of the “plurality of second resistance elements”, and the bypass switches SWN00 to SWN03, SWN10 to SWN13, SWN20 to SWN23 and SWN30 to SWN33 correspond to an embodiment of “a plurality of first bypass switches”, and the control signals BN00 to BN03, BN10 to BN13, BN20 to BN23, and BN30 to BN33 are “a plurality of Second bypass switch control signal ”.
  • the electric resistance values (combined resistance values) of the variable resistors 125P and 125N for generating the second correction voltage ⁇ V2 according to the control signals BP and BN It is possible to finely control the temperature characteristics of (1). As a result, it is possible to compensate for the temperature dependence of the resistance elements that form the variable resistors 125P and 125N and control the temperature dependence of the second correction voltage ⁇ V2 with high accuracy. For example, it is assumed that the following characteristics of the resistance element are compensated.
  • FIG. 21 shows a conceptual graph for explaining the non-linear temperature dependence of the resistance element and its compensation.
  • FIG. 21A shows a case where the electric resistance value has a dependence on the square of the temperature, as an example of the non-linear temperature dependence of the electric resistance value of the resistance element.
  • the electric resistance value has a dependence on the square of the temperature, as an example of the non-linear temperature dependence of the electric resistance value of the resistance element.
  • the temperature is lower than Tra, and Trb In a region of higher temperature than that, there is a concern that the accuracy of offset correction may decrease due to the setting error of the second correction voltage ⁇ V2.
  • control signals BP and BN are provided between the temperature range of Tra to Trb, the temperature range lower than Tra, and the temperature range higher than Trb.
  • the electric resistance values Rp and Rn of the variable resistor 125P or 125N are equivalently obtained in a temperature range lower than Tra and a temperature range higher than Trb. It is possible to compensate for the decrease in the electric resistance value. As a result, it is possible to suppress the setting error of the second correction voltage ⁇ V2 even in the temperature range lower than Tra and the temperature range higher than Trb.
  • FIG. 22 shows a conceptual graph for explaining the resistance value variation and its compensation in the high temperature region when the diffusion resistance on the semiconductor substrate is used as the resistance element.
  • Trc 80 [° C.] or so
  • the apparent electric resistance value of the resistance element decreases in accordance with the temperature rise in the region higher than Trb.
  • the electric resistance value deviates from the range of Rr0 to Rr1 similar to that in FIG. 21 in the high temperature region, and in the region higher than Trc, the offset correction accuracy is improved due to the setting error of the second correction voltage ⁇ V2. There is concern that it will decline.
  • variable resistor 125P is switched by switching the control signals BP and BN between a region having a temperature lower than Trc and a region having a temperature higher than Trc. , 125N, at least one of the number of resistance elements through which current passes and the connection mode is changed.
  • the circuit configuration shown in FIGS. 21 and 22 can be applied to the current source 121.
  • the current sources 121x and 121y described in FIGS. 23 and 24 can be used instead of the current source 121.
  • a low TCR temperature coefficient of resistance
  • a low TCR temperature coefficient of resistance in which temperature dependence is suppressed for each resistance element forming the variable resistors 125P and 125N. Can be configured by.
  • the configuration of the offset circuit applied to the operational amplifier applied to the sensor interface is exemplified, but the offset according to the present embodiment is applied to the operational amplifier and the comparator for other purposes.
  • a correction circuit can be applied.
  • first correction voltage generation circuit 111-113, 121-123, 121x, 121y current source, 120 second correction voltage generation circuit, 124x, 124y bias resistance variable circuit, 125N, 125P variable resistor, 150 output stages, 151, 152, TN15, TN16, TP1, TP2, TP11 to TP16, TP21 to TP24, TPN, TPP transistors, 153 capacitors, 160 controller, 180 temperature detection circuit, 185 comparator, 500 sensor, 700 digital signal processing Circuit, B11 to B14, B21 to B24 control signal (first correction voltage generating circuit), BN0 to BN3, BN00 to BN03, BN10 to BN13, BN20 to BN23, BN30 to BN33, BP0 to BP3, BP00 to BP03, BP10 ⁇ BP13, BP20 ⁇ BP23, BP30 ⁇ BP33 control signal (second correction voltage generation circuit), D0 diode, N10

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Abstract

第１の補正電圧発生回路（１１０）は、入力電圧（ＶＩＮ）を補正するための、正又は負の第１の補正電圧（ΔＶ１）を出力する。第２の補正電圧発生回路（１２０）は、第１の補正電圧（ΔＶ１）に応じて、第１の補正電圧（ΔＶ１）と同極性の第２の補正電圧（ΔＶ２）を出力する。第２の補正電圧（ΔＶ２）は、第１の補正電圧の温度係数とは逆極性の温度係数を有するように発生される。

Description

オフセット補正回路
　本発明は、オフセット補正回路に関する。
　近年、ＩｏＴ（Internet　of　Things）技術などの進展に伴って、高精度なセンサ及びセンサインターフェースの技術ニーズが高まってきている。具体的には、センサデバイスの情報を正確に、入力段のオペアンプやコンパレータで受けてアナログ信号処理又はデジタル信号処理を行うことによって、センサで検出した情報を活用して人や物をつなぐシステム技術が必要となる。
　このとき、デジタル信号処理に適した、ＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）プロセス上で、バイポーラプロセス並みに高精度である、低オフセット電圧のオペアンプ及びコンパレータのニーズが高まってきている。
　低オフセット電圧を実現するためのオフセット補正回路として、特開２０１７－１６９０９２号公報（特許文献１）には、差動対トランジスタと、差動対トランジスタの各々に接続する能動負荷トランジスタとを含む増幅回路において、各能動負荷トランジスタと並列に、複数のオフセット補正用電流源及び複数のオフセット補正用スイッチが更に接続される構成が記載されている。
　このような構成において、素子ばらつき等によって発生したオフセット電圧に応じて、複数のオフセット補正用スイッチの制御により複数のオフセット補正用電流源を選択的に動作させることによって好適な補正電流値を発生させることにより、オフセット電圧が補正される。特に、特許文献１では、温度に対して電流値が安定した電流源、及び、温度に対して抵抗値が安定した抵抗素子、即ち、温度依存のない電流源及び抵抗素子によって各オフセット補正用電流源を構成することにより、温度ドリフトを抑制してオフセット電圧を補正することが可能である。
特開２０１７－１６９０９２号公報
Alice Wang,Benton Highsmith Calhoun, Anantha P.Chandrakasan著、「超低電力システムのためのサブスレッショルド設計（"SUB-THRESHOLD DESIGN FOR ULTRA LOW-POWER SYSTEMS"）」３０頁、Springer、2006年。
　しかしながら、完全に温度依存が無い電圧源及び抵抗素子を製造すること自体が困難であり、温度依存性が十分に小さい電圧源及び抵抗素子の採用により部品コストが上昇することも懸念される。
　本発明はこのような問題点を解決するためになされたものであって、本発明の目的は、温度依存性を有する素子の使用を許容して、温度ドリフトを抑制したオフセット電圧の補正機能を有するオフセット補正回路を提供することである。
　本発明のある局面では、オフセット補正回路は、第１の補正電圧発生回路と、第２の補正電圧発生回路とを備える。第１の補正電圧発生回路は、入力電圧を補正するための、正又は負の第１の補正電圧を出力する。第２の補正電圧発生回路は、第１の補正電圧に応じて第２の補正電圧を出力する。第２の補正電圧は、第１の補正電圧と同極性の電圧であり、かつ、第１の補正電圧の第１の温度係数とは逆極性の第２の温度係数を有する。
　本発明によれば、第１の補正電圧の第１の温度係数と、第２の補正電圧の第２の温度係数とを逆極性とすることで、温度依存性を有する素子を使用して第１及び第２の補正電圧発生回路を構成しても、温度変化に対して第１の補正電圧と第２の補正電圧との和の変動を抑制することによって温度ドリフトを抑制したオフセット電圧の補正機能を実現することができる。
本実施の形態に係るオフセット補正回路が適用されるオペアンプがセンサインターフェースとして用いられるシステムの全体構成例を説明する概略ブロック図である。 実施の形態１に係るオフセット補正回路が適用されたオペアンプの構成例を説明するブロック図である。 図２に示された第１の補正電圧発生回路の構成例を説明する回路図である。 図３に示された第１の補正電圧発生回路の等価回路図である。 図２に示された第２の補正電圧発生回路及び出力段の構成例を説明する回路図である。 第１及び第２の補正電圧発生回路の動作状態を説明する図表である。 オフセット電圧の補正動作の一例を説明する第１の図表である。 オフセット電圧の補正動作の一例を説明する第２の図表である。 第１及び第２の補正電圧発生回路による第１及び第２の補正電圧の温度特性を説明する概念図である。 実施の形態１に係るオフセット補正回路が適用されたオペアンプの出力電圧特性を示す概念図である。 実施の形態１の変形例に係る電流源の第１の構成例を説明する回路図である。 実施の形態１の変形例に係る電流源の第２の構成例を説明する回路図である。 実施の形態２に係るオフセット補正回路が適用されたオペアンプの構成例を説明するブロック図である。 図１３に示された温度検出回路の構成例を説明する回路図である。 図１４に示された温度検出回路の動作を説明する概念図である。 実施の形態２に係るオフセット補正回路が適用されたオペアンプでのオフセット補正のための制御信号のパターンを予め決定するための処理手順を説明するフローチャートである。 実施の形態２に係るオフセット補正回路が適用されたオペアンプの動作中におけるオフセット補正のための制御信号の設定処理を説明するフローチャートである。 実施の形態２に係るオフセット補正回路の動作例を説明する概念図である。 実施の形態２に係るオフセット補正回路が適用されたオペアンプの出力電圧特性を示す概念図である。 実施の形態３に係る第２の補正電圧発生回路の構成例を説明する回路図である。 抵抗素子の非線形の温度依存性及びその補償を説明するための概念的なグラフである。 半導体基板上の拡散抵抗を抵抗素子とした場合の高温領域での抵抗値変動及びその補償を説明するための概念的なグラフである。 実施の形態１の変形例に係る電流源のさらなる変形例を説明する第１の回路図である。 実施の形態１の変形例に係る電流源のさらなる変形例を説明する第２の回路図である。
　以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
　実施の形態１．
　図１は、本実施の形態に係るオフセット補正回路が適用されるオペアンプがセンサインターフェースとして用いられるシステムの全体構成例を説明する概略ブロック図である。
　図１に示されたシステムは、オペアンプ１００と、センサ５００と、ＡＤＣ（Analog　to　Digital　Converter））６００と、デジタル信号処理回路７００とを備える。
　センサ５００は、例えば、温度センサ又は変位センサ等であり、測定対象物の温度又は変位等の物理量に応じて変化する電圧値（センサ電圧値）を出力する。オペアンプ１００は、センサ５００からのセンサ電圧値を入力電圧ＶＩＮとして第１の入力端子に受けるとともに、基準電圧ＶＲＩＮを第２の入力端子に受ける。オペアンプ１００は、差動増幅器として動作して、入力電圧ＶＩＮ及び基準電圧ＶＲＩＮの電力差を増幅した出力電圧ＶＯＵＴを出力端子に出力する。例えば、オペアンプ１００は、出力端子及び第２の入力端子とが接続された、いわゆるボルテージフォロワ回路として動作することにより、センサ電圧値を出力電圧ＶＯＵＴとして出力することができる。
　ＡＤＣ６００は、オペアンプ１００の出力電圧ＶＯＵＴ（アナログ電圧）をサンプリングしてデジタル変換する。デジタル信号処理回路７００は、ＡＤＣ６００によって得られたデジタル信号に対して予め定められた演算処理を実行する。これにより、図１に示されたシステムでは、センサ５００による検出値を用いた、機器等の制御を実行することができる。
　近年では、センサ５００の高精度の進展により、測定対象物の物理量を高精度に検出することが可能となっている。一方で、センサ電圧値を取り込むためのセンサインターフェースでの精度、代表的には、オペアンプ１００でのオフセット電圧の影響により、全体での検出精度が低下することが懸念される。このため、オペアンプ１００には、本実施の形態に係るオフセット補正回路が適用される。
　図２は、実施の形態１に係るオフセット補正回路が適用されたオペアンプの構成例を説明するブロック図である。
　図２を参照して、オペアンプ１００は、第１の補正電圧発生回路１１０と、第２の補正電圧発生回路１２０と、出力段１５０と、コントローラ１６０とを含む。コントローラ１６０は、第１の補正電圧発生回路１１０に対して制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４を出力する。同様に、コントローラ１６０は、第２の補正電圧発生回路１２０に対して制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３を出力する。
　制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４及びＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３は予め設定されてコントローラ１６０に記憶される。尚、コントローラ１６０は、オペアンプ１００と一体的に構成されなくてもよい。即ち、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４及びＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３は、オペアンプ１００の外部から入力される構成とすることも可能である。
　第１の補正電圧発生回路１１０は、オペアンプ１００への入力電圧ＶＩＮに対して、オフセット補正電圧ΔＶ１を加えた第１の電圧Ｖ１（Ｖ１＝ＶＩＮ＋ΔＶ１）を出力する。以下の説明で明らかになるように、オフセット補正電圧ΔＶ１は、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４によって、正電圧（ΔＶ１＞０）及び負電圧（ΔＶ１＜０）のいずれにも調整可能である。即ち、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４は「第１の制御信号」の一実施例に対応する。
　第２の補正電圧発生回路１２０は、第１の補正電圧発生回路１１０からの第１の電圧Ｖ１に対して、制御信号ＢＮ０～ＢＮ３，ＢＰ０～ＢＰ３によって制御されたオフセット補正電圧ΔＶ２を加えた第２の電圧Ｖ２（Ｖ２＝ＶＩＮ＋ΔＶ１＋ΔＶ２）を生成する。以下の説明で明らかになるようにオフセット補正電圧ΔＶ２についても、正電圧（ΔＶ２＞０）及び負電圧（ΔＶ２＜０）のいずれにも調整可能である。即ち、制御信号ＢＮ０～ＢＮ３，ＢＰ０～ＢＰ３は「第２の制御信号」の一実施例に対応する。
　更に、第２の補正電圧発生回路１２０は、第２の電圧Ｖ２と、基準電圧ＶＲＩＮ（図１）との電力差を増幅した電圧Ｖａｍｐを出力段１５０へ出力する。出力段１５０は、第２の補正電圧発生回路１２０から出力された電圧Ｖａｍｐに従った出力電圧ＶＯＵＴを生成する。出力電圧ＶＯＵＴは、図１に示したＡＤＣ６００へ入力される。
　以下、本実施の形態では、オペアンプ１００は、図２の構成において、ＶＲＩＮ＝ＶＯＵＴとすることによって、ボルテージフォロワ回路として動作するものとする。従って、第２の補正電圧発生回路１２０からの電圧Ｖａｍｐは、第２の電圧Ｖ２（Ｖ２＝ＶＩＮ＋ΔＶ１＋ΔＶ２）と同等となる。
　以下、図２中の各回路の構成例を詳細に説明する。
　図３は、第１の補正電圧発生回路１１０の構成例を説明する回路図である。
　図３を参照して、第１の補正電圧発生回路１１０は、電流源１１１～１１３と、並列接続された複数のトランジスタＴＰ１１～ＴＰ１４と、複数のトランジスタＴＰ１１～ＴＰ１４のそれぞれに配置されるスイッチＳＰ１１～ＳＰ１４と、並列接続された複数のトランジスタＴＰ２１～ＴＰ２４と、複数のトランジスタＴＰ２１～ＴＰ２４のそれぞれに配置されるスイッチＳＰ２１～ＳＰ２４とを有する。
　電流源１１１は、電源電圧ＶＤＤＡを供給する電源ノードＮｐと、ノードＮ１１との間に接続されて、一定電流Ｉｂｉａｓ１１を出力する。複数のトランジスタＴＰ１１～ＴＰ１４は、ｐ型の電界効果トランジスタで構成されて、ノードＮ１１及びノードＮ１２の間に並列接続される。電流源１１２は、ノードＮ１２と基準電圧ノードＮｇとの間に接続されて、一定電流Ｉｂｉａｓ１２を出力する。基準電圧ノードＮｇは、例えば、接地電圧ＧＮＤＡを供給する。
　同様に、複数のトランジスタＴＰ２１～ＴＰ２４は、ｐ型の電界効果トランジスタで構成されて、ノードＮ１１と、第１の電圧Ｖ１が出力されるノードＮ１３との間に並列接続される。電流源１１３は、ノードＮ１３と基準電圧ノードＮｇとの間に接続されて、一定電流Ｉｂｉａｓ１３を出力する。電流源１１２及び１１３は、出力電流が等しくなるように構成される。即ち、Ｉｂｉａｓ１２＝Ｉｂｉａｓ１３＝（Ｉｂｉａｓ１１）／２の関係が成立する。
　複数のトランジスタＴＰ１１～ＴＰ１４のゲートは、制御信号Ｂ１１～Ｂ１４によって制御されるスイッチＳＰ１１～ＳＰ１４を経由して、入力電圧ＶＩＮが入力されるノードＮ１０及び電源ノードＮｐと接続される。従って、トランジスタＴＰ１１～ＴＰ１４のゲートには、制御信号Ｂ１１～Ｂ１４に従って、入力電圧ＶＩＮ又は電源電圧ＶＤＤＡが入力される。トランジスタＴＰ１１～ＴＰ１４の各々は、サブスレッシュホールド領域で動作するようにバイアスしておく。
　同様に、複数のトランジスタＴＰ２１～ＴＰ２４のゲートは、制御信号Ｂ２１～Ｂ２４によって制御されるスイッチＳＰ２１～ＳＰ２４を経由して、ノードＮ１３及び電源ノードＮｐと接続される。従って、トランジスタＴＰ１１～ＴＰ１４のゲートは、制御信号Ｂ２１～Ｂ２４に従って、電源電圧ＶＤＤＡを入力されるか、又は、ノードＮ１３と接続される。トランジスタＴＰ２１～ＴＰ２４の各々についても、サブスレッシュホールド領域で動作するようにバイアスしておく。
　複数のトランジスタＴＰ１１～ＴＰ１４のうちの、ゲートに電源電圧ＶＤＤＡが入力されたトランジスタは、ノードＮ１１と、ノードＮ１２又はノードＮ１３との間に電流経路を形成することができない。従って、複数のトランジスタＴＰ１１～ＴＰ１４により、制御信号Ｂ１１～Ｂ１４によってトランジスタサイズが可変制御されるトランジスタＴＰ１を構成することができる。同様に、複数のトランジスタＴＰ２１～ＴＰ２４により、制御信号Ｂ２１～Ｂ２４によってトランジスタサイズが可変制御されるトランジスタＴＰ２を構成することができる。尚、トランジスタＴＰ１及びＴＰ２を構成するための並列接続されたトランジスタの個数について、図３では４個としているが、任意の複数個とすることが可能である。
　図４には、上記トランジスタＴＰ１，ＴＰ２を用いた、第１の補正電圧発生回路１１０の等価回路図が示される。
　図４を参照して、トランジスタＴＰ１及びＴＰ２をサブスレッシュホールド領域で動作させことにより、ノードＮ１３の第１の電圧Ｖ１と、ノードＮ１０の入力電圧ＶＩＮとの間には、トランジスタＴＰ１のゲートソース間電圧ＶＧＳ１及びトランジスタＴＰ２のゲートソース間電圧ＶＧＳ２を用いて、下記の式（１）が成立する。
　Ｖ１＝ＶＩＮ＋ＶＧＳ１－ＶＧＳ２　　…（１）
　一方で、サブスレッシュホールド領域におけるトランジスタのゲートソース間電圧ＶＧＳ及びドレイン電流ＩＤＳの間には、非特許文献１に示されるように、下記の式が成立する。
　ＩＤＳ＝Ｉ０・Ｍ・ｅｘｐ（（ＶＧＳ－Ｖｔｈ）／（η・ＶＴ））　…（２）
　上記式中において、Ｉ０は、トランジスタの移動度、及び、ゲート酸化膜厚等のプロセス情報から決まる定数であり、Ｍはトランジスタサイズであり、Ｖｔｈはトランジスタのしきい値電圧であり、ＶＴは熱電圧であり、ηはプロセス値から決まるサブスレッシュ定数）である。特に、絶対温度Ｔにおける熱電圧ＶＴ＝ｋ・Ｔ／ｑで示されることが知られている（ｋ：ボルツマン係数、ｑ：電子の電荷量）。
　式（２）をＶＧＳについて解くと、下記の式（３）が得られる。
　ＶＧＳ＝η・ＶＴ・ｌｎ（ＩＤＳ／（Ｉ０・Ｍ））＋Ｖｔｈ　　…（３）
　制御信号Ｂ１１～Ｂ１４によって制御される変数ｋ１を用いて、トランジスタＴＰ１のトランジスタサイズＭ＝ｋ１・（Ｗ／Ｌ）で示される。同様に、制御信号Ｂ１１～Ｂ１４によって制御される変数ｋ１を用いて、トランジスタＴＰ２のトランジスタサイズＭ＝ｋ２・（Ｗ／Ｌ）で示される。式（３）から、トランジスタＴＰ１のＶＧＳ１及びトランジスタＴＰ２のＶＧＳ２は、それぞれ下記の式（４），（５）によって示される。
　ＶＧＳ１＝η・ＶＴ・ｌｎ（ＩＤＳ／（Ｉ０・ｋ１・（Ｗ／Ｌ））＋Ｖｔｈ…　（４）
　ＶＧＳ２＝η・ＶＴ・ｌｎ（ＩＤＳ／（Ｉ０・ｋ２・（Ｗ／Ｌ））＋Ｖｔｈ…　（５）
　ここで、電流源１１１による電流Ｉｂｉａｓ１２と、電流源１１３による電流Ｉｂｉａｓ１３とが等しくなるように設計すると、式（４）及び（５）中のＩＤＳは等しくなる。このとき、式（４）、（５）から、（ＶＧＳ１－ＶＧＳ２）＝η・ＶＴ・ｌｎ（ｋ２／ｋ１）となる。これを代入すると、式（１）は、（ｋ２／ｋ１）を変数とする式（６）に変形される。
　Ｖ１＝ＶＩＮ＋η・ＶＴ・ｌｎ（ｋ２／ｋ１）　…（６）
　式（６）中の熱電圧ＶＴ＝ｋ・Ｔ／ｑとすることにより、第１の補正電圧発生回路１１０による補正電圧ΔＶ１は、下記の式（７）で示される。
　ΔＶ１＝η・（ｋ・Ｔ／ｑ）・ｌｎ（ｋ２／ｋ１）　…（７）
　制御信号Ｂ１１～Ｂ１４及びＢ２１～Ｂ２４の組み合わせによって、トランジスタＴＰ１及びＴＰ２のトランジスタサイズの比に相当する（ｋ２／ｋ１）を変化することができる。
　（ｋ２／ｋ１）＞１、即ち、トランジスタＴＰ２のトランジスタサイズがトランジスタＴＰ１のトランジスタサイズよりも大きいときには、ｌｎ（ｋ２／ｋ１）＞０より、ΔＶ１＞０とすることができる。反対に、（ｋ２／ｋ１）＜１、即ち、トランジスタＴＰ１のトランジスタサイズがトランジスタＴＰ２のトランジスタよりも大きいときには、ｌｎ（ｋ２／ｋ１）＜０より、ΔＶ１＜０となる。さらに、ｋ１＝Ｋ２とすると、ｌｎ（ｋ２／ｋ１）＝０より、ΔＶ１＝０とすることができる。
　このように、第１の補正電圧発生回路１１０では、入力電圧ＶＩＮに対して、制御信号Ｂ１１～Ｂ１４及びＢ２１～Ｂ２４の組み合わせによって、正値、負値、及び、ゼロのいずれにも調整可能な補正電圧ΔＶ１を付加して、第１の電圧Ｖ１を出力することができる。
　又、第１の補正電圧発生回路１１０による補正電圧ΔＶ１の温度依存性は、式（７）を温度（絶対温度）Ｔで微分した下記の式（８）に従う、第１の補正電圧Δ１の温度係数によって示される。
　ｄ（ΔＶ１）／ｄＴ＝η・（ｋ／ｑ）・ｌｎ（ｋ２／ｋ１）　…（８）
　式（８）より、ΔＶ１の温度係数の符号（極性）は、ｌｎ（ｋ２／ｋ１）の符号、即ち、ΔＶ１の符号（極性）に連動して決まることが理解される。即ち、ΔＶ１＞０に設定されたときは、ｄ（ΔＶ１）／ｄＴ＞０、即ち、温度依存性は「正」であり、ΔＶ１＜０に設定されたときは、ｄ（ΔＶ１）／ｄＴ＜０、即ち、温度依存性は「負」となることが理解される。
　図３及び図４において、トランジスタＴＰ１は「第１の電界効果トランジスタ」の一実施例に対応し、トランジスタＴＰ２は「第２の電界効果トランジスタ」の一実施例に対応し、電流源１１１～１１３は「第１の電流源群」の一実施例に対応する。更に、トランジスタＴＰ１及びＴＰ２を構成する並列接続された複数のトランジスタに対応して配置されたスイッチＳＰ１１～ＳＰ１４，ＳＰ２１～ＳＰ２４は「トランジスタサイズ比制御機構」の一実施例に対応する。
　図５は、第２の補正電圧発生回路１２０及び出力段１５０の構成例を説明する回路図である。
　図５を参照して、第２の補正電圧発生回路１２０は、電流源１２１～１２３と、可変抵抗器１２５Ｐ及び１２５Ｎと、トランジスタＴＰＰ及びＴＰＮとを有する。トランジスタＴＰＰ及びＴＰＮは、サブスレッシュホールド領域、又は、飽和領域で動作するものとする。
　電流源１２１は、電源電圧ＶＤＤＡを供給する電源ノードＮｐと、ノードＮ２１との間に接続されて、一定電流Ｉｂｉａｓ１１を出力する。可変抵抗器１２５Ｐは、ノードＮ２１及びノードＮ２４の間に接続される。トランジスタＴＰＰは、ｐ型の電界効果トランジスタで構成されて、ノードＮ２４及びノードＮ２２の間に接続される。同様に、可変抵抗器１２５Ｎは、ノードＮ２１及びノードＮ２５の間に接続される。トランジスタＴＰＮは、ｐ型の電界効果トランジスタで構成されて、ノードＮ２５及びノードＮ２３の間に接続される。
　電流源１２２は、ノードＮ２２と基準電圧ノードＮｇとの間に接続されて、一定電流Ｉｂｉａｓ２２を出力する。電流源１２３は、ノードＮ２３と基準電圧ノードＮｇとの間に接続されて、一定電流Ｉｂｉａｓ２３を出力する。電流源１２２及び１２３は、同等の出力電流特性を有することにより、各々の出力電流が等しくなるように構成される。即ち、Ｉｂｉａｓ２２＝Ｉｂｉａｓ２３＝（Ｉｂｉａｓ２１）／２の関係が成立する。
　可変抵抗器１２５Ｐは、ノードＮ２４及びノードＮ２１の間に直列接続された、複数の抵抗素子ＲＰ０～ＲＰ３と、複数の抵抗素子ＲＰ０～ＲＰ３のそれぞれと並列接続されたバイパススイッチＳＷＰ０～ＳＷＰ３とを有する。尚、以下では、抵抗素子ＲＰ０～ＲＰ３の電気抵抗値についてもＲＰ０～ＲＰ３とそれぞれ表記する。バイパススイッチＳＷＰ０～ＳＷＰ３は、制御信号ＢＰ０～ＢＰ３に従って開閉される。従って、可変抵抗器１２５ＰによるノードＮ２４及びノードＮ２１間の電気抵抗値Ｒｐは、制御信号ＢＰ０～ＢＰ３によって制御される。
　同様に、可変抵抗器１２５Ｎは、ノードＮ２１及びノードＮ２５の間に直列接続された、複数の抵抗素子ＲＮ０～ＲＮ３と、複数の抵抗素子ＲＮ０～ＲＮ３のそれぞれと並列接続されたバイパススイッチＳＷＮ０～ＳＷＮ３とを有する。尚、以下では、抵抗素子ＲＮ０～ＲＮ３の電気抵抗値についてもＲＮ０～ＲＮ３とそれぞれ表記する。バイパススイッチＳＷＮ０～ＳＷＮ３は、制御信号ＢＮ０～ＢＮ３に従って開閉される。従って、可変抵抗器１２５ＮによるノードＮ２５及びノードＮ２１間の電気抵抗値Ｒｎは、制御信号ＢＮ０～ＢＮ３によって制御される。
　トランジスタＴＰＰのゲートには、第１の補正電圧発生回路１１０からの第１の電圧Ｖ１が入力される。トランジスタＴＰＮのゲートには、オペアンプ１００に入力される基準電圧ＶＲＩＮが入力される。従って、ノードＮ２２には、第１の電圧Ｖ１及び基準電圧ＶＲＩＮの電圧差を差動増幅した電圧が出力される。
　この際に、トランジスタＴＰＰを含む電流経路内の可変抵抗器１２５Ｐの電気抵抗値Ｒｐと、トランジスタＴＰＮを含む電流経路内の可変抵抗器１２５Ｎの電気抵抗値Ｒｎとに差を設けることで、等価的に、第１の電圧Ｖ１に対して、上記電気抵抗差による第２のオフセット補正電圧ΔＶ２をさらに加算した電圧（ＶＩＮ＋ΔＶ１＋ΔＶ２）と、基準電圧ＶＲＩＮとの差動増幅を行うことができる。
　特に、差動増幅のオフセットを解消するためには、トランジスタＴＰＰのゲート電圧（Ｖ１＋ΔＶ１）と、ノードＮ２１の電圧（Ｖｔａｉｌ）との電圧差、及び、トランジスタＴＰＮのゲート電圧とＶｔａｉｌとの電圧差とを均衡させることで、ΔＶ１＝ΔＶ２とすることができる。
　例えば、第１の補正電圧が正（ΔＶ１＞０）のときには、Ｒｐ＞Ｒｎとして、可変抵抗器１２５Ｐにおける電圧降下量を可変抵抗器１２５Ｎでの電圧降下量よりもΔＶ２多くすることにより、Ｖｔａｉｌ－（ＶＩＮ＋ΔＶ１＋ΔＶ２）＝Ｖｔａｉｌ－ＶＲＩＮとなるように、正の補正電圧ΔＶ１に対して、補正電圧ΔＶ２（ΔＶ２＞０）を発生することができる。
　一方で、第１の補正電圧が負（ΔＶ１＜０）のときには、Ｒｎ＞Ｒｐとして、可変抵抗器１２５Ｎにおける電圧降下量を可変抵抗器１２５Ｐでの電圧降下量よりもΔＶ２多くすることにより、Ｖｔａｉｌ－（ＶＩＮ＋ΔＶ１）＝Ｖｔａｉｌ＋ΔＶ２－ＶＲＩＮとなるように、負の補正電圧ΔＶ１に対して、ΔＶ１＞０のときとは逆の極性で補正電圧ΔＶ２を発生することができる。
　補正電圧ΔＶ２を、可変抵抗器１２５Ｐにおける電圧降下からの可変抵抗器１２５Ｎでの電圧降下の減算値と定義すると、ΔＶ２＝（Ｒｎ－Ｒｐ）・（Ｉｂｉａｓ２１）／２、となる。抵抗差（Ｒｎ－Ｒｐ）は、制御信号ＢＰ０～ＢＰ３及びＢＮ０～ＢＮ３の組み合わせによって、正値、負値、及び、ゼロのいずれにも設定できるので、補正電圧ΔＶ２についても、ΔＶ２＞０、Ｖ２＜０、及び、ΔＶ２＝０のいずれにも制御可能である。このように、第２の補正電圧発生回路１２０では、等価的に、第２の電圧Ｖ２＝ＶＩＮ＋ΔＶ１＋ΔＶ２を、出力段１５０に出力することができる。
　特に、ボルテージフォロワ接続の下でＶＯＵＴ＝ＶＩＮとなるように、制御信号ＢＰ０～ＢＰ３及びＢＮ０～ＢＮ３を調整すると、ＶＯＵＴ＝ＶＩＮ＋ΔＶ１＋ΔＶ２によってオフセットが補正された状態とすることができる。言い換えると、オペアンプ１００のオフセット電圧Ｖｏｆｆｓｅｔに対して、第２の補正電圧発生回路１２０では、ΔＶ１＋ΔＶ２＝－Ｖｏｆｆｓｅｔとなるように、第１の補正電圧ΔＶ１に従って補正電圧ΔＶ２を発生することができる。
　第２の補正電圧発生回路１２０において、可変抵抗器１２５Ｐに含まれる複数の抵抗素子ＲＰ０～ＲＰ３は、負の温度係数を有する抵抗素子によって構成される。代表的には、ＣＭＯＳプロセス中で半導体系の材料、例えば、非シリサイドのＰ型ポリシリコン抵抗、或いは、非シリサイドＮ型ポリシリコン抵抗、又は、負の温度係数の大きいものとして、非シリサイドＰ型ポリシリコン高抵抗、或いは、非シリサイドのＮ型ポリシリコン高抵抗等を用いて、更には、これらの組み合わせによっても、負の温度係数を有する抵抗素子を構成することができる。
　これに対して、可変抵抗器１２５Ｎに含まれる複数の抵抗素子ＲＮ０～ＲＮ３は、正の温度係数を有する抵抗素子によって構成される。代表的には、金属系の材料、例えば、ポリ抵抗（ＰＯＬＹ抵抗）、Ｐ＋拡散抵抗、Ｎ＋拡散抵抗等を用いて、更には、これらの組み合わせによって、正の温度係数を有する抵抗素子を構成することができる。或いは、正の温度係数の大きな抵抗と、負の温度係数の小さい抵抗の組み合わせによって、正の温度係数を有する抵抗素子を構成することも可能である。同様に、負の温度係数の大きな抵抗と、正の温度係数の小さい抵抗の組み合わせによって、負の温度係数を有する抵抗素子を構成することも可能である。
　第２の補正電圧発生回路１２０では、正の第２の補正電圧ΔＶ２を発生する場合（ΔＶ２＞０）には、バイパススイッチＳＷＮ０～ＳＷＮ３を全てオン（閉）する一方で、バイパススイッチＳＷＰ０～ＳＷＰ３の少なくとも一部をオフ（開）することによって、Ｒｐ＞Ｒｎとすることができる。これにより、負の温度係数を有する抵抗素子ＲＰ０～ＲＰ３の少なくとも一部が電流経路に含まれる一方で、正の温度係数を有する抵抗素子ＲＮ０～ＲＮ３は電流経路に含まれない。この結果、ΔＶ２＞０に設定したときには、温度上昇に伴って、可変抵抗器１２５Ｐの電気抵抗値Ｒｐが低下することでΔＶ２も減少する。即ち、ΔＶ２の温度係数を「負」とすることができる。
　反対に、負の第２の補正電圧ΔＶ２を発生する場合（ΔＶ２＜０）には、バイパススイッチＳＷＰ０～ＳＷＰ３を全てオン（閉）する一方で、バイパススイッチＳＷＮ０～ＳＷＮ３の少なくとも一部をオフ（開）することによって、Ｒｎ＞Ｒｐとすることができる。これにより、正の温度係数を有する抵抗素子ＲＮ０～ＲＮ３の少なくとも一部が電流経路に含まれる一方で、負の温度係数を有する抵抗素子ＲＰ０～ＲＰ３は電流経路に含まれない。この結果、ΔＶ２＜０に設定したときは、温度上昇に伴って、可変抵抗器１２５Ｎの電気抵抗値Ｒｎが上昇することでΔＶ２が増加する。即ち、ΔＶ２の温度係数を「正」とすることができる。
　尚、図５の構成例では、可変抵抗器１２５Ｐ，１２５Ｎを構成するための抵抗素子の個数を４個としているが、任意の複数個の抵抗素子によって可変抵抗器１２５Ｐ，１２５Ｎを構成することが可能である。
　出力段１５０は、トランジスタ１５１及び１５２と、キャパシタ１５３を有する。トランジスタ１５１は、Ｐ型の電界効果トランジスタで構成されて、電源ノードＮｐと、オペアンプ１００の出力ノードＮｏとの間に接続される。トランジスタ１５１は、ゲートに一定のバイアス電圧Ｖｂｉａｓを入力されることで、一定電流を出力する。
　トランジスタ１５２は、Ｎ型の電界効果トランジスタで構成されて、出力ノードＮｏと基準電圧ノードＮｇとの間に接続される。キャパシタ１５３は、出力ノードＮｏと、トランジスタ１５２のゲートとの間に接続される。トランジスタ１５２のゲートは、第２の補正電圧発生回路１２０のノードＮ２２と接続される。これにより、出力ノードＮｏには、入力電圧ＶＩＮに対して、第１の補正電圧ΔＶ１及び第２の補正電圧ΔＶ２が加算された電圧と、基準電圧ＶＲＩＮとを差動増幅した電圧（Ｖａｍｐ）に従った出力電圧ＶＯＵＴが出力される。特に、オペアンプ１００がボルテージフォロワ回路として動作する場合には、ＶＯＵＴ＝ＶＩＮ＋ΔＶ１＋ΔＶ２となる。
　図５において、トランジスタＴＰＰは「第３の電界効果トランジスタ」の一実施例に対応し、トランジスタＴＰＮは「第４の電界効果トランジスタ」の一実施例に対応し、可変抵抗器１２５Ｐは「第１の可変抵抗器」の一実施例に対応し、可変抵抗器１２５Ｎは「第２の可変抵抗器」の一実施例に対応する。又、ノードＮ２１は「第１のノード」の一実施例に対応し、ノードＮ２２は「第２のノード」の一実施例に対応し、ノードＮ２３は「第３のノード」の一実施例に対応し、電流源１２１～１２３は「第２の電流源群」の一実施例に対応する。更に、可変抵抗器１２５Ｐ，１２５Ｎを構成する複数の抵抗素子にそれぞれ配置された複数のバイパススイッチＳＷＰ０～ＳＷＰ３，ＳＷＮ０～ＳＷＮ３は「電気抵抗差可変機構」の一実施例に対応する。
　図６には、第１及び第２の補正電圧発生回路の動作状態を説明する図表が示される。
　図６を参照して、オペアンプ１００のオフセット電圧Ｖｏｆｆｓｅｔは、例えば、第１の補正電圧ΔＶ１及び第２の補正電圧Δ２の両方をゼロ（ΔＶ１＝ΔＶ２＝０）とするように制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４及びＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３を設定した下で、ボルテージフォロワ接続されたオペアンプ１００の入力電圧及び出力電圧の差（Ｖｏｆｆｓｅｔ＝ＶＩＮ－ＶＯＵＴ）として測定することができる。
　オフセット電圧が正のとき（Ｖｏｆｆｓｅｔ＞０）には、第１の補正電圧ΔＶ１及び第２の補正電圧ΔＶ２を負に設定して、Ｖｏｆｆｓｅｔ＋ΔＶ１＋ΔＶ２＝０とすることで、オフセット電圧を補正することができる。反対に、オフセット電圧が負のとき（Ｖｏｆｆｓｅｔ＞０）には、第１の補正電圧ΔＶ１及び第２の補正電圧ΔＶ２を正に設定して、Ｖｏｆｆｓｅｔ＋ΔＶ１＋ΔＶ２＝０とすることで、オフセット電圧を補正することができる。
　このように、第２の補正電圧発生回路１２０では、第１の補正電圧発生回路１１０による第１の補正電圧ΔＶ１と、第２の補正電圧ΔＶ２との極性（正／負）が同じとなるように、制御信号ＢＮ０～ＢＮ３，ＢＰ０～ＢＰ３が設定される。例えば、第１の補正電圧ΔＶ１と、第２の補正電圧ΔＶ２とは同等に設定することができる（ΔＶ１＝ΔＶ２＝－Ｖｏｆｆｓｅｔ／２）。
　上述のように、第１の補正電圧発生回路１１０では、第１の補正電圧ΔＶ１の正／負と、その温度係数の極性（正／負）とは同じであり、第２の補正電圧発生回路１２０では、第２の補正電圧ΔＶ２の正／負と、その温度依存性の正／負とは逆である。この結果、ΔＶ１及びΔＶ２が正のとき、及び、ΔＶ１及びΔＶ２が負のときのいずれにおいても、ΔＶ１の温度係数及びΔＶ２の温度係数は逆極性となることが理解される。尚、ΔＶ１の温度係数は「第１の温度係数］に対応し、ΔＶ２の温度係数は「第２の温度係数］に対応する。
　次に、図７及び図８を用いて、オフセット電圧の補正動作の一例を説明する。図７には、オフセット電圧が負のとき（Ｖｏｆｆｓｅｔ＜０）の、第１の補正電圧発生回路１１０及び第２の補正電圧発生回路１２０の動作を説明する図表が示される。
　図７を参照して、Ｖｏｆｆｓｅｔ＝０［ｍｖ］のときには、ΔＶ１＝ΔＶ２＝０である一方で（正側補正レベル＝「０」）、Ｖｏｆｆｓｅｔ＝－２［ｍｖ］のときには、ΔＶ１＝ΔＶ２＝１［ｍｖ］とすることで（正側補正レベル＝「１」）、オフセット電圧が補正される。同様に、Ｖｏｆｆｓｅｔ＝－４［ｍｖ］のときにはΔＶ１＝ΔＶ２＝２［ｍｖ］とし（正側補正レベル＝「２」）、Ｖｏｆｆｓｅｔ＝－６［ｍｖ］のときにはΔＶ１＝ΔＶ２＝３［ｍｖ］とすることで（正側補正レベル＝「３」）、オフセット電圧を補正することができる。
　ここで、図３の第１の補正電圧発生回路１１０において、トランジスタＴＰ１１及びＴＮ１１のＷ／Ｌ＝１０００とし、トランジスタＴＰ１２，ＴＰ１３，ＴＰ１４及びＴＮ１２，ＴＮ１３，ＴＮ１４の各々のＷ／Ｌ＝２５に設計されているものとする。
　正側補正レベル＝「３」では、トランジスタＴＰ１１～ＴＰ１４に対しては、トランジスタＴＰ１１のゲートに入力電圧ＶＩＮが入力される一方で、トランジスタＴＰ１２～ＴＰ１４のゲートには電源電圧ＶＤＤＡが入力されるように、制御信号Ｂ１１～Ｂ１４が設定される。これに対して、制御信号Ｂ２１～Ｂ２４は、トランジスタＴＰ２１～ＴＰ２４の各ゲートがノードＮ１３と接続されるように設定される。
　このとき、図４のトランジスタＴＰ１のＷ／Ｌ＝１０００であり、トランジスタＴＰ２のＷ／Ｌ＝１０７５であるので、（ｋ２／ｋ１）＝１．０７５となる。又、Ｔ＝３００［Ｋ］において、熱電圧ＶＴ（ＶＴ＝ｋ・Ｔ／ｑ）は約２６［ｍｖ］であるので、式（７），（８）において、プロセス値からη＝１．６６であるものとすると、式（７）より、ΔＶ１≒３［ｍＶ］かつ、式（８）より、ｄ（ΔＶ１）／ｄＴ≒６００μ［Ｖ／ｄｅｇ］となる。
　正側補正レベル＝「１」では、正側補正レベル＝「３」のときと比較して、トランジスタＴＰ２２～ＴＰ２４のうちの２つのゲートに電源電圧ＶＤＤＡを入力することで、トランジスタＴＰ１のＷ／Ｌ＝１０００に対して、トランジスタＴＰ２のＷ／Ｌ＝１０２５とする。この結果、（ｋ２／ｋ１）＝１．０２５に対して、ΔＶ１≒１［ｍＶ］かつ、式（８）より、ｄ（ΔＶ１）／ｄＴ≒２００μ［Ｖ／ｄｅｇ］とすることができる。
　同様に、正側補正レベル＝「２」では、正側補正レベル＝「３」のときと比較して、トランジスタＴＰ２２～ＴＰ２４のうちの１つのゲートに電源電圧ＶＤＤＡを入力することで、トランジスタＴＰ１のＷ／Ｌ＝１０００に対して、トランジスタＴＰ２のＷ／Ｌ＝１０５０とする。この結果、（ｋ２／ｋ１）＝１．０５０に対して、ΔＶ１≒２［ｍＶ］かつ、式（８）より、ｄ（ΔＶ１）／ｄＴ≒４００μ［Ｖ／ｄｅｇ］とすることができる。
　一方で、図６の第２の補正電圧発生回路１２０では、電流源１２１～１２３について、温度依存性を抑制して、Ｉｂｉａｓ２２＝Ｉｂｉａｓ２３＝１００［ｎＡ］、すなわち、電流源１２１の出力電流Ｉｂｉａｓ２１＝２００［ｎＡ］に設計される。更に、抵抗素子ＲＰ０～ＲＰ３及びＲＮ０～ＲＮ３の電気抵抗値は１０［ｋΩ］とすることができる。
　正側補正レベル＝「１」のときには、バイパススイッチＳＷＮ０～ＳＷＮ３，ＳＷＰ１～ＳＷＰ３をオン（閉）する一方で、バイパススイッチＳＷＰ０のみをオフ（開）することで、可変抵抗器１２５ＰでのＲｐ＝１０［ｋΩ］（一方で、Ｒｎ＝０）として、ΔＶ１＝１００［ｎＡ］×１０［ｋΩ］＝１［ｍＶ］を発生することができる。
　同様に、正側補正レベル＝「２」のときには、バイパススイッチＳＷＮ０～ＳＷＮ３，ＳＷＰ２～ＳＷＰ３をオン（閉）する一方で、バイパススイッチＳＷＰ０及びＳＷＰ１をオフ（開）することで、可変抵抗器１２５ＰでのＲｐ＝２０［ｋΩ］（一方で、Ｒｎ＝０）として、ΔＶ１＝１００［ｎＡ］×２０［ｋΩ］＝２［ｍＶ］を発生することができる。又、正側補正レベル＝「３」のときには、バイパススイッチＳＷＮ０～ＳＷＮ３，ＳＷＰ３をオン（閉）する一方で、バイパススイッチＳＷＰ０～ＳＷＰ２をオフ（開）することで、可変抵抗器１２５ＰでのＲｐ＝３０［ｋΩ］（一方で、Ｒｎ＝０）として、ΔＶ１＝１００［ｎＡ］×３０［ｋΩ］＝３［ｍＶ］を発生することができる。
　第２の補正電圧発生回路１２０での第２の補正電圧ΔＶ２の温度係数は、第１の補正電圧発生回路１１０での第１の補正電圧ΔＶ１の温度係数を相殺するように設定される。即ち、ΔＶ２＝１［ｍｖ］である正側補正レベル＝「１」のときに、ΔＶ２の温度係数が－２００μ［Ｖ／ｄｅｇ］となるように、正側補正レベル＝「１」のときに電流が通過する抵抗素子ＲＰ０の温度係数［Ω／ｄｅｇ］が決められる。
　同様に、ΔＶ２＝２［ｍｖ］である正側補正レベル＝「２」のときに、電流が通過する抵抗素子ＲＰ０及びＲＰ１の温度係数の平均値に依存するΔＶ２の温度係数が－４００μ［Ｖ／ｄｅｇ］となるように、上記抵抗素子ＲＰ０の温度係数を考慮して、抵抗素子ＲＰ１の温度係数［Ω／ｄｅｇ］が決められる。
　又、ΔＶ２＝３［ｍｖ］である正側補正レベル＝「３」のときに、電流が通過する抵抗素子ＲＰ０～ＲＰ２の温度係数の平均値に依存するΔＶ２の温度係数が－６００μ［Ｖ／ｄｅｇ］となるように、上記抵抗素子ＲＰ０及びＲＰ１の温度係数を考慮して、抵抗素子ＲＰ２の温度係数［Ω／ｄｅｇ］が更に決められる。
　尚、正側補正レベル＝「０」のときには、第１の補正電圧発生回路１１０では、（ｋ２／ｋ１）＝１．０となるように、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４が設定されて、ΔＶ１＝０となる。第２の補正電圧発生回路１２０では、バイパススイッチＳＷＰ０～ＳＷＰ３及びＳＷＮ０～ＳＷＮ３の各々をオン（閉）するように制御信号ＢＰ０～ＢＰ３及びＢＮ０～ＢＮ３が設定することで、Ｒｎ＝Ｒｐ＝０とされて、ΔＶ２＝０となる。
　この結果、正側補正レベル＝「１」では、ΔＶ１＝ΔＶ２＝１［ｍｖ］として、トータル補正電圧（ΔＶ１＋ΔＶ２）＝２［ｍＶ］となるので、Ｖｏｆｆｓｅｔ＝－２［ｍｖ］を補正することができる。同様に、正側補正レベル＝「２」では（ΔＶ１＝ΔＶ２＝２［ｍｖ］）、トータル補正電圧（ΔＶ１＋ΔＶ２）＝４［ｍＶ］により、Ｖｏｆｆｓｅｔ＝－４［ｍｖ］を補正することができる。又、正側補正レベル＝「３」では（ΔＶ１＝ΔＶ２＝３［ｍｖ］）、トータル補正電圧（ΔＶ１＋ΔＶ２）＝６［ｍＶ］により、Ｖｏｆｆｓｅｔ＝－６［ｍｖ］を補正することができる。
　次に、図８には、オフセット電圧が正のとき（Ｖｏｆｆｓｅｔ＞０）の、第１の補正電圧発生回路１１０及び第２の補正電圧発生回路１２０の動作を説明する図表が示される。
　図８を参照して、Ｖｏｆｆｓｅｔ＝０［ｍｖ］のときには、ΔＶ１＝ΔＶ２＝０である一方で（負側補正レベル＝「０」）、Ｖｏｆｆｓｅｔ＝２［ｍｖ］のときには、ΔＶ１＝ΔＶ２＝－１［ｍｖ］とすることで（負側補正レベル＝「１」）、オフセット電圧が補正される。同様に、Ｖｏｆｆｓｅｔ＝４［ｍｖ］のときにはΔＶ１＝ΔＶ２＝－２［ｍｖ］とし（負側補正レベル＝「２」）、Ｖｏｆｆｓｅｔ＝６［ｍｖ］のときにはΔＶ１＝ΔＶ２＝－３［ｍｖ］とすることで（負側補正レベル＝「３」）、オフセット電圧を補正することができる。
　負側補正レベル＝「３」では、正側補正レベル＝「３」のときとは反対に、トランジスタＴＰ１１～ＴＰ１４の各ゲートに入力電圧ＶＩＮが入力されるように、制御信号Ｂ１１～Ｂ１４が設定される。更に、制御信号Ｂ２１～Ｂ２４は、トランジスタＴＰ２１のゲートがノードＮ１３と接続される一方で、トランジスタＴＰ２２～ＴＰ２４の各ゲートに電源電圧ＶＤＤＡが入力されるように設定される。
　これにより、図４のトランジスタＴＰ１のＷ／Ｌ＝１０７５であり、トランジスタＴＰ２のＷ／Ｌ＝１０００であるので、（ｋ２／ｋ１）＝１／１．０７５となる。ｌｎ（１／１．０７５）＝－ｌｎ（１．０７５）であるので、正側補正レベル＝「３」のときとは極性が反転されて、ΔＶ１≒－３［ｍＶ］、かつ、ｄ（ΔＶ１）／ｄＴ≒－６００μ［Ｖ／ｄｅｇ］となる。
　同様に、負側補正レベル＝「１」では、トランジスタＴＰ２のＷ／Ｌ＝１０００に対して、トランジスタＴＰ１のＷ／Ｌ＝１０２５とするように、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４を設定することで、（ｋ２／ｋ１）＝－１／１．０２５として、ｌｎ（ｋ２／ｋ１）＝－ｌｎ（１．０２５）とすることができる。この結果、正側補正レベル＝「１」のときと極性を反転して、ΔＶ１≒－１［ｍＶ］かつ、ｄ（ΔＶ１）／ｄＴ≒－２００μ［Ｖ／ｄｅｇ］とすることができる。
　又、負側補正レベル＝「２」では、トランジスタＴＰ２のＷ／Ｌ＝１０００に対して、トランジスタＴＰ１のＷ／Ｌ＝１０５０とするように、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４を設定することで、（ｋ２／ｋ１）＝－１／１．０５として、ｌｎ（ｋ２／ｋ１）＝－ｌｎ（１．０５）とすることができる。この結果、正側補正レベル＝「２」のときと極性を反転して、ΔＶ１≒－２［ｍＶ］かつ、ｄ（ΔＶ１）／ｄＴ≒－４００μ［Ｖ／ｄｅｇ］とすることができる。
　一方で、図６の第２の補正電圧発生回路１２０では、負側補正レベル＝「１」のときには、バイパススイッチＳＷＰ０～ＳＷＰ３，ＳＷＮ１～ＳＷＮ３をオン（閉）する一方で、バイパススイッチＳＷＮ０のみをオフ（開）することで、可変抵抗器１２５ＮでのＲｎ＝１０［ｋΩ］（一方で、Ｒｐ＝０）として、Ｉｂｉａｓ２３＝１００［ｎＡ］の通過によりΔＶ１＝－１［ｍＶ］を発生することができる。
　又、負側補正レベル＝「２」のときには、バイパススイッチＳＷＰ０～ＳＷＰ３，ＳＷＮ２～ＳＷＮ３をオン（閉）する一方で、バイパススイッチＳＷＮ０及びＳＷＮ１をオフ（開）することで、可変抵抗器１２５ＮでのＲｎ＝２０［ｋΩ］（一方で、Ｒｐ＝０）として、Ｉｂｉａｓ２３＝１００［ｎＡ］の通過によりΔＶ１＝－２［ｍＶ］を発生することができる。
　同様に、負側補正レベル＝「３」のときには、バイパススイッチＳＷＰ０～ＳＷＰ３，ＳＷＮ３をオン（閉）する一方で、バイパススイッチＳＷＮ０～ＳＷＮ２をオフ（開）することで、可変抵抗器１２５ＮでのＲｎ＝３０［ｋΩ］（一方で、Ｒｐ＝０）として、Ｉｂｉａｓ２３＝１００［ｎＡ］の通過によりΔＶ１＝－３［ｍＶ］を発生することができる。
　抵抗素子ＲＮ０の温度係数［Ω／ｄｅｇ］については、負側補正レベル＝「１」のときに、ΔＶ２の温度係数が２００μ［Ｖ／ｄｅｇ］となるように決めることができる。更に、抵抗素子ＲＮ１の温度係数は、負側補正レベル＝「２」のときに、電流が通過する抵抗素子ＲＮ０及びＲＮ１の温度係数の平均値に依存するΔＶ２の温度係数が４００μ［Ｖ／ｄｅｇ］となるように、上記抵抗素子ＲＮ０の温度係数を考慮して決めることができる。同様に、抵抗素子ＲＮ２の温度係数は、負側補正レベル＝「３」のときに、電流が通過する抵抗素子ＲＮ０～ＲＮ２の温度係数の平均値に依存するΔＶ２の温度係数が６００μ［Ｖ／ｄｅｇ］となるように、上記抵抗素子ＲＮ０及びＲＮ１の温度係数を考慮して、決めることができる。
　尚、負側補正レベル＝「０」のときの第１の補正電圧発生回路１１０及び第２の補正電圧発生回路１２０の動作は、正側補正レベル＝「０」のときと同様であるので、詳細な説明は繰り返さない。
　この結果、負側補正レベル＝「１」では、ΔＶ１＝ΔＶ２＝－１［ｍｖ］として、トータル補正電圧（ΔＶ１＋ΔＶ２）＝－２［ｍＶ］となるので、Ｖｏｆｆｓｅｔ＝２［ｍｖ］を補正することができる。同様に、負側補正レベル＝「２」では（ΔＶ１＝ΔＶ２＝－２［ｍｖ］）、トータル補正電圧（ΔＶ１＋ΔＶ２）＝－４［ｍＶ］により、Ｖｏｆｆｓｅｔ＝４［ｍｖ］を補正することができる。又、負側補正レベル＝「３」では（ΔＶ１＝ΔＶ２＝－３［ｍｖ］）、トータル補正電圧（ΔＶ１＋ΔＶ２）＝－６［ｍＶ］により、Ｖｏｆｆｓｅｔ＝６［ｍｖ］を補正することができる。
　図７及び図８を通じて、正側及び負側の各補正レベルにおいて、第１の補正電圧ΔＶ１の温度係数と、第２の補正電圧ΔＶ２の温度係数とは、絶対値が同一、かつ、極性が逆となるように制御される。
　第１及び第２の補正電圧ΔＶ１，ΔＶ２の特性は、図９に示すような温度特性を有することになる。図９には、オフセット電圧Ｖｏｆｆｓｅｔ＜０で、第１の補正電圧ΔＶ１及び第２の補正電圧ΔＶ２が正であるときの例が示される。
　図９を参照して、図７で説明したオフセット補正動作により、調整時の温度Ｔｒにて、ΔＶ１＝ΔＶ２、かつ、ΔＶ１＋ΔＶ２＋Ｖｏｆｆｓｅｔ＝０となるように、第１の補正電圧発生回路１１０の制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４、及び、第２の補正電圧発生回路１２０の制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３が設定される。
　制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４、及び、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３が固定された下で、温度が変化すると、第１の補正電圧ΔＶ１及び第２の補正電圧ΔＶ２は、図７で説明した温度係数［Ｖ／ｄｅｇ］に従って変化する。
　図７で説明したように、第１の補正電圧ΔＶ１の温度係数と、第２の補正電圧ΔＶ２の温度係数とは、絶対値が同一、かつ、極性が逆とされている。このため、温度変化による第１の補正電圧ΔＶ１の変化量と、第２の補正電圧ΔＶ２の変化量とが相殺されることにより、トータル補正電圧（ΔＶ１＋ΔＶ２）を、温度変化に対して一定に維持することができる。
　図１０には、実施の形態１に係るオフセット補正回路が適用されたオペアンプの出力電圧特性を示す概念図が示される。
　図１０を参照して、オペアンプ１００に存在する、比較的微少なオフセット電圧Ｖｏｆｆｓｅｔは、図９に示したトータル補正電圧（ΔＶ１＋ΔＶ２）によって補正される。この結果、例えば、ボルテージフォロワ接続されたオペアンプ１００において、温度変化に対応してＶＯＵＴ＝ＶＩＮに維持するように、オフセット電圧Ｖｏｆｆｓｅｔの影響を排除することが可能である。
　この際に、第１の補正電圧発生回路１１０による第１の補正電圧ΔＶ１の温度係数と、第２の補正電圧発生回路１２０による第２の補正電圧ΔＶ２の温度係数とを逆極性としているので、温度依存性を有する素子を用いて第１の補正電圧発生回路１１０及び第２の補正電圧発生回路１２０を構成しても、温度変化に対するΔＶ１＋ΔＶ２の変動を抑制することで、温度ドリフトを抑制したオフセット補正機能を実現することができる。
　図９及び図１０とは反対に、オフセット電圧Ｖｏｆｆｓｅｔ＞０の場合にも、図８で説明したオフセット補正動作により、調整時の温度下で、ΔＶ１＋ΔＶ２＋Ｖｏｆｆｓｅｔ＝０（ΔＶ１＜０，ΔＶ２＜０）となるとともに、第１の補正電圧ΔＶ１の温度係数と、第２の補正電圧ΔＶ２の温度係数とは、絶対値が同一、かつ、極性が逆とすることができる。この結果、図９及び図１０と同様に、温度ドリフトを抑制したオフセット電圧補正を行うことが可能である。
　尚、図９に示したように、ΔＶ１＝ΔＶ２＝－Ｖｏｆｆｓｅｔ／２（ΔＶ１：ΔＶ２＝０．５：０．５）としてオフセット電圧Ｖｏｆｆｓｅｔを補正することにより、極性が反対であるΔＶ１の温度係数及びΔＶ２の温度係数の絶対値を同一とすることで、温度変化に対してΔＶ１＋ΔＶ２を一定値として、温度ドリフトを抑制することができる。
　一方で、ΔＶ１：ΔＶ２＝ｘ：（１－ｘ）において、ｘ≠０．５としても、同様に温度ドリフトを同様に抑制することが可能である。具体的には、ΔＶ１の温度係数の絶体値：ΔＶ１の温度係数の絶体値＝（１－ｘ）：ｘ、即ち、ΔＶ１：ΔＶ２の逆比とすることで、温度変化に対してΔＶ１＋ΔＶ２を一定に維持して、温度ドリフトを抑制することができる。
　実施の形態１の変形例．
　実施の形態１の変形例では、第２の補正電圧発生回路１２０（図５）の電流源１２１の好ましい構成例について説明する。
　図１１は、実施の形態１の変形例に係る電流源の第１の構成例を説明する回路図である。
　図１１を参照して、電流源１２１は、トランジスタＴＰ１５，ＴＰ１６，ＴＮ１５，ＴＮ１６と、バイアス抵抗素子Ｒｂｉａｓとを有する。以下では、バイアス抵抗素子Ｒｂｉａｓの電気抵抗値（バイアス抵抗値）もＲｂｉａｓと表記する。
　トランジスタＴＰ１５及びＴＰ１６の各々は、ｐ型の電界効果トランジスタで構成される。トランジスタＴＰ１５は、電源ノードＮｐ及びノードＮ１５の間に接続される。トランジスタＴＰ１６は、電源ノードＮｐ及びノードＮ１６の間に接続される。トランジスタＴＰ１５及びＴＰ１６のゲートは、ノードＮ１５と共通に接続される。
　トランジスタＴＮ１５及びＴＮ１６の各々は、ｎ型の電界効果トランジスタで構成される。トランジスタＴＮ１５及び抵抗素子Ｒｂｉａｓは、ノードＮ１５及びノードＮ２１（図５）の間に直列接続される。トランジスタＴＮ１６は、ノードＮ１６及びノードＮ１７の間に接続され、バイアス抵抗素子Ｒｂｉａｓは、ノードＮ１７及び基準電圧ノードＮｇ（ＧＮＤＡ）の間に接続される。トランジスタＴＮ１５のゲートは、ノードＮ１６と接続され、トランジスタＴＮ１６のゲートは、ノードＮ１７と接続される。
　図１１の電流源１２１の出力電流Ｉｂｉａｓ２１は、ノードＮ１７の電圧ＶＢ１及びバイアス抵抗値Ｒｂｉａｓによって示される（ＶＢ１／Ｒｂｉａｓ）に比例する。バイアス抵抗素子Ｒｂｉａｓを温度依存性が抑制された低ＴＣＲ（抵抗温度係数）の素子で構成することで、図５に示された、抵抗素子ＲＰ０～ＲＰ３，ＲＮ０～ＲＮ３の温度依存性のみの調整によって、第２の補正電圧発生回路１２０による第２の補正電圧ΔＶ２の温度係数を適切に設定することが可能となる。
　或いは、図２３に示された電流源１２１ｘを、図１１の電流源１２１に代えて用いることで、ノードＮ２１に対して温度依存性を有する出力電流Ｉｂｉａｓ２１を出力することも可能である。
　図２３を図１１と比較すると、図２３に示された電流源１２１ｘは、図１１の電流源１２１において、バイアス抵抗素子Ｒｂｉａｓに代えて、バイアス抵抗可変回路１２４ｘが配置されている。
　バイアス抵抗可変回路１２４ｘは、負の温度係数を有する抵抗素子ＲｂｉａｓＰと、正の温度特性を有する抵抗素子ＲｂｉａｓＮと、切換スイッチＳＷｂＰ、ＳＷｂＮとを有する。抵抗素子ＲｂｉａｓＰ及びＲｂｉａｓＮの各電気抵抗値は、図１１のＲｂｉａｓと同等である。抵抗素子ＲｂｉａｓＰ及びＲｂｉａｓＮは、切換スイッチＳＷｂＰ及びＳＷｂＮを経由して、ノードＮ１７及びＮ２１の間に並列接続される。
　制御信号ＢＰ及びＢＮに従って切換スイッチＳＷｂＰ及びＳＷｂＮを選択的にオンすることにより、抵抗素子ＲｂｉａｓＰ及びＲｂｉａｓＮの一方を、図１１でのバイアス抵抗素子ＲｂｉａｓとしてノードＮ１７及びＮ２１の間に選択的に接続することができる。具体的には、第１の補正電圧が正（ΔＶ１＞０）であり、第１の補正電圧ΔＶ１の温度係数が正であるときには、切換スイッチＳＷｂＰをオンして、負の温度係数を有する抵抗素子ＲｂｉａｓＰをバイアス抵抗素子Ｒｂｉａｓとして用いることにより、（ＶＢ１／Ｒｂｉａｓ）に従った電流源１２１ｘの出力電流Ｉｂｉａｓ２１に負の温度係数を持たせることができる。
　反対に、第１の補正電圧が負（ΔＶ１＜０）であり、第１の補正電圧ΔＶ１の温度係数が負であるときには、切換スイッチＳＷｂＮをオンして、正の温度係数を有する抵抗素子ＲｂｉａｓＮをバイアス抵抗素子Ｒｂｉａｓとして用いることにより、電流源１２１ｘの出力電流Ｉｂｉａｓ２１に正の温度係数を持たせることができる。
　このように、電流源１２１ｘによれば、第１の補正電圧Δ１の極性に従って、第１の補正電圧Δ１とは逆極性の温度係数を有する電流をノードＮ２１へ供給することができる。或いは、図２４に示された電流源１２１ｙを、図１１の電流源１２１に代えて用いることにより、ノードＮ２１に出力される出力電流Ｉｂｉａｓ２１の温度係数の極性及び絶対値の両方を可変制御することも可能である。
　図２４に示された電流源１２１ｘは、図１１の電流源１２１において、バイアス抵抗素子Ｒｂｉａｓに代えて、バイアス抵抗可変回路１２４ｙが配置されている。
　バイアス抵抗可変回路１２４ｙは、負の温度係数を有する抵抗素子ＲｂＰ０～ＲｂＰ３と、正の温度特性を有する抵抗素子ＲｂＮ０～ＲｂＮ３と、切換スイッチＳＷｂＰ０～ＳＷｂＰ３及びＳＷｂＮ０～ＳＷｂＮ３とを含む。抵抗素子ＲｂＰ０～ＲｂＰ３及びＲｂＮ０～ＲｂＮ３は、切換スイッチＳＷｂＰ０～ＳＷｂＰ３及びＳＷｂＮ０～ＳＷｂＮ３を経由して、ノードＮ１７及びＮ２１の間に並列接続される。
　抵抗素子ＲｂＰ０～ＲｂＰ３及びＲｂＮ０～ＲｂＮ３の各電気抵抗値は、図１１のＲｂｉａｓと同等である。一方で、抵抗素子ＲｂＰ０～ＲｂＰ３は、温度係数（負）の絶対値がそれぞれ異なるように構成される。同様に、抵抗素子ＲｂＮ０～ＲｂＮ３は、温度係数（正）の絶対値がそれぞれ異なるように構成される。
　例えば、制御信号ＢＰ０～ＢＰ３及びＢＮ０～ＢＮ３に従って切換スイッチＳＷｂＰ０～ＳＷｂＰ３及びＳＷｂＮ０～ＳＷｂＮ３のうちの１つを選択的にオンすることにより、抵抗素子ＲｂＰ０～ＲｂＰ３及びＲｂＮ０～ＲｂＮ３のうちの１つを、図１１でのバイアス抵抗素子ＲｂｉａｓとしてノードＮ１７及びＮ２１の間に選択的に接続することができる。
　具体的には、第１の補正電圧が正（ΔＶ１＞０）であり、第１の補正電圧ΔＶ１の温度係数が正であるときには、切換スイッチＳＷｂＰ０～ＳＷｂＰ３のうちの１つをオンして、負の温度係数を有する抵抗素子ＲｂＰ０～ＲｂＰ３のうちの１つをバイアス抵抗素子Ｒｂｉａｓとして用いることにより、（ＶＢ１／Ｒｂｉａｓ）に従った電流源１２１ｙの出力電流Ｉｂｉａｓ２１に負の温度係数を持たせることができる。又、抵抗素子ＲｂＰ０～ＲｂＰ３の選択により、温度係数（負）の絶対値についても可変制御することが可能となる。例えば、図７に示されたように、補正電圧ΔＶ１（ΔＶ１＞０）の絶対値が大きい程、温度係数（負）の絶対値が大きい抵抗素子をバイアス抵抗素子Ｒｂｉａｓとして選択することができる。
　反対に、第１の補正電圧が負（ΔＶ１＜０）であり、第１の補正電圧ΔＶ１の温度係数が負であるときには、切換スイッチＳＷｂＮ０～ＳＷｂＮ３のうちの１つをオンして、正の温度係数を有する抵抗素子ＲｂＮ０～ＲｂＮ３のうちの１つをバイアス抵抗素子Ｒｂｉａｓとして用いることにより、電流源１２１ｙの出力電流Ｉｂｉａｓ２１に正の温度係数を持たせることができる。又、抵抗素子ＲｂＮ０～ＲｂＮ３の選択により、温度係数（正）の絶対値についても可変制御することが可能となる。例えば、図８に示されたように、補正電圧ΔＶ１（ΔＶ１＜０）の絶対値が大きい程、温度係数（正）の絶対値が大きい抵抗素子をバイアス抵抗素子Ｒｂｉａｓとして選択することができる。
　図２３及び図２４において、バイアス抵抗可変回路１２４ｘ及び１２４ｙは「バイアス抵抗可変機構」の一実施例に対応する。又、電流源１２１ｘ、１２１ｙは「第１の電流源」に対応し、図５の電流源１２２及び１２３は「第２の電流源」及び「第３の電流源」にそれぞれ対応する。
　尚、上述の電流源１２１ｘ，１２１ｙを用いる場合には、可変抵抗器１２５Ｐ，１２５Ｎ（図５）については、各抵抗素子ＲＮ０～ＲＮ３，ＲＰ０～ＲＰ３を温度依存性が抑制された低ＴＣＲ（抵抗温度係数）によって構成することが可能である。この場合には、可変抵抗器１２５Ｐ，１２５Ｎは、抵抗差（Ｒｎ－Ｒｐ）によって補正電圧Δ２の大きさを調整する機能に特化されることとなる。
　図１２は、実施の形態１の変形例に係る電流源の第２の構成例を説明する回路図である。
　図１２に示された電流源１２１は、図１１の構成と比較して、トランジスタＴＮ１５，ＴＮ１６のゲートの接続先が異なる。具体的には、トランジスタＴＮ１５及びＴＮ１６のゲートは、ノードＮ１６に共通に接続される。
　図１２の電流源１２１の出力電流Ｉｂｉａｓ２１は、ノードＮ１６の電圧ＶＢ２及びバイアス抵抗値Ｒｂｉａｓによって示される（ＶＢ１／Ｒｂｉａｓ2）に比例する。このように、バイアス抵抗値Ｒｂｉａｓの２乗に反比例して出力電流Ｉｂｉａｓ２１が変化することにより、バイアス抵抗値Ｒｂｉａｓの変化量に対する、出力電流Ｉｂｉａｓ２１の変化量が大きくなる。従って、図１２の構成の電流源１２１を第２の補正電圧発生回路１２０に適用すると、バイアス抵抗素子Ｒｂｉａｓを、正又は負の温度係数を有する抵抗素子で構成することにより、第２の補正電圧ΔＶ２の温度係数を大きくすることが可能となる。
　図１２の構成においても、電流源１２１のバイアス素子抵抗Ｒｂｉａｓを、バイアス抵抗可変回路１２４ｘ（図２３）又は１２４ｙ（図２４）に置換することが可能である。このようにすると、第１の補正電圧ΔＶ１の極性及び絶対値に連動させて、バイアス抵抗値Ｒｂｉａｓの可変制御範囲を広くすることができる。
　実施の形態２．
　実施の形態１では、オペアンプ１００のオフセット電圧Ｖｏｆｆｓｅｔは、温度変化に対して一定値であることを想定しているため（図１０）、第１の補正電圧発生回路１１０の制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４、及び、第２の補正電圧発生回路１２０の制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３の組み合わせは、１種類に固定されている。この結果、比較的簡易な構成で、かつ、ダイナミックな制御を要することなく、温度ドリフトを抑制した高精度のオフセット電圧補正を実現することができる。
　一方で、近年のセンサインターフェースの分野では、オペアンプ１００のオフセット電圧について、温度変動を含めて、０．１［ｍＶ］レベルの精度を要求するシステムが増加する傾向にある。この結果、オフセット電圧Ｖｏｆｆｓｅｔが一定値であることを前提としたオフセット補正では、精度が不十分となることが懸念される。実施の形態２では、オフセット電圧の温度依存性をさらに補正するためのオフセット補正回路の構成を説明する。
　図１３は、実施の形態２に係るオフセット補正回路が適用されたオペアンプの構成例を説明するブロック図である。
　図１３を参照して、実施の形態２では、オペアンプ１００は、図２（実施の形態１）の構成に加えて、温度検出回路１８０を更に備える。更に、コントローラ１６０には、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４及び制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３の組み合わせが、予め複数パターン定めされている。
　コントローラ１６０は、温度検出回路１８０の出力に応じて、上記複数のパターンのうちの１つのパターンを選択して、第１の補正電圧発生回路１１０に対して制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４を出力するとともに、第２の補正電圧発生回路１２０に対して制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３を出力する。
　図１４には、温度検出回路１８０の構成例が示される。
　図１４を参照して、温度検出回路１８０は、抵抗素子Ｒｄ１～Ｒｄ３と、ダイオードＤ０と、コンパレータ１８５とを有する。以下では、抵抗素子Ｒｄ１～Ｒｄ３の電気抵抗値についても、単に、Ｒｄ１～Ｒｄ３と表記する。
　抵抗素子Ｒｄ１及びＲｄ２は、電源ノードＮｐ及び基準電圧ノードＮｇの間に、ノードＮｉ１を介して直列接続される。抵抗素子Ｒｄ１及びＲｄ２は、同様の温度特性を有するように、例えば、同一材料の素子を用いて構成される。
　抵抗素子Ｒｄ３及びダイオードＤ０は、電源ノードＮｐ及び基準電圧ノードＮｇの間に、ノードＮｉ２を介して直列接続される。
　ノードＮｉ１及びノードＮｉ２は、コンパレータ１８５の２個の入力端子とそれぞれ接続される。コンパレータ１８５は、一方の入力端子（ノードＮｉ１）の電圧と、他方の入力端子（ノードＮｉ２）の電圧との比較結果を示す、温度検出信号ＳＴＤを出力する。温度検出信号ＳＴＤは、ノードＮｉ１の電圧ＶＲが、ノードＮｉ２の電圧ＶＤよりも高いときには、論理ハイレベル（以下、単に「Ｈレベル」とも表記する）に設定される。一方で、温度検出信号ＳＴＤは、ＶＲ＜ＶＤのときには、論理ローレベル（以下、単に「Ｌレベル」とも表記する）に設定される。
　図１５には、温度検出回路１８０の動作例を説明する概念図が示される。
　図１５を参照して、ノードＮｉ１の電圧ＶＲは、抵抗素子Ｒｄ１及びＲｄ２による電源電圧ＶＤＤＡの分圧電圧に相当する。抵抗素子Ｒｄ１及びＲｄ２が同等の温度特性を有することにより、温度変化に対して電気抵抗値Ｒｄ１及びＲｄ２が揃って変化するので、両者の分圧比は一定に維持される。即ち、温度変化に対して、電圧ＶＲは一定である。
　これに対して、ダイオード電流の温度依存性と比較して、抵抗素子Ｒｄ３の温度依存性を高く設計することにより、温度変化に対して、ノードＮｉ２の電圧ＶＤを変化させることができる。例えば、抵抗素子Ｒｄ３に、温度上昇時に電気抵抗が増加する、正の温度係数を有する素子を適用することにより、温度上昇に応じて、ノードＮｉ２の電圧ＶＤは低下する。
　従って、温度変化に対して一定の電圧ＶＲと、温度変化に応じて変化する電圧ＶＤとの比較により、オペアンプ１００の温度Ｔｏ（以下、オペアンプ温度Ｔｏとも称する）と、電圧ＶＲに対応した基準温度ＴＲとの高／低を検出することができる。図１５の例では、Ｔｏ＜ＴＲの領域では、ＶＤ＞ＶＲであるため、温度検出信号ＳＴＤはＨレベルに設定される。一方で、Ｔｏ＞ＴＲの領域では、ＶＤ＜ＶＲであるため、温度検出信号ＳＴＤはＬレベルに設定される。
　抵抗素子Ｒｄ１及びＲｄ２の分圧比を変えることで、電圧ＶＲは自由に設定することができる。例えば、ＶＲ＝Ｖ１～Ｖ３のときに、ＴＲ＝ＴＲ１～ＴＲ３にそれぞれ設定することができる。従って、基準温度ＴＲが異なるＮ個（Ｎ：自然数）の温度検出回路１８０を配置することにより、オペアンプ温度Ｔｏが（Ｎ＋１）個の温度領域のいずれに入っているかを検知することが可能となる。以下では、１個の温度検出回路１８０を配置して、オペアンプ温度Ｔｏが、常温領域及び高温領域のいずれに入っているかを検知するものとする。
　図１６には、実施の形態２に係るオフセット補正回路が適用されたオペアンプでのオフセット補正のための制御信号のパターンを予め決定するための処理手順を説明するフローチャートが示される。図１６に示されたフローチャートに従って、オペアンプ１００がオンライン動作するまでに、常温領域及び高温領域のそれぞれにおける、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４及び制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３のパターンが決定される。
　ステップＳ１００では、常温におけるオペアンプ１００のオフセット電圧Ｖｏｆｆｓｅｔが計測される。上述のように、ボルテージフォロワ接続されたオペアンプ１００の入力電圧ＶＩＮ及び出力電圧ＶＯＵＴの電圧差（ＶＯＵＴ－ＶＩＮ）によって、オフセット電圧Ｖｏｆｆｓｅｔを計測することができる。
　コントローラ１６０が図７及び図８での正側又は負側の補正レベル＝「０」の動作に従って制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４及び制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３が設定された状態において、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴを検出する電圧センサ（図示せず）の検出値に基づいて、ステップＳ１００の処理を実行することができる。
　ステップＳ１１０では、計測されたオフセット電圧Ｖｏｆｆｓｅｔが予め定められた許容範囲内であるか否かが判定される。オフセット電圧Ｖｏｆｆｓｅｔが許容範囲内でないとき（Ｓ１１０のＮＯ判定時）には、オフセット補正のためのステップＳ１２０及びＳ１３０を実行する。
　ステップＳ１２０では、計測されたオフセット電圧Ｖｏｆｆｓｅｔの半分を補正するための第１の補正電圧ΔＶ１が発生されるように、第１の補正電圧発生回路１１０の制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４が設定される。コントローラ１６０は、設定された制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４を、第１の補正電圧発生回路１１０へ出力する。
　上述のように、第１の補正電圧ΔＶ１の正／負及び大きさは、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４によって調整される、図４のトランジスタＴＰ１及びＴＰ２のトランジスタサイズの比（ｋ２／ｋ１）によって決まる。従って、ボルテージフォロワ接続下で、（ＶＯＵＴ－ＶＩＮ）が、ＶｏｆｆｓｅｔからＶｏｆｆｓｅｔ／２に変化するように、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４を設定することで、第１の補正電圧ΔＶ１＝－Ｖｏｆｆｓｅｔ／２を発生させることができる。
　この際に、図７及び図８で説明した補正レベルのように、ステップＳ１００で計測されたオフセット電圧Ｖｏｆｆｓｅｔに対応する制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４の初期値テーブルを予め作成することが可能である。ステップＳ１２０では、補正電圧ΔＶ１の発生下における（ＶＯＵＴ－ＶＩＮ）の計測値が、（Ｖｏｆｆｓｅｔ／２）となるように、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４を初期値から調整することができる。
　ステップＳ１３０では、コントローラ１６０は、ΔＶ２＝－Ｖｏｆｆｓｅｔ／２とするための、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３を、第２の補正電圧発生回路１２０へさらに出力する。具体的には、（Ｖｏｓｅｔ／２）に調整された補正電圧ΔＶ１に加えて、補正電圧ΔＶ２をさらに発生させた状態下での（ＶＯＵＴ－ＶＩＮ）の計測値がゼロとなるように、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３を調整することができる。これにより、ΔＶ１＝ΔＶ２、かつ、ΔＶ１＋ΔＶ２＝－Ｖｏｆｆｓｅｔとすることができる。
　尚、上述のように、第２の補正電圧発生回路１２０は、第１の補正電圧ΔＶ１と同じ極性で第２の補正電圧Δ２を発生する一方で、第２の補正電圧Δ２の温度係数が、第１の補正電圧発生回路１１０における第１の補正電圧Δ１の温度係数とは、逆の極性を有するように構成されている。
　ステップＳ１３０において、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３についても、計測されたオフセット電圧Ｖｏｆｆｓｅｔ（Ｓ１００）に対応させた初期値テーブルを予め作成することが可能である。即ち、ステップＳ１３０においては、補正電圧ΔＶ２の発生下における（ＶＯＵＴ－ＶＩＮ）の計測値がゼロとなるように、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３を初期値から調整することができる。
　ステップＳ１２０及びＳ１３０の処理後における制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４（第１の補正電圧発生回路１１０）、及び、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３（第２の補正電圧発生回路１２０）が、常温領域でのパターンとして、コントローラ１６０に記憶される。
　続いて、ステップＳ２００により、図示しない試験装置等によってオペアンプ１００を高温状態とした状態で、オペアンプ１００のオフセット電圧Ｖｏｆｆｓｅｔが計測される。ステップＳ２００では、コントローラ１６０は、常温領域での制御信号として記憶された、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４（第１の補正電圧発生回路１１０）、及び、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３（第２の補正電圧発生回路１２０）を出力することができる。
　この状態で、オフセット電圧Ｖｏｆｆｓｅｔが許容範囲内であるとき（Ｓ２１０のＹＥＳ判定時）には、ステップＳ３００に処理を進めて、常温領域及び高温領域で共通の制御信号を用いるように、常温領域でのパターンとして記憶された、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４（第１の補正電圧発生回路１１０）、及び、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３（第２の補正電圧発生回路１２０）が、常温領域及び高温領域に共通の制御信号のパターンとして確定される。
　一方で、高温領域では、オフセット電圧Ｖｏｆｆｓｅｔが許容範囲外となるとき（Ｓ２１０のＮＯ判定時）には、Ｓ２２０により、第２の補正電圧発生回路１２０による第２の補正電圧ΔＶ２の温度係数の大きさを変更するように、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３が調整される。
　例えば、高温時の第２の補正電圧ΔＶ２の絶対値を増加するために、温度係数の絶対値が相対的に大きい抵抗素子のバイパススイッチが代替的に開放されるように、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３が常温領域でのパターンから調整される。或いは反対に、高温時の第２の補正電圧ΔＶ２の絶対値を減少するために、温度係数の絶対値が相対的に小さい抵抗素子のバイパススイッチが代替的に開放されるように、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３が常温領域でのパターンから調整される。一方で、第１の補正電圧発生回路１１０の制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４は、常温領域で記憶されたパターンに維持することができる。
　Ｓ２２０における制御信号をコントローラ１６０が出力している状態で、オフセット電圧Ｖｏｆｆｓｅｔの計測及びステップＳ２１０の判定が実行される。オフセット電圧Ｖｏｆｆｓｅｔが許容範囲内となるまで、Ｓ２１０のＮＯ判定時には、Ｓ２２０の処理を繰り返し実行することができる。
　オフセット電圧Ｖｏｆｆｓｅｔが許容範囲内になると（Ｓ２１０のＹＥＳ判定時）には、当該時点での制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３（第２の補正電圧発生回路１２０）が、高温領域でのパターンとして確定される。一方で、第１の補正電圧発生回路１１０の制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４は、常温領域と同じパターンが、高温領域でのパターンとして確定される。
　この結果、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４（第１の補正電圧発生回路１１０）、及び、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３（第２の補正電圧発生回路１２０）の両方について、常温領域及び高温領域のそれぞれでのパターンが確定される。これにより、オペアンプ１００のオフセット補正のための制御信号を予め決定する処理が終了する。
　図１６に示した処理は、オペアンプ１００の試験装置（図示せず）が、オペアンプ１００の入力電圧ＶＩＮ及び出力電圧ＶＯＵＴの電圧センサ（図示せず）から検出値を入力されて、かつ、コントローラ１６０に対して制御信号を変化させる指令を出力する、テストパターンプログラムとして実行することが可能である。確定された、これらの制御信号の複数のパターンは、コントローラ１６０に入力されて記憶される。
　或いは、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴの電圧センサがコントローラ１６０に入力されるように構成して、コントローラ１６０がテストプログラムを実行するよう構成することも可能である。この場合には、コントローラ１６０に対して、テストプログラムの起動指令が入力される。
　図１７は、実施の形態２に係るオフセット補正回路が適用されたオペアンプの動作中におけるオフセット補正のための制御信号の設定処理を説明するフローチャートである。図１７に示された処理は、コントローラ１６０によって実行される。
　図１７を参照して、コントローラ１６０は、ステップＳ４００により、温度検出回路（図１３）からの温度検出信号ＳＴＤに基づいて温度領域を判定とする。ＳＴＤ＝Ｈレベルのとき（Ｓ４００のＮＯ判定時）には、ステップＳ４１０により、コントローラ１６０に記憶された、常温領域及び高温領域のうちのパターンのうちの、常温領域のパターンに従って、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４、及び、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３が、第１の補正電圧発生回路１１０及び第２の補正電圧発生回路１２０に対してそれぞれ出力される。
　一方で、コントローラ１６０は、ＳＴＤ＝Ｌレベルのとき（Ｓ４００のＮＯ判定時）には、ステップＳ４２０により、高温領域のパターンに従って、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４、及び、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３が、第１の補正電圧発生回路１１０及び第２の補正電圧発生回路１２０に対してそれぞれ出力する。この結果、常温領域及び高温領域の間では、第２の補正電圧ΔＶ２の温度係数が変化する。
　図１８には、実施の形態２に係るオフセット補正回路の動作例を説明する概念図が示される。更に，図１９には、実施の形態２に係るオフセット補正回路が適用されたオペアンプの出力電圧特性を示す概念図が示される。
　図１８及び図１９を参照して、実施の形態２では、オフセット電圧Ｖｏｆｆｓｅｔは温度依存性を有している。図９で説明したように、第１の補正電圧Δ１及び第２の補正電圧ΔＶ２と、オフセット電圧Ｖｏｆｆｓｅｔとの間に、ΔＶ１＋ΔＶ２＋Ｖｏｆｆｓｅｔ＝０となることで、オフセット電圧は補正される。
　図１８に示されるように、オフセット電圧Ｖｏｆｆｓｅｔ＜０を補正するために、ΔＶ１＞０、かつ、ΔＶ２＞０となるように、第１の補正電圧発生回路１１０及び第２の補正電圧発生回路１２０が制御される。常温領域の温度Ｔｒにおいて、ΔＶ１＋ΔＶ２＋Ｖｏｆｆｓｅｔ＝０となるように設定された、第１の補正電圧ΔＶ１及び第２の補正電圧ΔＶ２（実線）は、図９で説明したのと同様の温度特性を有する。
　図１８の例では、オフセット電圧Ｖｏｆｆｓｅｔ（Ｖｏｆｆｓｅｔ＜０）の絶対値が温度上昇に応じて増大している。このため、高温領域では、常温領域での設定に従ったΔＶ１＋ΔＶ２（点線）では、｜ΔＶ１＋ΔＶ２＋Ｖｏｆｆｓｅｔ｜の値が大きくなり、オフセット補正の精度が低下することが懸念される。
　このため、高温領域では、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３（第２の補正電圧発生回路１２０）が、常温領域のパターン（Ｓ４１０）から高温領域のパターン（Ｓ４２０）に切替えられる。これにより、図中に点線で示す温度特性に従って、第２の補正電圧ΔＶ２が発生されことにより、高温領域においても、｜ΔＶ１＋ΔＶ２＋Ｖｏｆｆｓｅｔ｜の値を０に近付けて、高精度にオフセットを補正することが可能となる。
　この結果、図１９に示されるように、温度上昇に応じて負のオフセット電圧の絶対値が大きくなるような温度依存性が存在する場合にも、例えば、ボルテージフォロワ接続されたオペアンプ１００において、温度変化に対応してＶＯＵＴ＝ＶＩＮに維持するように、オフセット電圧Ｖｏｆｆｓｅｔの影響を排除することが可能である。
　尚、図１６及び図１８では、常温領域及び高温領域の間では、第１の補正電圧ΔＶ１が共通であり、第２の補正電圧ΔＶ２の温度係数のみが変化する例を説明したが、常温領域及び高温領域の各々で、補正電圧ΔＶ１及び補正電圧ΔＶ２の両方を切替えることも可能である。この場合には、図１６の処理において、Ｓ２１０のＮＯ判定時に、Ｓ１２０及びＳ１３０と同等の処理を実行することにより、常温領域及び高温領域のそれぞれにおいて、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４（第１の補正電圧発生回路１１０）、及び、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３（第２の補正電圧発生回路１２０）のパターンを別個に設定することができる。
　又、実施の形態２では、２個の温度領域（常温領域／高温領域）に分割して、制御信号を切替える例を説明したが、温度領域の分割数を３以上とすることも可能である。この場合には、３以上の温度領域のそれぞれについて、制御信号Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４（第１の補正電圧発生回路１１０）、及び、制御信号ＢＰ０～ＢＰ３，ＢＮ０～ＢＮ３（第２の補正電圧発生回路１２０）のパターンを予め確定させて、コントローラ１６０に記憶することが必要である。又、上述のように、基準温度ＴＲが異なる温度検出回路１８０の配置個数を増加させることで、オペアンプ温度Ｔｏが更に細分化された温度領域のいずれに入っているかを検知することが可能である。従って、３以上の温度領域に分割した場合にも、複数個の温度検出回路１８０からの温度検出信号ＳＴＤに基づいて、複数（３以上）の制御信号のパターンのうちから、現在の温度領域に対応する制御信号を選択的に、第１の補正電圧発生回路１１０及び第２の補正電圧発生回路１２０に出力することが可能である。
　実施の形態３．
　実施の形態３では、第２の補正電圧発生回路１２０の構成の変形例を説明する。
　図２０を参照して、実施の形態３に係る第２の補正電圧発生回路１２０は、図５に示された構成と比較して、可変抵抗器１２５Ｐ及び１２５Ｎの構成が異なる。図２０に示された第２の補正電圧発生回路１２０のその他の部分の構成は、図５と同様であるので詳細な説明は繰り返さない。
　可変抵抗器１２５Ｐは、ノードＮ２１及びノードＮ２４の間に直並列接続されたｎ×ｍ個（ｎ，ｍ：２以上の自然数）の抵抗素子を有する。図２０の構成例では、４個（ｎ＝４）ずつ直列接続された抵抗素子ＲＰ００～ＲＰ０３、ＲＰ１０～ＲＰ１３、ＲＰ２０～ＲＰ２３、及び、ＲＰ３０～ＲＰ３３が、ノードＮ２１及びノードＮ２４の間に並列に接続される（ｍ＝４）。
　抵抗素子ＲＰ００～ＲＰ０３、ＲＰ１０～ＲＰ１３、ＲＰ２０～ＲＰ２３、及び、ＲＰ３０～ＲＰ３３のそれぞれと並列に、バイパススイッチＳＷＰ００～ＳＷＰ０３、ＳＷＰ１０～ＳＷＰ１３、ＳＷＰ２０～ＳＷＰ２３、及び、ＳＷＰ３０～ＳＷＰ３３が接続される。バイパススイッチＳＷＰ００～ＳＷＰ０３、ＳＷＰ１０～ＳＷＰ１３、ＳＷＰ２０～ＳＷＰ２３、及び、ＳＷＰ３０～ＳＷＰ３３は、コントローラ１６０からの制御信号ＢＰ００～ＢＰ０３、ＢＰ１０～ＢＰ１３、ＢＰ２０～ＢＰ２３、及び、ＢＰ３０～ＢＰ３３にそれぞれ従って開閉される。以下では、制御信号ＢＰ００～ＢＰ０３、ＢＰ１０～ＢＰ１３、ＢＰ２０～ＢＰ２３、及び、ＢＰ３０～ＢＰ３３を包括して、単に制御信号ＢＰとも称する。
　同様に、可変抵抗器１２５Ｎは、ノードＮ２１及びノードＮ２５の間に直並列接続されたｎ×ｍ個の抵抗素子を有する。図２０の構成例では、４個（ｎ＝４）ずつ直列接続された抵抗素子ＲＮ００～ＲＮ０３、ＲＮ１０～ＲＮ１３、ＲＮ２０～ＲＮ２３、及び、ＲＮ３０～ＲＮ３３が、ノードＮ２１及びノードＮ２５の間に並列に接続される（ｍ＝４）。
　抵抗素子ＲＮ００～ＲＮ０３、ＲＮ１０～ＲＮ１３、ＲＮ２０～ＲＮ２３、及び、ＲＮ３０～ＲＮ３３のそれぞれと並列に、バイパススイッチＳＷＮ００～ＳＷＮ０３、ＳＷＮ１０～ＳＷＮ１３、ＳＷＮ２０～ＳＷＮ２３、及び、ＳＷＮ３０～ＳＷＮ３３が接続される。バイパススイッチＳＷＮ００～ＳＷＮ０３、ＳＷＮ１０～ＳＷＮ１３、ＳＷＮ２０～ＳＷＮ２３、及び、ＳＷＮ３０～ＳＷＮ３３は、コントローラ１６０からの制御信号ＢＮ００～ＢＮ０３、ＢＮ１０～ＢＮ１３、ＢＮ２０～ＢＮ２３、及び、ＢＮ３０～ＢＮ３３にそれぞれ従って開閉される。以下では、制御信号ＢＮ００～ＢＮ０３、ＢＮ１０～ＢＮ１３、ＢＮ２０～ＢＮ２３、及び、ＢＮ３０～ＢＮ３３を包括して、単に制御信号ＢＮとも称する。
　図２０の第２の補正電圧発生回路１２０においても、可変抵抗器１２５Ｐ及び１２５Ｎの一方では、すべてのバイパススイッチがオン（閉）されるとともに、他方では、少なくとも一部のバイパススイッチがオフ（開）されることによって、可変抵抗器１２５Ｐでの電圧降下量及び可変抵抗器１２５Ｎでの電圧降下量の間に差を設けることで、第２の補正電圧ΔＶ２が発生される。
　又、可変抵抗器１２５Ｐ及び１２５Ｎの各々の（ｎ×ｍ）個の抵抗素子の電気抵抗値及び温度係数は自由に組み合わせることが可能である。例えば、可変抵抗器１２５Ｐ中の（ｎ×ｍ）個の抵抗素子の全てを負の温度係数を有する素子で構成する必要は無く、一部については、正の温度係数を有する素子で構成されてもよい。実施の形態１と同様に、第２の補正電圧ΔＶ２＞０のときには、第２の補正電圧ΔＮ２の温度係数の極性を第１の補正電圧ΔＶ１の極性（正）と反対にするために、可変抵抗器１２５Ｐにおいて、少なくとも一部のバイパススイッチがオフ（開）される。この際に、バイパススイッチがオフ（開）されることで電流が通過する抵抗素子群による合成抵抗値の温度係数が負となるように、制御信号ＢＰが設定されることが必要である。
　同様に、可変抵抗器１２５Ｎ中の（ｎ×ｍ）個の抵抗素子の全てを正の温度係数を有する素子で構成する必要は無く、一部については、負の温度係数を有する素子で構成されてもよい。実施の形態１と同様に、第２の補正電圧ΔＶ２＜０のときには、第２の補正電圧ΔＮ２の温度係数の極性を第１の補正電圧ΔＶ１の極性（負）と反対にするために、可変抵抗器１２５Ｎにおいて、少なくとも一部のバイパススイッチがオフ（開）される。この際に、バイパススイッチがオフ（開）されることで電流が通過する抵抗素子群による合成抵抗値の温度係数が正となるように、制御信号ＢＰが設定されることが必要である。
　図２０において、抵抗素子ＲＰ００～ＲＰ０３、ＲＰ１０～ＲＰ１３、ＲＰ２０～ＲＰ２３、及び、ＲＰ３０～ＲＰ３３は「複数の第１の抵抗素子」の一実施例に対応し、バイパススイッチＳＷＰ００～ＳＷＰ０３、ＳＷＰ１０～ＳＷＰ１３、ＳＷＰ２０～ＳＷＰ２３、及び、ＳＷＰ３０～ＳＷＰ３３は「複数の第１のバイパススイッチ」の一実施例に対応し、制御信号ＢＰ００～ＢＰ０３、ＢＰ１０～ＢＰ１３、ＢＰ２０～ＢＰ２３、及び、ＢＰ３０～ＢＰ３３は「複数の第１のバイパススイッチ制御信号」の一実施例に対応する。
　同様に、抵抗素子ＲＮ００～ＲＮ０３、ＲＮ１０～ＲＮ１３、ＲＮ２０～ＲＮ２３、及び、ＲＮ３０～ＲＮ３３は「複数の第２の抵抗素子」の一実施例に対応し、バイパススイッチＳＷＮ００～ＳＷＮ０３、ＳＷＮ１０～ＳＷＮ１３、ＳＷＮ２０～ＳＷＮ２３、及び、ＳＷＮ３０～ＳＷＮ３３は「複数の第１のバイパススイッチ」の一実施例に対応し、制御信号ＢＮ００～ＢＮ０３、ＢＮ１０～ＢＮ１３、ＢＮ２０～ＢＮ２３、及び、ＢＮ３０～ＢＮ３３は「複数の第２のバイパススイッチ制御信号」の一実施例に対応する。
　実施の形態３に係る第２の補正電圧発生回路１２０では、制御信号ＢＰ及びＢＮに応じて、第２の補正電圧ΔＶ２を発生するための可変抵抗器１２５Ｐ及び１２５Ｎの電気抵抗値（合成抵抗値）の温度特性を細密に制御することが可能である。この結果、可変抵抗器１２５Ｐ及び１２５Ｎを構成する抵抗素子の温度依存性を補償して、第２の補正電圧ΔＶ２の温度依存性を高精度に制御することが可能となる。例えば、抵抗素子の下記の特性を補償することが想定される。
　図２１には、抵抗素子の非線形の温度依存性及びその補償を説明するための概念的なグラフが示される。
　図２１（ａ）には、抵抗素子の電気抵抗値の非線形な温度依存性の一例として、電気抵抗値が温度の二乗に対する依存性を有する場合が示される。例えば、第２の補正電圧ΔＶ２を設定値通りに発生するためには、電気抵抗値がＲｒ０～Ｒｒ１の範囲内であることが必要である場合には、Ｔｒａよりも低温の領域、及び、Ｔｒｂよりも高温の領域では、第２の補正電圧ΔＶ２の設定誤差によって、オフセット補正の精度が低下することが懸念される。
　従って、実施の形態３に係る第２の補正電圧発生回路では、Ｔｒａ～Ｔｒｂの温度領域と、Ｔｒａよりも低温の領域、及び、Ｔｒｂよりも高温の領域との間で、制御信号ＢＰ及びＢＮを切替えることによって、可変抵抗器１２５Ｐ，１２５Ｎの内部で電流が通過する抵抗素子の個数及び接続態様の少なくとも一方を変化させる。
　これにより、図２１（ｂ）に示されるように、可変抵抗器１２５Ｐ又は１２５Ｎでの電気抵抗値Ｒｐ，Ｒｎについて、Ｔｒａよりも低温の領域、及び、Ｔｒｂよりも高温の領域において、等価的に電気抵抗値の低下を補償することができる。この結果、Ｔｒａよりも低温の領域、及び、Ｔｒｂよりも高温の領域においても、第２の補正電圧ΔＶ２の設定誤差を抑制することが可能となる。
　図２２には、半導体基板上の拡散抵抗を抵抗素子とした場合の高温領域での抵抗値変動及びその補償を説明するための概念的なグラフが示される。
　図２２（ａ）を参照して、半導体基板上の拡散抵抗を抵抗素子とした場合には、一定温度以上の領域、例えば、Ｔｒｃ（代表的には、Ｔｒｃ＝８０［℃］程度）よりも高温の領域で、ジャンクションリーク電流が発生する。ジャンクションリーク電流は、指数関数状に発生するため、Ｔｒｂよりも低温の領域では無視できる。
　この結果、抵抗素子の見かけ上の電気抵抗値は、Ｔｒｂよりも高温の領域では、温度上昇に応じて低下してしまう。この結果、高温領域で、図２１と同様のＲｒ０～Ｒｒ１の範囲から電気抵抗値が外れることにより、Ｔｒｃよりも高温の領域では、第２の補正電圧ΔＶ２の設定誤差によって、オフセット補正の精度が低下することが懸念される。
　従って、実施の形態３に係る第２の補正電圧発生回路では、Ｔｒｃよりも低温の領域と、Ｔｒｃよりも高温の領域との間で、制御信号ＢＰ及びＢＮを切替えることによって、可変抵抗器１２５Ｐ，１２５Ｎの内部で電流が通過する抵抗素子の個数及び接続態様の少なくとも一方を変化させる。
　これにより、図２２（ｂ）に示されるように、可変抵抗器１２５Ｐ又は１２５Ｎでの電気抵抗値Ｒｐ，Ｒｎについて、Ｔｒｃよりも高温の領域において、等価的に電気抵抗値の低下を補償することができる。この結果、拡散抵抗でジャンクションリーク電流が生じる温度領域においても、第２の補正電圧ΔＶ２の設定誤差を抑制することが可能となる。
　実施の形態３に係る第２の補正電圧発生回路１２０（図２０）においても、電流源１２１については、図２１及び図２２に示した回路構成を適用することが可能である。或いは、図２３及び図２４で説明した電流源１２１ｘ、１２１ｙを電流源１２１に代えて用いることが可能である。この場合には、図２０に示された第２の補正電圧発生回路１２０においても、可変抵抗器１２５Ｐ，１２５Ｎを構成する各抵抗素子について、温度依存性が抑制された低ＴＣＲ（抵抗温度係数）によって構成することが可能である。
　尚、実施の形態１で説明した第１の補正電圧発生回路１１０についても、トランジスタＴＰ１及びＴＰ２のトランジスタサイズの比（ｋ２／ｋ１）を細密に制御するように、トランジスタＴＰ１を構成する複数のトランジスタ（図３のＴＰ１１～ＴＰ１４に相当）及びトランジスタＴＰ２を構成する複数のトランジスタ（図３のＴＰ２１～ＴＰ２４に相当）の配置個数や接続態様を自由に変更して、第１の補正電圧Δ１及びその温度係数の設定範囲及び設定の分解能を向上することが可能である。
　又、実施の形態１～３では、センサインターフェースに適用されるオペアンプに適用されるオフセット回路の構成を例示したが、その他の用途のオペアンプ及びコンパレータ等に対しても、本実施の形態に係るオフセット補正回路を適用することが可能である。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１００　オペアンプ、１１０　第１の補正電圧発生回路、１１１～１１３，１２１～１２３，１２１ｘ，１２１ｙ　電流源、１２０　第２の補正電圧発生回路、１２４ｘ，１２４ｙ　バイアス抵抗可変回路、１２５Ｎ，１２５Ｐ　可変抵抗器、１５０　出力段、　１５１，１５２，ＴＮ１５，ＴＮ１６，ＴＰ１，ＴＰ２，ＴＰ１１～ＴＰ１６，ＴＰ２１～ＴＰ２４，ＴＰＮ，ＴＰＰ　トランジスタ、１５３　キャパシタ、１６０　コントローラ、１８０　温度検出回路、１８５　コンパレータ、５００　センサ、７００　デジタル信号処理回路、Ｂ１１～Ｂ１４，Ｂ２１～Ｂ２４　制御信号（第１の補正電圧発生回路）、ＢＮ０～ＢＮ３，ＢＮ００～ＢＮ０３，ＢＮ１０～ＢＮ１３，ＢＮ２０～ＢＮ２３，ＢＮ３０～ＢＮ３３，ＢＰ０～ＢＰ３，ＢＰ００～ＢＰ０３，ＢＰ１０～ＢＰ１３，ＢＰ２０～ＢＰ２３，ＢＰ３０～ＢＰ３３　制御信号（第２の補正電圧発生回路）、Ｄ０　ダイオード、Ｎ１０～Ｎ１３，Ｎ１５～Ｎ１７，Ｎ２１～Ｎ２５，Ｎｉ１，Ｎｉ２　ノード、Ｎｇ　基準電圧ノード、Ｎｏ　出力ノード、Ｎｐ　電源ノード、ＲＮ０～ＲＮ３，ＲＮ００～ＲＮ０３，ＲＮ１０～ＲＮ１３，ＲＮ２０～ＲＮ２３，ＲＮ３０～ＲＮ３３，ＲＰ０～ＲＰ３，ＲＰ００～ＲＰ０３，ＲＰ１０～ＲＰ１３，ＲＰ２０～ＲＰ２３，ＲＰ３０～ＲＰ３３，Ｒｂｉａｓ，ＲｂｉａｓＮ，ＲｂｉａｓＰ，ＲｂＮ０～ＲｂＮ３，ＲｂＰ０～ＲｂＰ３，Ｒｄ１～Ｒｄ３　抵抗素子、ＳＰ１１～ＳＰ１４，ＳＰ２１～ＳＰ２４　スイッチ、ＳＴＤ　温度検出信号（温度検出回路）、ＳＷＮ０～ＳＷＮ３，ＳＷＮ００～ＳＷＮ０３，ＳＷＮ１０～ＳＷＮ１３，ＳＷＮ２０～ＳＷＮ２３，ＳＷＮ３０～ＳＷＮ３３，ＳＷＰ０～ＳＷＰ３，ＳＷＰ００～ＳＷＰ０３，ＳＷＰ１０～ＳＷＰ１３，ＳＷＰ２０～ＳＷＰ２３，ＳＷＰ３０～ＳＷＰ３３　バイパススイッチ、ＳＷｂＮ，ＳＷｂＮ０～ＳＷｂＮ３，ＳＷｂＰ，ＳＷｂＰ０～ＳＷｂＰ３　切換スイッチ。

Claims (11)

  1. 　入力電圧を補正するための、正又は負の第１の補正電圧を出力する第１の補正電圧発生回路と、
    　前記第１の補正電圧に応じて、前記第１の補正電圧と同極性であり、かつ、前記第１の補正電圧の第１の温度係数とは逆極性の第２の温度係数を有する、第２の補正電圧を出力する第２の補正電圧発生回路とを備える、オフセット補正回路。
  2. 　前記第１の補正電圧と、前記第２の補正電圧とは同等に設定され、
    　前記第２の温度係数の絶対値と、前記第１の温度係数の絶対値とは同等に設定される、請求項１記載のオフセット補正回路。
  3. 　温度検出回路をさらに備え、
    　前記第１の補正電圧発生回路は、第１の制御信号に従って、前記第１の温度係数及び前記第１の補正電圧を制御し、
    　前記第２の補正電圧発生回路は、第２の制御信号に従って、前記第２の温度係数及び前記第２の補正電圧を制御し、
    　前記第１の制御信号及び前記第２の制御信号の少なくとも一方は、前記温度検出回路の出力に応じて変化される、請求項１又は２に記載のオフセット補正回路。
  4. 　前記第１の補正電圧発生回路は、
    　前記入力電圧が入力されるゲートを有する第１の電界効果トランジスタと、
    　前記入力電圧に対して前記第１の補正電圧を付加した第１の電圧が出力されるノードと接続されたゲートを有する第２の電界効果トランジスタと、
    　前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタに同等の電流を通過させるための第１の電流源群と、
    　前記第２の電界効果トランジスタのトランジスタサイズに対する、前記第１の電界効果トランジスタのトランジスタサイズの比を可変制御するためのトランジスタサイズ比制御機構とを含む、請求項１～３のいずれか１項に記載のオフセット補正回路。
  5. 　前記第１及び第２の電界効果トランジスタは、サブスレッシュホールド領域で動作する、請求項４記載のオフセット補正回路。
  6. 　負のオフセット電圧を補正する場合には、前記トランジスタサイズ比制御機構が前記比を１より高く設定することで、前記第１の補正電圧及び前記第１の温度係数は、正に設定され、
    　正のオフセット電圧を補正する場合には、前記トランジスタサイズ比制御機構が前記比を１より低く設定することで、前記第１の補正電圧及び前記第１の温度係数は、負に設定される、請求項４又は５に記載のオフセット補正回路。
  7. 　前記第２の補正電圧発生回路は、
    　前記入力電圧及び前記第１の補正電圧が付加された電圧が入力されるゲートを有する第３の電界効果トランジスタと、
    　第１のノードと第２のノードとの間に、前記第３の電界効果トランジスタと直列に接続された第１の可変抵抗器と、
    　前記第１の可変抵抗器とは温度係数が逆極性である第２の可変抵抗器と、
    　第３のノードと、前記第１のノードとの間に前記第２の可変抵抗器と直列に接続される第４の電界効果トランジスタと、
    　前記第２のノード及び前記第３のノードの各々に同等の電流を通過させるための第２の電流源群と、
    　前記第３の電界効果トランジスタのゲートと前記第１のノードとの電圧差と、前記第４の電界効果トランジスタのゲートと前記第１のノードとの電圧差とを同等とするように、前記第１及び第２の可変抵抗器の電気抵抗値を可変制御するための電気抵抗差可変機構とを含む、請求項１～６のいずれか１項に記載のオフセット補正回路。
  8. 　前記電気抵抗差可変機構は、前記第１の温度係数が正である場合には、前記第１及び第２の可変抵抗器のうちの温度係数が負である可変抵抗器の電気抵抗値が、温度係数が正である可変抵抗器の電気抵抗値よりも大きくなるように、前記第１及び第２の可変抵抗器の電気抵抗値を制御し、
    　前記電気抵抗差可変機構は、前記第１の温度係数が負である場合には、前記第１及び第２の可変抵抗器のうちの温度係数が正である可変抵抗器の電気抵抗値が、温度係数が負である可変抵抗器の電気抵抗値よりも大きくなるように、前記第１及び第２の可変抵抗器の電気抵抗値を制御する、請求項７記載のオフセット補正回路。
  9. 　前記第２の補正電圧発生回路は、
    　前記入力電圧及び前記第１の補正電圧が付加された電圧が入力されるゲートを有する第３の電界効果トランジスタと、
    　第１のノードと第２のノードとの間に、前記第３の電界効果トランジスタと直列に接続された第１の可変抵抗器と、
    　第２の可変抵抗器と、
    　第３のノードと、前記第１のノードとの間に前記第２の可変抵抗器と直列に接続される第４の電界効果トランジスタと、
    　前記第２のノード及び前記第３のノードの各々に同等の電流を通過させるための第２の電流源群と、
    　前記第３の電界効果トランジスタのゲートと前記第１のノードとの電圧差と、前記第４の電界効果トランジスタのゲートと前記第１のノードとの電圧差とを同等とするように、前記第１及び第２の可変抵抗器の電気抵抗値を可変制御するための電気抵抗差可変機構とを備え、
    　前記第２の電流源群は、
    　バイアス抵抗素子の電気抵抗値に従った出力電流を前記第１のノードに供給する第１の電流源と、
    　前記第２のノードに接続された第２の電流源と、
    　前記第３のノードに接続された、前記第２の電流源と同等の出力電流特性を有する第３の電流源とを有し、
    　前記第１の電流源は、
    　前記バイアス抵抗素子の温度係数の極性を可変制御するためのバイアス抵抗可変機構を有する、請求項１～６のいずれか１項に記載のオフセット補正回路。
  10. 　前記バイアス抵抗可変機構は、前記第１の温度係数が正である場合には、負の温度係数を有する抵抗素子を前記バイアス抵抗素子として前記電流の経路に接続する一方で、前記第１の温度係数が負である場合には、正の温度係数を有する抵抗素子を前記バイアス抵抗素子として前記出力電流の発生経路に接続するように構成される、請求項９記載のオフセット補正回路。
  11. 　前記第１の可変抵抗器は、
    　前記第１のノード及び前記第２のノード間に直並列接続された複数の第１の抵抗素子と、
    　前記第１の抵抗素子のそれぞれと並列接続された複数の第１のバイパススイッチとを有し、
    　前記第２の可変抵抗器は、
    　前記第１のノード及び前記第３のノード間に直並列接続された複数の第２の抵抗素子と、
    　前記第２の抵抗素子のそれぞれと並列接続された複数の第２のバイパススイッチとを有し、
    　前記第２の補正電圧発生回路には、前記複数の第１のバイパススイッチの開閉をそれぞれ制御する複数の第１のバイパススイッチ制御信号と、前記複数の第２のバイパススイッチの開閉をそれぞれ制御する複数の第２のバイパススイッチ制御信号とが入力される、請求項７～１０のいずれか１項に記載のオフセット補正回路。
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