JP2008141330A - 増幅回路、電流計測回路及び集積回路素子 - Google Patents

Abstract

【課題】オフセット電圧の温度補償を可能とした増幅回路及びこれを用いた電流計測回路を提供する。
【解決手段】第１増幅器ＯＰ１の第１入力端を接地され出力電位を第１帰還抵抗Ｒ１１を介して第２入力端に印加し第２入力端に第１入力抵抗Ｒ１０を介して入力電位を与えられた第１増幅部と、第２増幅器ＯＰ２の第３入力端を接地され出力電位を第２帰還抵抗Ｒ１３を介して第４入力端に印加し第４入力端に第２入力抵抗Ｒ１２を介して第１出力端の出力電位を与えられた第２増幅部とを備え、第２増幅器のオフセット電圧の温度係数値を第１増幅器のオフセット電圧の温度係数値で除した値を第１増幅部の増幅率とした場合に第１増幅器のオフセット電圧成分によって第２入力抵抗を流れる電流値を、０を含む略一定値とするべく第１入力抵抗、第１帰還抵抗及び／又は第２入力抵抗の抵抗値を調整したとき、第２出力端の出力電位のオフセット電圧成分が温度補償される。
【選択図】図１

Description

本発明は、増幅器（一般増幅器、オペアンプ（演算増幅器）、差動増幅器を含む）を用い該増幅器のオフセット電圧の温度補償が可能な増幅回路及び電流計測回路並びにこれらを内蔵した集積回路素子に関する。

特許文献１では、被計測電流の線形測定を行う電流計測回路が開示されている。ソースが接地され同じゲート電位を印加される第１と第２のＦＥＴ(Field Effect Transistor)と電圧調整器（具体的には演算増幅器）とを備え、各ＦＥＴのドレイン電位を演算増幅器の２入力にそれぞれ入力する。演算増幅器により両ＦＥＴのドレイン電位は同電位とされる。第２ＦＥＴと第１ＦＥＴのオン抵抗比が常に一定であれば、第１ＦＥＴに被計測電流を流したとき、演算増幅器の出力電位により計測抵抗を流れる電流は被計測電流と比例関係となる。

特許文献２では、差動増幅器（具体的には演算増幅器）のオフセット補正回路が開示されている。入力電圧印加端子と演算増幅器の非反転入力端との間に容量素子を挿入し、スイッチング素子の切替により入力電圧を入力しない状態で出力電位をフィードバックして容量素子をオフセット電圧で充電し、その後容量素子を介して入力電圧を入力することによりオフセット電圧を相殺した電圧を演算増幅器に入力し、オフセット電圧の影響のない出力電圧を得ている。

特許文献３では、非反転増幅回路を用いたオペアンプのオフセット電圧補正回路が開示されている。D/A変換器７の出力がバイアス電圧２と同じ大きさとなるように、ディジタル処理部６からD/A変換器７へディジタル値が出力される。D/A変換器７の出力はアッテネータ部１０に入り、バイアス電圧２に近い値が非反転増幅回路のリファレンス端子９に出力されることになる。次に、オペアンプ４の非反転入力端子は、セレクタ１がスイッチB側に選択されることにより、バイアス電圧２に接続される。その結果、オペアンプ４の非反転入力端子と反転入力端子との間のオフセット電圧は(1+R2/R1)倍に増幅され、その電圧がA/D変換器５を経てディジタル処理部６に入力される。
特開昭６３−１６７２７７号公報 特開２００２−７６７９９号公報 特開平０９−１４８９３０号公報

特許文献１の電流計測回路では、演算増幅器のオフセット電圧を補正する手段がないため、微小入力領域ではオフセット電圧成分よる誤差が大きくなり入力電位と出力電位の比例関係が得られず正確な測定ができない。また、演算増幅器とＦＥＴの温度補償も行われないため、温度が変動すると測定誤差が発生する。従って、演算増幅器を用いた電流計測回路ではそのオフセット電圧の補正と温度補償をする手段が必要となる。

特許文献２のオフセット電圧補正回路では、容量素子にフィードバックされたオフセット電圧を維持するために、計測中にも一定期間毎にスイッチング素子のオンオフ制御を行う必要がある。この結果、スイッチング素子の駆動電力を消費する上に、出力が断続的となることからこれを平滑する必要がある。

上記に加えて、演算増幅器のオフセット電圧及びＦＥＴのオン抵抗は、温度により変化する。よって、温度変化した場合にも正確な電流計測を行うには、これらの変化が補償されなければならない。また、２つのＦＥＴのオン抵抗の比を利用して電流計測を行う場合には、それらのオン抵抗の温度に対する変化率すなわち温度係数が一致していなければならない。

特許文献３のオフセット電圧補正回路では、ディジタル処理部での演算が必要であり複雑な構成となる。

以上の現状に鑑み本発明は、増幅器として一般増幅器、オペアンプ（演算増幅器）、差動増幅器とＦＥＴにより構成された電流計測回路において、増幅器のオフセット電圧による誤差を補正することを目的とする。また、増幅器のオフセット電圧の温度変化による温度補償とＦＥＴのオン抵抗の温度変化による誤差を補償できる電流計測回路を提供することを目的とする。
さらに、上記の増幅器により構成された増幅回路において、増幅器のオフセット電圧及び温度変化による増幅誤差を補正することを目的とする。
さらにまた、上記の電流計測回路または増幅回路を内蔵した集積回路素子を提供することを目的とする。
なお、本発明の理解の容易性の観点から、回路図及び明細書においてオペアンプ（演算増幅器）を使用した例を用いて説明する。

上記の目的を実現するべく本発明は以下の構成を提供する。
１）請求項１に係る増幅回路は、（ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１入力端に接地電位を与えられ、該第１出力端の出力電位を第１帰還抵抗素子を介して該第２入力端に印加し、該第２入力端に第１入力抵抗素子を介して入力電位を与えられた第１増幅部と、
（ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に接地電位を与えられ、該第２出力端の出力電位を第２帰還抵抗素子を介して該第４入力端に印加し、該第４入力端に第２入力抵抗素子を介して前記第１出力端の出力電位を与えられた第２増幅部と、を備え、
（ｃ）前記第２増幅器のオフセット電圧の温度係数値を前記第１増幅器のオフセット電圧の温度係数値で除した値を前記第１増幅部の増幅率とした場合に該第１増幅器のオフセット電圧成分によって前記第２入力抵抗素子を流れる電流値を、０を含む略一定値とするべく前記第１入力抵抗素子、前記第１帰還抵抗素子及び／又は前記第２入力抵抗素子の抵抗値を調整したとき、前記第２出力端から得られる出力電位におけるオフセット電圧成分が温度補償されることを特徴とする。

２）請求項２に係る増幅回路は、（ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１入力端に接地電位を与えられ、該第１出力端の出力電位を第１帰還抵抗素子を介して該第２入力端に印加し、該第２入力端に第１入力抵抗素子を介して入力電位を与えられた第１増幅部と、
（ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に接地電位を与えられ、該第２出力端の出力電位を第２帰還抵抗素子を介して該第４入力端に印加し、該第４入力端に第２入力抵抗素子を介して前記第１出力端の出力電位を与えられた第２増幅部と、を備え、
（ｃ）前記第１出力端における前記第１増幅器のオフセット電圧成分の温度変化分により前記第２増幅器の出力端におけるオフセット電圧の温度変化分を相殺するべく前記第１入力抵抗素子、前記第１帰還抵抗素子及び／又は前記第２入力抵抗素子の抵抗値を調整したとき、前記第２出力端から得られる出力電位における前記第１増幅器及び前記第２増幅器のオフセット電圧成分が温度補償されることを特徴とする。

３）請求項３に係る電流計測回路は、請求項１または請求項２に記載の増幅回路を用いた電流計測回路において、
（ａ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端に接地電位を与えられ他端が被計測電流の入出力端である第１ＦＥＴと、
（ｂ）前記第１入力抵抗素子に替えて、オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端の電位が前記第１増幅器の前記第２入力端に印加され他端が前記被計測電流の入出力端である第２ＦＥＴと、を備え、
（ｃ）前記被計測電流が分流し前記第１ＦＥＴ及び前記第２ＦＥＴの各々の電流路にそれぞれ流れるとき、前記第２増幅器の前記第２出力端の出力電位を用いて該被計測電流を計測することを特徴とする。

４）請求項４に係る電流計測回路は、（ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１入力端に接地電位を与えられ、該第１出力端の出力電位を第１帰還抵抗素子を介して該第２入力端に印加した第１増幅部と、
（ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第２出力端の出力電位を第２帰還抵抗素子を介して該第４入力端に印加し、該第４入力端に第２入力抵抗素子を介して前記第１出力端の出力電位を与えられた第２増幅部と、
（ｃ）第５入力端、第６入力端及び第３出力端を備える第３増幅器の該第５入力端に接地電位を与えられ、該第３出力端の出力電位を第３帰還抵抗素子を介して該第６入力端に印加し該第３出力端の出力電位を前記第２増幅器の前記第３入力端に印加した第３増幅部と、
（ｄ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端に接地電位を与えられ他端が被計測電流の入出力端である第１ＦＥＴと、
（ｅ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端の電位が前記第１増幅器の前記第２入力端に印加され他端が前記被計測電流の入出力端である第２ＦＥＴと、
（ｆ）オン状態とする所定の第３の制御電位を制御端に印加され電流路の一端に接地電位を与えられ他端に前記第３増幅器の前記第６入力端の電位が印加された第３ＦＥＴと、を備え、
（ｇ）前記被計測電流が分流し前記第１ＦＥＴ及び前記第２ＦＥＴの各々の電流路にそれぞれ流れるとき、前記第２増幅器の前記第２出力端の出力電位を用いて該被計測電流を計測することを特徴とする。

５）請求項５に係る電流計測回路は、請求項３または４において、（ａ）前記第１ＦＥＴに替えて、電流路の一端、電位検出端、該電流路の他端及び制御端を備え、オン状態とする所定の第１の制御電位を該制御端に印加され該電流路の一端に接地電位を与えられ該電流路の他端が被計測電流の入出力端である第４ＦＥＴを備え、
（ｂ）前記第２ＦＥＴの他端に前記第４ＦＥＴの他端の電位を印加され、
（ｃ）前記第１増幅器の前記第１入力端に対し、前記接地電位に替えて前記第４ＦＥＴの前記電位検出端の電位を印加したことを特徴とする。

６）請求項６に係る電流計測回路は、請求項３または４において、（ａ）前記第１ＦＥＴに替えて、電流路の一端、電位検出端、該電流路の他端及び制御端を備え、オン状態とする所定の第１の制御電位を該制御端に印加され該電流路の他端に接地電位を与えられ該電流路の一端が被計測電流の入出力端である第５ＦＥＴを備え、
（ｂ）前記第２ＦＥＴの一端に前記第５ＦＥＴの前記電位検出端の電位を印加され、
（ｃ）前記第１増幅器の前記第２入力端に対し、前記第２ＦＥＴの一端の電位に替えて該第２ＦＥＴの他端の電位を印加したことを特徴とする。

７）請求項７に係る電流計測回路は、（ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１出力端の出力電位を第１帰還抵抗素子を介して該第２入力端に印加した第１増幅部と、
（ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に接地電位を与えられ、該第２出力端の出力電位を第２帰還抵抗素子を介して該第４入力端に印加し、該第４入力端に第２入力抵抗素子を介して前記第１出力端の出力電位を与えられた第２増幅部と、
（ｃ）第５入力端、第６入力端及び第３出力端を備える第３増幅器の該第５入力端に接地電位を与えられ、該第６入力端に第３入力抵抗素子を介して接地電位を与えられるとともに該第３出力端の出力電位を第３帰還抵抗素子を介して該第６入力端に印加した第３増幅部と、
（ｄ）第７入力端、第８入力端及び第４出力端を備える第４増幅器の該第７入力端に接地電位を与えられ、該第４出力端の出力電位を第４帰還抵抗素子を介して該第８入力端に印加し、該第８入力端に第４入力抵抗素子を介して前記第２出力端の出力電位を与えられると同時に該第８入力端に第５入力抵抗素子を介して前記第３出力端の出力電位を与えられた第４増幅部と、
（ｅ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端が被計測電流の入出力端であり該電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
（ｆ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第１増幅器の前記第２入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、を備え、
（ｇ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第４増幅器の前記第４出力端の出力電位を用いて該被計測電流を計測することを特徴とする。

８）請求項８に係る電流計測回路は、（ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１出力端の出力電位を第１帰還抵抗素子を介して該第２入力端に印加した第１増幅部と、
（ｂ）第３入力端、第４入力端及び第２出力端を備え、該第２出力端の出力電位を第２帰還抵抗素子を介して該第４入力端に印加し、該第４入力端に第２入力抵抗素子を介して前記第１出力端の出力電位を与えられた第２増幅部と、
（ｃ）第５入力端、第６入力端及び第３出力端を備える第３増幅器の該第５入力端に接地電位を与えられ、該第６入力端に第３入力抵抗素子を介して接地電位を与えられるとともに該第３出力端の出力電位を第３帰還抵抗素子を介して該第６入力端に印加し該第３出力端の出力電位を第５入力抵抗素子を介して前記第２増幅器の第３入力端に印加した第３増幅部と、
（ｄ）第７入力端、第８入力端及び第４出力端を備える第４増幅器の該第７入力端に接地電位を与えられ、該第４出力端の出力電位を第４帰還抵抗素子を介して該第８入力端に印加し、該第８入力端に第４入力抵抗素子を介して前記第２出力端の出力電位を与えられた第４増幅部と、
（ｅ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端が被計測電流の入出力端であり該電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
（ｆ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第１増幅器の前記第２入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、を備え、
（ｇ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第４増幅器の前記第４出力端の出力電位を用いて該被計測電流を計測することを特徴とする。

９）請求項９に係る電流計測回路は、（ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１出力端の出力電位を第１帰還抵抗素子を介して該第２入力端に印加した第１増幅部と、
（ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に接地電位を与えられ、該第２出力端の出力電位を第２帰還抵抗素子を介して該第４入力端に印加し、該第４入力端に第２入力抵抗素子を介して前記第１出力端の出力電位を与えられた第２増幅部と、
（ｃ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端が被計測電流の入出力端であり該電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
（ｄ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第１増幅器の前記第２入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、を備え、
（ｅ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第２増幅器の前記第２出力端の出力電位を用いて該被計測電流を計測することを特徴とする。

１０）請求項１０に係る電流計測回路は、（ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１出力端の出力電位を第１抵抗素子を介して該第２入力端に印加した第１増幅部と、
（ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に接地電位を与えられ、該第２出力端の出力電位を第２抵抗素子を介して該第４入力端に印加した第２増幅部と、
（ｃ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端が被計測電流の入出力端であり該電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
（ｄ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第１増幅器の前記第２入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、
（ｅ）オン状態とする所定の第３の制御電位を制御端に印加され電流路の一端に前記第２増幅器の前記第４入力端の電位が印加され他端に接地電位を与えられた第３ＦＥＴと、
（ｆ）前記第２増幅器の前記第２出力端の出力電位を前記第１増幅器の前記第２入力端に降圧して印加する第４抵抗素子と、を備え
（ｇ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第１増幅器の前記第１出力端の出力電位を用いて該被計測電流を計測することを特徴とする。

１１）請求項１１に係る電流計測回路は、（ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１出力端の出力電位を第１抵抗素子を介して該第２入力端に印加した第１増幅部と、
（ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に接地電位を与えられ、該第２出力端の出力電位を第２抵抗素子を介して該第４入力端に印加し、該第４入力端は第３抵抗素子を介して接地された第２増幅部と、
（ｃ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端が被計測電流の入出力端であり該電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
（ｄ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第１増幅器の前記第２入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、
（ｅ）前記第２増幅器の前記第２出力端からの出力電流を、前記第１抵抗素子を介して流れる第２ＦＥＴの電流に重畳して流す第４抵抗素子と、を備え
（ｆ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第１増幅器の前記第１出力端の出力電位を用いて該被計測電流を計測することを特徴とする。

１２）請求項１２に係る電流計測回路は、（ａ）第１入力端、第２入力端及び第１出力端を備えた第１増幅器と、
（ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に前記第１増幅器の第１出力端の出力電位を第１抵抗素子を介して印加し、該第２出力端の出力電位を該第４入力端に印加し、該第２出力端の出力電位を該第１増幅器の第２入力端に第２抵抗素子を介して印加した第２増幅部と、
（ｃ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端が被計測電流の入出力端であり該電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
（ｄ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第２増幅器の前記第３入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、を備え、
（ｅ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第１増幅器の前記第１出力端の出力電位を用いて該被計測電流を計測することを特徴とする。

１３）請求項１３に係る電流計測回路は、（ａ）第１入力端、第２入力端及び第１出力端を備えた第１増幅器と、
（ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に前記第１増幅器の第１出力端の出力電位を第１抵抗素子を介して印加し、該第４入力端に第２抵抗素子を介して接地電位を与えられるとともに該第２出力端の出力電位を第３抵抗素子を介して該第４入力端に印加し、該第２出力端の出力電位を直列接続された第４抵抗素子及び第５抵抗素子により接地電位との間で分圧するとともに、該分圧電位を該第１増幅器の第２入力端に印加した第２増幅部と、
（ｃ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
（ｄ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第２増幅器の前記第３入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、を備え、
（ｅ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第１増幅器の前記第１出力端の出力電位を用いて該被計測電流を計測することを特徴とする。

１４）請求項１４に係る電流計測回路は、請求項７〜１３のいずれかにおいて、前記第１ＦＥＴに替えて、電流路の一端、電位検出端、該電流路の他端及び制御端を備え、オン状態とする所定の第１の制御電位を該制御端に印加され該電流路の他端に接地電位を与えられ該電流路の一端が被計測電流の入出力端であり該電位検出端の電位を前記第１増幅器の前記第１入力端に印加した第５ＦＥＴを備えたことを特徴とする。

１５）請求項１５に係る電流計測回路は、請求項３〜１４のいずれかにおいて、前記１ＦＥＴ、第４ＦＥＴまたは第５ＦＥＴに替えて第６抵抗素子を備えたこと及び／または前記２ＦＥＴに替えて第７抵抗素子を備えたことを特徴とする。

１６）請求項１６に係る電流計測回路は、請求項４または１０において、前記第３ＦＥＴに替えて第８抵抗素子を備えたことを特徴とする。

１７）請求項１７に係る電流計測回路は、請求項３〜１６のいずれかにおいて、温度補償されたオフセット電圧成分を相殺するためのオフセット調整電位を生成する手段を備え、前記第１〜第４のいずれかの増幅器が存在する場合に、いずれかの増幅器のいずれかの入力端に前記オフセット調整電位を印加することにより温度補償されたオフセット電圧成分を相殺することを特徴とする。

１８）請求項１８に係る電流計測回路は、請求項３〜１７のいずれかにおいて、前記第１、第４もしくは第５ＦＥＴおよび前記第２ＦＥＴを備えた場合、または、前記第１、第４もしくは第５ＦＥＴ、前記第２ＦＥＴおよび第３ＦＥＴを備えた場合において、これらのＦＥＴのうち１または複数の各々に対し並列接続または直列接続された１または複数の第９抵抗素子をさらに備え、
前記第９抵抗素子を並列接続または直列接続された前記ＦＥＴの温度係数と該第９抵抗素子の温度係数とは合成され、該ＦＥＴと該第９抵抗素子の抵抗値とが合成され、該ＦＥＴの温度係数が補正されることにより、前記第１、第４もしくは第５ＦＥＴと前記第２ＦＥＴの温度係数が一致するように補償され、または、前記第１、第４もしくは第５ＦＥＴと前記第２ＦＥＴと前記第３ＦＥＴの温度係数が一致するように補償されることを特徴とする。

１９）請求項１９に係る電流計測回路は、請求項３〜１７のいずれかにおいて、（ａ）前記第１の制御電位及び前記２の制御電位を生成する場合、または、前記第１の制御電位、前記第２の制御電位及び前記第３の制御電位を生成する場合において、これら複数の制御電位のうち少なくとも１つの制御電位として所定の直流電位を印加され、
（ｂ）前記所定の直流電位が変動するとき、その他の制御電位も連動して変動し、かつ、該所定の直流電位が変動する一定の電位範囲において該その他の制御電位の変動率を該所定の直流電位の変動率より小さくすべく、該その他の制御電位の変動率を調整可能な調整電位生成手段を備え、
（ｃ）前記所定の直流電位が変動するとき、前記第１、第４もしくは第５ＦＥＴのオン抵抗の変動率と前記第２ＦＥＴのオン抵抗の変動率、または、前記第１、第４もしくは第５ＦＥＴのオン抵抗の変動率と前記第２ＦＥＴのオン抵抗の変動率と前記第３ＦＥＴのオン抵抗の変動率とを略同一に保持することを特徴とする。

２０）請求項２０に係る集積回路素子は、請求項１または２の増幅回路を内蔵したことを特徴とする。

２１）請求項２１に係る集積回路素子は、請求項３〜１９のいずれかに記載の電流計測回路を内蔵したことを特徴とする。

（Ａ）本発明の増幅回路は、第１増幅器、第１入力抵抗素子及び第１帰還抵抗素子により反転増幅回路を構成した１段目の第１増幅部と、第２増幅器、第２入力抵抗素子及び第２帰還抵抗素子により反転増幅回路を構成した２段目の第２増幅器とを備え、それぞれの非反転入力端には接地電位を与えられている。各増幅器はそれぞれのオフセット電圧とその温度係数を有している。本発明の増幅回路は、これら２つの増幅器のオフセット電圧を温度補償することが可能な条件を満たすことにより、第２増幅器の出力端から得られる出力電位のオフセット電圧成分(第１増幅器及び第２増幅器の各々に起因するものが含まれる)が温度変化によらず一定（オフセット電圧を温度補償した状態）となる。

その温度補償条件は、次の通りである。先ず、第２増幅器のオフセット電圧の温度係数値を第１増幅器のオフセット電圧の温度係数値で除した値を第１増幅部の増幅率とした場合に第１増幅器のオフセット電圧成分により第２入力抵抗素子に０を含む所定の電流値の電流が流れる。次に、第１増幅部及び第２増幅部の増幅率を任意の値とした場合に、第２入力抵抗素子に上記の所定の電流値が流れるように各増幅部の増幅率を設定する。このように、第１増幅部及び第２増幅部の増幅率を任意の値とした場合にも第２入力抵抗素子に流れる電流値を、略一定値とすることがオフセット電圧の温度補償条件となる。

さらに、第１増幅部及び第２増幅部の増幅率を任意の値とする場合にこの温度補償条件を満たすために、第１増幅部の第１入力抵抗素子、第１増幅部の第１帰還抵抗素子及び／または第２増幅部の第２入力抵抗素子の抵抗値を調整することによってこれらの増幅率を調整する。この結果、第２増幅器の出力電位におけるオフセット電圧成分が温度補償される。

出力電位のオフセット電圧成分が温度補償された増幅回路を種々の計測回路に適用することによって、オフセット電圧による温度変化誤差を含まない高精度の計測が可能となる。

なお、上記の温度補償条件は、第１増幅器の出力電位におけるオフセット電圧成分の温度変化分により第２増幅器の出力端におけるオフセット電圧の温度変化分を相殺するように第１入力抵抗素子、第１帰還抵抗素子及び／又は第２入力抵抗素子の抵抗値を調整して第１増幅部及び第２増幅部の増幅率を設定したとき、第２増幅器の出力電位におけるオフセット電圧成分が温度補償される、と言い換えることができる。

温度補償されたオフセット電圧成分を除去するには、増幅回路に含まれるいずれかの増幅器の適宜の入力端に、外部から所定のオフセット調整電位を印加することで簡易に実現することができる（本発明の増幅回路を適用した電流計測回路においても同じ）。

（Ｂ）上記の増幅回路を用いた本発明の電流計測回路では、第１増幅部と第２増幅部が上記の温度補償条件を満たすことにより、出力電位におけるオフセット電圧成分が温度補償される。電流計測回路の一実施形態では、常にオン状態とされる第１ＦＥＴと第２ＦＥＴの各電流路の他端同士の接続点に被計測電流を入出力し、第１ＦＥＴの一端は接地電位とされ、第２ＦＥＴの一端の電位は、第１増幅器の第２入力端に印加される。ここで第２ＦＥＴは上記の増幅回路における第１入力抵抗素子の役割を果たす（なお、第２ＦＥＴに置き換えず第１入力抵抗素子のままでも同じ動作の電流計測回路を構成できる）。第１増幅器の第１入力端は接地電位とされる。

本回路においては、被計測電流が第１ＦＥＴと第２ＦＥＴの各電流路に分流して流れ、第２ＦＥＴへ分流した電流は、第１増幅器の第２入力端への入力電流となる。第１増幅器は、第１入力端と第２入力端を同電位とするように第１帰還抵抗素子を介して出力電位を第２入力端に印加する制御を行う。

第１ＦＥＴと第２ＦＥＴにおいて、各々の電流路の一端または他端の電位と電流との特性（Ｖd−Ｉd特性）が互いに相似形であれば、被計測電流が変動しても第１ＦＥＴと第２ＦＥＴに分流する電流の比は一定である。よって、被計測電流と、第２ＦＥＴへ分流した電流と、第１増幅器の出力電位の大きさとの比例関係は常に保持され、出力電位を用いて被計測電流を計測できる。

電流計測については、基本的に第１ＦＥＴ、第２ＦＥＴ（または第１入力抵抗素子）及び第１増幅部により行うことが可能であるが、上記の増幅回路と同様に少なくとも第２増幅器を設けることによりオフセット電圧の温度補償が可能となる。一実施形態においてはさらに第３増幅器を具備する第３増幅部を設け、３つの増幅部が所定の温度補償条件を満たすことにより最終的な出力電位におけるオフセット電圧成分を温度補償することができる。３つのＦＥＴと３つの増幅部を備える構成では、第２増幅部は増幅率を小さくするかまたは１として単に反転増幅し、第１増幅部の第１増幅器のオフセット電圧の温度補償を第３増幅部の第３増幅器が行なう回路動作も可能である。

（Ｃ）本発明の別の電流計測回路においては、被計測電流が、常にオン状態の第１ＦＥＴの電流路に流れ、この電流路の一端の電位を第１増幅器の第１入力端に印加する。第１増幅器の第２入力端には、常にオン状態の第２ＦＥＴの電流路の一端の電位が印加される。第１増幅器は、第１入力端と第２入力端を同電位とするように第１帰還抵抗素子（または第１抵抗素子）を介して出力電位を第２入力端に印加する制御を行う。

第１ＦＥＴと第２ＦＥＴにおいて、各々の電流路の一端の電位と電流の特性が互いに相似形であれば、被計測電流が変動しても、第１ＦＥＴと第２ＦＥＴにそれぞれ流れる電流の比は一定である。第２ＦＥＴを流れる電流は、第１増幅器の出力電位に比例するから、被計測電流と第１増幅器の出力電位とは常に比例関係にあり、出力電位を用いて被計測電流を計測できる。

電流計測は、基本的に第１ＦＥＴ、第２ＦＥＴ（または第１入力抵抗素子）及び第１増幅部により行うことが可能であるが、上記の増幅回路と同様に少なくとも第２増幅器を設けることによりオフセット電圧の温度補償が可能となる。一実施形態においては、さらに第４増幅器を具備する第４増幅部を設け、４つの増幅部が所定の温度補償条件を満たすことにより最終的な出力電位におけるオフセット電圧成分を温度補償することができる。４つの増幅部を備える構成では、第２増幅部と第４増幅部の増幅率を小さくするかまたは１として単に反転増幅し、第１増幅部の第１増幅器のオフセット電圧の温度補償を第３増幅部の第３増幅器が行なう回路動作も可能である。

（Ｄ）本発明の別の電流計測回路においては、上記（Ｂ）または（Ｃ）の回路において、第１ＦＥＴに替えて、真のソース電位を取り出すための電位検出端を有する半導体素子（第４ＦＥＴまたは第５ＦＥＴ）とする。ここで「真のソース電位」とは、通常のＦＥＴのソースのリード線抵抗による電圧降下を含まないソース電位、リード線抵抗による半導体素子の温度係数の変化を含まない、リード線抵抗によるＦＥＴのＶd−Ｉd特性の変化を含まないことを意味する。

この構成によれば、通常のＦＥＴのソース電位に含まれるリード線抵抗による誤差を排除した出力電位が得られる。

（Ｅ）本発明の別の電流計測回路においては、上記(Ｂ)〜(Ｄ)の回路に含まれるＦＥＴの一部または全部を抵抗素子に置き換えてもよい。これらの置換された抵抗素子は、置換前のＦＥＴのオン抵抗と同じ役割を果たす。

（Ｆ）本発明の別の電流計測回路においては、上記(Ｂ)〜(Ｄ)の回路に含まれるＦＥＴの一部または全部に対し、必要に応じて抵抗素子を並列接続または直列接続する。これにより、そのＦＥＴの温度係数と抵抗素子の温度係数は合成され、そのＦＥＴのオン抵抗の値と抵抗素子の抵抗値も合成される。よって、温度変化に対して各ＦＥＴのオン抵抗変化率が揃っていない場合に、いずれか（１または複数）のＦＥＴと抵抗素子の並列合成抵抗の変化率を他のＦＥＴのオン抵抗に近づけ、略同一にするように調整できる。

（Ｇ）本発明の別の電流計測回路においては、上記(Ｂ)〜(Ｄ)の回路に含まれるＦＥＴの一部または全部に対し、制御電位として所定の直流電位を印加する替わりに、所定の直流電位の変動率よりも変動率の小さい電位を印加する。これにより、所定の直流電位が変動するとき、各ＦＥＴの制御電位変動によるオン抵抗の変化率を略同一に揃えることができる。

（Ｈ）本発明の集積回路素子は、上記の本発明の電流計測回路または増幅回路を内蔵したものである。集積化することによりコンパクト化でき量産性が向上し、また温度結合を良好とすることができる。

（１）増幅回路の実施形態
本項で説明する増幅回路は、主として特許請求の範囲における請求項１、２に関連する。
（１−１）回路構成
図１(Ａ)は、本発明による増幅回路の実施形態を示す回路構成図である。２つの演算増幅器である第１増幅器ＯＰ１と第２増幅器ＯＰ２を有し、それぞれが反転増幅回路（第１増幅部と第２増幅部）を構成している。

第１増幅部の第１増幅器ＯＰ１は、非反転入力端である第１入力端(1)、反転入力端である第２入力端(2)及び第１出力端を備える。第１入力端(1)には接地電位を与えられ、第２入力端(2)には第１入力抵抗素子Ｒ１０を介して入力電位を与えられる。入力電位は、端子２を接地電位として端子１に印加される。第１出力端の出力電位は、第１帰還抵抗素子Ｒ１１を介して第２入力端(2)に印加される。

第２増幅部の第２増幅器ＯＰ２は、非反転入力端である第３入力端(3)、反転入力端である第２入力端(4)及び第２出力端（端子３）を備える。第３入力端(3)には接地電位を与えられ、第４入力端(4)には第２入力抵抗素子Ｒ１２を介して第１増幅器の第１出力端の出力電位を与えられる。第２出力端の出力電位は、第２帰還抵抗素子Ｒ１３を介して第４入力端(4)に印加される。第２出力端の出力電位は、端子３から出力される。

第１増幅部と第２増幅部は、各々増幅率A1、A2を有する。また、第１増幅器ＯＰ１と第２増幅器ＯＰ２は、各々オフセット電圧b1、b2を有しかつそれぞれの温度係数α1、α2をもつ。本回路においては、これらの増幅率とオフセット電圧の温度係数が所定の条件を満たしている。この条件については、以下の回路動作で説明する。

（１−２）回路動作
図１(Ｂ)を参照しつつ、図１(Ａ)の増幅回路の動作を説明する。
第１増幅部の増幅率A1は、第１帰還抵抗素子Ｒ１１と第１入力抵抗素子Ｒ１０の比で決定され、第２増幅部の増幅率A2は、第２帰還抵抗素子Ｒ１３と第２入力抵抗素子Ｒ１２の比で決定される。（Ａ１＝Ｒ１１／Ｒ１０、Ａ２＝Ｒ１３／Ｒ１２）

また、第１増幅器ＯＰ１は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第２増幅器ＯＰ２もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。便宜上、オフセット電圧b1、b2は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。

従って、所定の温度における第１増幅器ＯＰ１の出力電位（すなわち第１増幅部の出力電位）における固有のオフセット電圧成分Y1、並びに、第２増幅器ＯＰ２の出力電位(すなわち第２増幅部の出力電位)における固有のオフセット電圧成分Y2は次の通りである。（「固有の」とは、その増幅器が本来的に内部に有するオフセット電圧に起因して出力されるオフセット電圧成分を意味する。以下の実施形態でも同様）
Y1(所定の温度)＝A1・b1 ・・・(101)
Y2(所定の温度)＝A2・b2 ・・・(102)

実際の第２増幅器ＯＰ２の出力電位における最終オフセット電圧成分Yo2は、固有のものに加えて、第１増幅器ＯＰ１の出力するオフセット電圧成分Y1によるものも加算されるため、次の通りとなる。
Yo2＝−A2・Y1＋A2・b2 ＝A2(b2−A1・b1) ・・・(103)

ここで温度変化を考慮すると、上記のb1、b2が温度係数α１、α２に従ってそれぞれ変化するため、上式(101)、(102)のY1、Y2も変化することになる。オフセット電圧b1、b2の温度変化y1、y2は、図１(Ｂ)の左グラフのように示され（便宜上、上記の所定の温度をゼロ点とし、温度を変数Tとする）、次式のように表される。
y1＝α1・T＋b1 ・・・(104)
y2＝α2・T＋b2 ・・・(105)

次に上記各増幅部の増幅率と、任意の温度Tにおける第１増幅器ＯＰ１及び第２増幅器ＯＰ２の各々の固有のオフセット電圧成分とを考慮した増幅部（増幅回路）におけるオフセット電圧成分Y1、Y2は、次の通りになる。
Y1＝A1(α1・T＋b1) ・・・(106)
Y2＝A2(α2・T＋b2) ・・・(107)

よって、実際の第２増幅器の出力電位における最終オフセット電圧成分Yo2は次の通りとなる。
Yo2＝−A2・Y1＋A2(α2・T＋b2)
＝A2(−A1・α1＋α2)T＋A2(−A1・b1＋b2) ・・・(108)

上式(108)から、変数Tの一次の項の係数をゼロとすれば、Yo2は温度変化によらない定数となる。この条件は次の通りである。
−A1・α1＋α２＝０、 A1＝α2／α1 ・・・(109)

すなわち、第１増幅部の増幅率A1が、第２増幅器ＯＰ２のオフセット電圧温度係数α２と第１増幅器ＯＰ１のオフセット電圧温度係数α１の比の値と略同じであればよい。この条件を満たせば、図１(Ｂ)の右グラフのように、最終オフセット電圧成分Yo2は温度Ｔによらず一定電圧Ｖconとなる（これを、オフセット電圧について温度補償された状態と称する。この温度補償された一定のオフセット電圧を「残留オフセット電圧」と称する場合がある。以下同じ）。但し、上式(109)の場合、α１とα２は同符号でなければならない。このことは、上式(104)、(105)で表されるオフセット電圧の温度変化の傾きが同じ方向であることを意味する。

さらに、上式(108)の定数項をゼロとする条件は、次式の通りとなる。
−A1・b1＋b2＝０、 A1＝b2／b1 ・・・(110)
上式(110)の条件は、第１増幅器ＯＰ１と第２増幅器ＯＰ２が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第１増幅器ＯＰ１と第２増幅器ＯＰ２のオフセット電圧が必ず上式（110）を満たしているとは限らない。そこで、図１(Ｃ)の方法を採ることが一般的かつ簡易な解決手段である。

図１(Ｃ)は、上式(109)の条件で温度補償された残留オフセット電圧成分Yo2（図１(Ｂ)のVcon）をゼロに調整するためのオフセット調整電位生成手段の一例を示す部分回路である。可変抵抗ＶＲ１の中間端子に現れるオフセット調整電位ΔＶを、第１増幅器ＯＰ１の第１入力端(1)または第２増幅器ＯＰ２の第３入力端(3)のいずれかに、接地電位に替えて印加する。図示の例では、可変抵抗ＶＲ１の一端は正の直流電位(＋Vcc)を印加され、他端は負の直流電位(−Vcc)を印加され、この範囲内でオフセット調整電位ΔＶを設定可能である。例えば、上式(109)を満たすように回路定数を設定した後、端子１の入力電位がゼロのときに端子３の出力電位がゼロとなるように可変抵抗ＶＲ１を調整すればよい。オフセット調整電位ΔＶを外部から印加することは、上式(110)に替えて以下の式が成立することを意味する。
−A1・b1＋b2＋ΔＶ＝０、ΔＶ＝A1・b1−b2 ・・・(111)

但し、第１入力端(1)に印加する場合と、第３入力端(3)に印加する場合では、ΔＶの値自体は異なるものとなる。

（１−３）増幅回路の温度補償条件の補足説明
上記の通り、図１(Ａ)の増幅回路は、第１増幅部の増幅率A1が上式(109)のA1＝α2／α1の条件を満たす場合には、第２増幅部の増幅率A2に関わらず温度補償される。

実際には、この条件はさらに広く適用可能である。先ず、第１増幅部の増幅率A1がA1＝α2／α1の条件を満たす場合に、第１増幅器ＯＰ１の出力電位のオフセット電圧成分Y1により第２入力抵抗素子Ｒ１２に流れる電流をＩconとする。このときの第１増幅部の増幅率A1がＲ１１／Ｒ１０であり、第２増幅部の増幅率A2がＲ１３／Ｒ１２であるとする。
次に、A1の増幅率の値を変えてｋ倍にしたとすると、第１増幅器ＯＰ１の出力電位のオフセット電圧成分Y1もｋ倍となる。これに対して、第２入力抵抗素子Ｒ１２の値もｋ倍にすれば、これに流れる電流Ｉconを元の値のまま保持できる。あるいは、増幅率A1の値を１／ｋ倍とする場合には、第２入力抵抗素子Ｒ１２の値も１／ｋ倍とすれば、第１増幅器ＯＰ１のオフセット電圧成分によってこれに流れる電流Ｉconを元の値に保持できる。

このように、A1＝α2／α1の条件を満たす場合の第１増幅器ＯＰ１のオフセット電圧成分によって第２入力抵抗素子Ｒ１２に流れる電流Ｉconの値を保持する限りにおいて、第１入力抵抗素子Ｒ１０、第１帰還抵抗素子１１、第２入力抵抗素子Ｒ１２の値を適宜調整し、増幅率A1を変更することができる。すなわち、第１増幅部の増幅率A1を必ずしも常にα2／α1の比の値とする必要はない。なお、温度変化中に存在するある温度（Tx）における第１増幅器のオフセット電圧b1（Tx）が“０”の場合は、第２入力抵抗素子Ｒ１２に電流は流れない。

また、第２増幅部の増幅率A2については、元より上記条件による束縛がない。しかしながら、第２入力抵抗素子Ｒ１２を調整すると、これに連動して増幅率A2も変化することになる。このような場合、増幅率A2は上記条件と無関係であるので、第２帰還抵抗素子Ｒ１３を適宜対応させることにより増幅率A2を所望の値とすることができる。

従って、本発明の増幅回路の全体としての増幅率並びに第１増幅部及び第２増幅部の各々の増幅率については、上記のオフセット電圧の温度補償条件を満足しつつ多様な設計が可能となる。

言い換えるならば、本発明の増幅回路においては、第１増幅器の第１出力端におけるオフセット電圧成分の温度変化分により第２増幅器のオフセット電圧の温度変化分を相殺するように、第１入力抵抗素子、第１帰還抵抗素子及び／又は第２入力抵抗素子の抵抗値を調整したとき、第２増幅器の第２出力端から得られる出力電位における第１増幅器及び第２増幅器のオフセット電圧成分が温度補償されることになる。

このように２つの反転増幅器を用いてオフセット電圧成分の温度補償を行う場合、実際の回路では、上記の条件を満たす範囲内で、それぞれの増幅器の増幅率を調整可能である（以下の電流計測回路の各実施形態においても同様である）。

（２）電流計測回路の第１の実施形態
本項で説明する電流計測回路は、主として特許請求の範囲における請求項５及び請求項６に関連する。
（２−１）回路構成
図２(Ａ)は、図１(Ａ)に示した増幅回路の原理を利用して構成した本発明による電流計測回路の第１の実施形態を示す回路構成図である。電流計測回路の入力段は、ｎチャネル型である第４ＦＥＴ(以下、「ＦＥＴＱ４」と称する)と第２ＦＥＴ(以下、「ＦＥＴＱ２」と称する)により構成される。端子１は被計測電流Ｉinの入出力端（交流電流が計測できるため、入出力端であるが、図示の方向の直流が入力する場合を例として「入力端」と称して説明する。以下、他の実施形態についても同様）であり、同じく入出力端である端子２は接地されている。

ＦＥＴＱ４は、通常の３つの端子に加えて第４の端子をもつ。ソースＳ１は通常のＦＥＴのソースと同じであるが、端子Ｓ２は、真のソース電位を取り出した「電位検出端」であり、このような端子はケルビン端子と称されている。ここで「真のソース電位」とはＦＥＴ内部のソース半導体材料面からソース端子Ｓ１への金属線(リード線)抵抗ｒ(例えば数ｍΩ)による電圧降下を含まず、リード線抵抗による半導体素子のソースＳ１端に現れる温度係数の変化を含まず、また、リード線抵抗によるＦＥＴのドレイン電位−ドレイン電流(Ｖd−Ｉd)特性の変化を含まない電位であることを意味する。端子Ｓ２は、電位のみを取り出す端子であり電流を流す目的はない（後述する図２（Ｂ）の回路でも微少電流しか流れない）。なお、ＦＥＴＱ４の効果については、後の(２−２−２)において補足説明する。

ＦＥＴＱ４は、ゲートＧ１に所定の直流電位（ここでは正電源電位(＋Ｖcc)）が印加され、ソースＳ１が端子２に接続され、ドレインが端子１に接続されている。すなわち、ＦＥＴＱ４のソースＳ１には接地電位が与えられ（但し抵抗ｒを介して）、ドレインは被計測電流Ｉinの入力端となっている。ゲートＧ１の制御電位は、ＦＥＴＱ４を常時オン状態とする電位である。

第２ＦＥＴであるＦＥＴＱ２は、ゲートＧ２に所定の直流電位（ここでは正電源電位(＋Ｖcc)）が印加され、ソースが第１増幅器ＯＰ１の第２入力端(2)に接続され、ドレインが端子１に接続されている。すなわち、ＦＥＴＱ２のソース電位は第２入力端(2)に印加され、ドレインは被計測電流Ｉinの入力端となっている。ゲートＧ２の制御電位は、ＦＥＴＱ２を常時オン状態とする電位である。

よって、ＦＥＴＱ４とＦＥＴＱ２は、互いにドレイン同士が接続されその接続点が被計測電流Ｉinの入力端となっているため、被計測電流Ｉinは分流してＦＥＴＱ４及びＦＥＴＱ２のドレイン電流Ｉ１及びＩ２としてそれぞれ流れることとなる。

第１増幅部を構成する第１増幅器ＯＰ１、第１帰還抵抗素子Ｒ２１及びＦＥＴＱ２は、図１(Ａ)に示した増幅回路の第１増幅器ＯＰ１及び第１帰還抵抗素子Ｒ１１に相当し、ＦＥＴＱ２のオン抵抗が、図１(Ａ)の第１入力抵抗素子Ｒ１０に相当する。

第１帰還抵抗素子Ｒ２１と並列に接続された容量素子Ｃは、高周波動作安定用であり、任意に設けられる（以下の他の実施形態では図示しないが、同様である）。

第２増幅部を構成する第２増幅器ＯＰ２、第２入力抵抗素子２２及び第２帰還抵抗素子Ｒ２３は、図１(Ａ)に示した増幅回路の第２増幅器ＯＰ２、第２入力抵抗素子Ｒ１２及び第２帰還抵抗素子Ｒ１３に相当する。

可変抵抗ＶＲ２は、図１(Ｃ)の可変抵抗ＶＲ１に相当し、その中間端子の電位が第２増幅器ＯＰ２の第３入力端(3)に印加される。

さらにまた、図２(Ａ)の回路において、ＦＥＴＱ２のソースとドレインを入れ替えて接続してもよい。また、ＦＥＴＱ２及びＦＥＴＱ４は、ｎチャネル型ＦＥＴではなくｐチャネル型ＦＥＴを用いてもよい。

なお、特許請求の範囲における各ＦＥＴの「一端と他端」については、各ＦＥＴとも「ソースまたはドレイン」にそれぞれ対応する場合と、各ＦＥＴとも「ドレインまたはソース」に対応する場合のいずれもあり得る（以下の各実施形態において同様）。つまり、複数のＦＥＴが存在するとき、あるＦＥＴの一端をソースとし他端をドレインとしたとき、別のＦＥＴについては一端をドレインとし他端をソースとしてもよい。また、特許請求の範囲における各ＦＥＴの「制御端」はゲートであり、「制御電位」はゲート電位を意味する（以下の各実施形態において同様）。

（２−２）回路動作
（２−２−１）電流計測動作
図２(Ａ)の電流計測回路は、被計測電流Ｉinが直流及び交流のいずれでも計測可能であるが、一例として端子１から矢印の方向に直流の被計測電流Ｉinが流れ込む場合について説明する。

被計測電流Ｉinは、ＦＥＴＱ４とＦＥＴＱ２のドレイン同士の接続点においてＦＥＴＱ４を流れる電流Ｉ１と、ＦＥＴＱ２を流れる電流Ｉ２に分流する。ＦＥＴＱ４を流れる電流Ｉ１は、端子１→ＦＥＴＱ４（ドレインＤ→ソースＳ１）→端子２（接地電位）の経路で流れ、端子Ｓ２には流れない。ＦＥＴＱ２を流れる電流Ｉ２は、端子１→ＦＥＴＱ２→第１増幅器ＯＰ１の経路で流れ、第１増幅器ＯＰ１の第２入力端(2)への入力電流となる。なお、電流Ｉ１と電流Ｉ２の比は、ＦＥＴＱ４とＦＥＴＱ２のオン抵抗の比の逆数となる。電流Ｉ２は検知用電流となるので、計測の便宜のために、ＦＥＴＱ４のオン抵抗を小さく（電流Ｉ１を大電流）、ＦＥＴＱ２のそれを大きく（電流Ｉ２を小電流）設定することが好適である。これは、他の実施形態についても同様である。

オフセット電圧を無視すると、第１増幅器ＯＰ１のフィードバック動作により、第２入力端(2)は、第１入力端(1)と同電位となるように制御される。第１入力端(1)は、ＦＥＴＱ４の端子Ｓ２の電位に設定されるので、第２入力端(2)は常に端子Ｓ２の電位となるようにフィードバック動作が行われることになる。このことは、第２入力端(2)が仮想的に非常に小さい入力インピーダンスの電位と等価となることを意味し、見かけ上、電流Ｉ２が第２入力端(2)に流れ込むとみなすことができる。（実際には、入力電流Ｉ２は、第１増幅器ＯＰ１の第１帰還抵抗素子Ｒ２１を介して流れる帰還電流と加算されることにより、第２入力端(2)において相殺されている。）

上記の電位関係から、ＦＥＴＱ４とＦＥＴＱ２は、端子１と端子Ｓ２間において等価的に並列接続されていることになる。なお、図２(Ａ)の例のように両ＦＥＴとも実質的にソース接地した場合は、ドレイン電位が変動してもゲート電位が変動せず、ゲート電位により決まるオン抵抗も変動しないので好適である。また、両ＦＥＴのドレインが相互に結合されるため、温度結合の観点からもより好適である。

ＦＥＴＱ４とＦＥＴＱ２の各ゲートに印加されるゲート電位は一定であるから、温度一定かつ被計測電流Ｉin一定のときにはそれぞれのオン抵抗は一定である。被計測電流Ｉinが流れ始めたとき、あるいは変化したとき、ＦＥＴＱ４とＦＥＴＱ２のドレイン電位が変動する。ＦＥＴＱ４とＦＥＴＱ２とは、ドレイン電流Ｉd(すなわちＩ１とＩ２)とドレイン電位Ｖdの変動特性（Ｖd−Ｉd曲線）が相似形であるように選択される。ドレイン電位の変動分は、ＦＥＴＱ２を介して第１増幅器ＯＰ１の第２入力端(2)に入力されるが、第２入力端(2)の電位を、第１入力端(1)の端子Ｓ２の電位（オフセット電圧を無視した場合）と同電位とするようにフィードバック動作が行われ、ドレイン電位の変動分に対応する出力電位Ｖo1が第１増幅器ＯＰ１の第１出力端に出力される。

例えば、ドレイン電位の変動分が正であれば、反転増幅されて出力電位Ｖo1が負方向に変動して平衡し、ドレイン電位の変動分が負であれば、出力電位Ｖo1が正方向に変動して平衡する。出力電位Ｖo1が第１帰還抵抗素子Ｒ２１を介して第２入力端(2)へフィードバックされることにより第２入力端(2)はほぼ端子Ｓ２の電位（オフセット電圧を無視した場合）に制御される。出力電位Ｖo1は、ＦＥＴＱ２のドレイン電位と逆極性であって第１帰還抵抗素子Ｒ２１とＦＥＴＱ２のオン抵抗の比で決まる増幅率で増幅されたものとなる。

ＦＥＴＱ４とＦＥＴＱ２の各々におけるドレイン電流Ｉdの変化に対するドレイン電位Ｖdの変動特性（Ｖd−Ｉd曲線）が相似形であれば、これらのＦＥＴに流れるドレイン電流Ｉ１と電流Ｉ２との比は常に一定（波形同士が相似形）であり、また、被計測電流Ｉinと電流Ｉ２との比も常に一定となる。（Ｎ＝Ｉ１／Ｉ２とすると、Ｉin／Ｉ２＝１＋Ｎであり、１≪Ｎと設定しているため“１”を無視できる。） ＦＥＴＱ２のドレイン電位Ｖdは電流Ｉ２の大きさに比例するから、結局、出力電位Ｖo1は、被計測電流Ｉinと逆相でその大きさに比例することになり、出力電位Ｖo1を用いて被計測電流Ｉinを計測することができる。出力電位Ｖo1は、第２増幅部により適宜の増幅率で増幅され、最終的な出力電位Ｖo2が端子３から出力される。

温度変化に対してＦＥＴＱ４及びＦＥＴＱ２のそれぞれのオン抵抗は変化するが、それぞれのオン抵抗が同一温度係数をもつようにＦＥＴＱ４及びＦＥＴＱ２を選択し、かつＦＥＴＱ４とＦＥＴＱ２を温度結合させることにより、電流Ｉ１と電流Ｉ２の比を保持できる。すなわち、被計測電流Ｉinと出力電位Ｖo1との比例関係を保持できる。

一般にＦＥＴのオン抵抗は、温度が上昇すれば抵抗値も大きくなる正の温度係数を有している。例えば、温度上昇によりＦＥＴＱ１のオン抵抗が大きくなると、ＦＥＴＱ２のオン抵抗も同じ割合で大きくなるため、電流Ｉ１と電流Ｉ２の比は変化せず、被計測電流Ｉinと電流Ｉ２の比も変化しない。これは、他の実施形態でも同様である。

（２−２−２）ＦＥＴＱ４の端子Ｓ２についての補足説明
上記のように、電流計測の便宜上、被計測電流Ｉinが分流する際に、検知用である電流Ｉ２を電流Ｉ１に比べて微小電流とするために、ＦＥＴＱ２のオン抵抗は大きく、ＦＥＴＱ４のオン抵抗は小さく設定する。このため、ＦＥＴＱ４を使用しないでケルビン端子Ｓ２のない通常のＦＥＴを用いた場合、そのオン抵抗がソース電位を取り出すリード線抵抗ｒと同程度であると、リード線抵抗ｒによる電圧降下が無視できなくなる。その場合、通常のソース端子を接地しても、真のソース電位と接地電位との間にこの電圧降下分の違いが生じる。

また、半導体材料で構成される抵抗値に金属材料の抵抗値が合成されることでＦＥＴ本来のＶd−Ｉd特性が損なわれることに加えて、金属線抵抗と半導体素子抵抗の合成温度係数となるためにＦＥＴ本来の温度係数が損なわれる。したがって、通常のソースである端子Ｓ１の電位を用いるとＦＥＴＱ４とＦＥＴＱ２の諸特性に微妙にずれが生じる。このような事象を回避するため、ＦＥＴＱ４の真のソース電位情報（上記３つの混成要因を排除したもの）得るため、ＦＥＴＱ４の端子Ｓ２の電位を第１増幅器ＯＰ１の第１入力端(1)に印加する。なお、ＦＥＴＱ４の端子Ｓ２からは電位のみ取得し、ほとんど電流を流さないためこの端子から真のソース電位情報を得ることが可能である。第１増幅器ＯＰ１の第１入力端(1)は、ハイ入力インピーダンスのため電流は流れないと考えてよい。なお、ＦＥＴＱ２はＦＥＴＱ４に比較しオン抵抗が大きく、微小電流しか流さないため、リード線抵抗による上記３つの影響は無視できる。

図２(Ａ)の回路では、第１増幅器ＯＰ１の第１入力端(1)は接地されず、ＦＥＴＱ４の端子Ｓ２に現れる真のソース電位が印加される。よって、第１増幅器ＯＰ１の第２入力端(2)は、ＦＥＴＱ４の真のソース電位と同電位となるように制御される。この結果、通常のＦＥＴのソース電位に含まれるリード線抵抗に起因する入力電位誤差による出力電位誤差を排除できる。

（２−２−３）オフセット電圧の温度補償動作
図２(Ａ)の増幅部の回路である第１増幅器ＯＰ１及び第２増幅器ＯＰ２におけるオフセット電圧の温度補償動作と増幅率の設定については、図１(Ａ)の増幅回路と同様である。また、温度補償された端子３の残留オフセット電圧成分は、可変抵抗ＶＲ２による最終オフセット調整によりゼロとされる。

（２−３）電流計測回路の第１の実施形態の変形形態
（２−３−１）回路構成
図２(Ｂ)の部分回路図を参照して第１の実施形態の変形形態を説明する。図２(Ｂ)は、図２(Ａ)の回路において、第４ＦＥＴであるＦＥＴＱ４のドレインＤとソースＳ１、Ｓ２とを入れ替えて接続した第５ＦＥＴであるＦＥＴＱ５を備えた実施形態である。

なおＦＥＴＱ２のドレインＤとソースＳの接続は、図２(Ａ)と同じままでもあるいは図示の通り入れ替えてもよく、任意である。この理由は、オン状態のＦＥＴは電流がドレインから流れてもソースから流れても同様のオン抵抗特性を示すからである。ＦＥＴＱ２については、ドレインとソースを入れ替えても第２ＦＥＴとして「ＦＥＴＱ２」と称する。また、図６(Ｃ)内にさらに点線囲みで示すように、ＦＥＴＱ２を、第１入力抵抗素子Ｒ２０に置き換えてもよい（これは、図１(Ａ)の増幅回路における第１入力抵抗素子Ｒ１０と同じである）。図２(Ｂ)の変形形態では、ＦＥＴＱ２を第１入力抵抗素子Ｒ２０に置き換えた例と、ＦＥＴＱ２を使用した例で説明する。なお、第１入力抵抗素子Ｒ２０は、カーボン抵抗などでもよい。これらは他の実施形態についても同様である。

入力段は、ｎチャネル型ＦＥＴであるＦＥＴＱ５と第１入力抵抗素子Ｒ２０（またはｎチャネル型ＦＥＴであるＦＥＴＱ２）により構成される。ＦＥＴＱ５は、通常の３つの端子に加えて第４の端子をもつ。ソースＳ１は通常のＦＥＴのソースと同じであるが、端子Ｓ２は、図２(Ａ)で説明した通り、真のソース電位を取り出した「電位検出端」である。

ＦＥＴＱ５は、ゲートＧ１に所定の直流電位（ここでは正電源電位(＋Ｖcc)）が印加され、ドレインＤが接地され、ケルビン端子Ｓ２が第１入力抵抗素子Ｒ２０の他端（またはＦＥＴＱ２のドレイン）に接続され、ソースＳ１が端子１に接続されている。すなわち、ＦＥＴＱ５のドレインには接地電位が与えられ、端子Ｓ２の電位（真のソース電位）が第１入力抵抗素子Ｒ２０の他端（またはＦＥＴＱ２のドレイン）に印加される。ソースＳ１は被計測電流Ｉinの入力端となっている。ゲートＧ１の制御電位は、ＦＥＴＱ５を常時オン状態とする電位である。第１入力抵抗素子Ｒ２０の一端（またはＦＥＴＱ２のソース）の電位は、第１増幅器ＯＰ１の第２入力端(2)に印加される。

よって、ＦＥＴＱ５の一端は、その接続点である端子１が被計測電流Ｉinの入力端となっているため、被計測電流Ｉinは分流してＦＥＴＱ５のドレイン電流Ｉ１、第１入力抵抗素子Ｒ２０（またはＦＥＴＱ２のソースまたはドレイン）の電流Ｉ２としてそれぞれ流れることとなる。

図２(Ｂ)の部分回路とした場合において、ｎチャネル型ＦＥＴではなくｐチャネル型ＦＥＴを用いてもよい。

（２−３−２）回路動作
図２(Ｂ)の部分回路とした変形形態においても、電流計測の原理は、図２(Ａ)の回路と同様である。

図２(Ｂ)の部分回路とした場合、電流計測の便宜上、被計測電流Ｉinが分流する際に、検知用である電流Ｉ２を電流Ｉ１に比べて微小電流とするために、第１入力抵抗素子Ｒ２０の抵抗（またはＦＥＴＱ２のオン抵抗）は大きく、ＦＥＴＱ５のオン抵抗は小さく設定する。このため、図２(Ａ)のＦＥＴＱ４の場合と同様にＦＥＴＱ５を使用しないでケルビン端子Ｓ２のない通常のＦＥＴを用いた場合、そのオン抵抗がソース電位を取り出すリード線抵抗ｒと同程度であると、リード線抵抗ｒによる電圧降下が無視できなくなる。その場合、真のソース電位と端子１の電位との間にこの電圧降下分の違いが生じる。また、ＦＥＴ本来のＶd−Ｉd特性が損なわれるとともに、金属線と半導体素子の合成温度係数となりＦＥＴ本来の温度係数が損なわれる。したがって、ＦＥＴＱ５とＦＥＴＱ２の諸特性に微妙にずれが生じる。このような事象を回避するため、ＦＥＴＱ５の真のソース電位情報（上記３つの混成要因を排除したもの）を得るため、ＦＥＴＱ５の端子Ｓ２から第１入力抵抗素子Ｒ２０（またはＦＥＴＱ２のドレイン）に印加する。なお、ＦＥＴＱ５の端子Ｓ２からは電位のみ取得し、ほとんど電流を流さないためこの端子から真のソース電位情報を得ることが可能である。

仮にＦＥＴＱ５をケルビン端子Ｓ２のない通常の３端子のＦＥＴとした場合は、そのソースを第1入力抵抗素子Ｒ２０(またはＦＥＴＱ２のドレイン)と接続しても、第１入力抵抗素子Ｒ２０の他端の電位(またはＦＥＴＱ２のドレイン電位)は、通常のＦＥＴの真のソース電位と同電位にならない。よって、第２入力端(2)が第１入力端(1)と同電位となるように第１増幅器ＯＰ１による制御が行われた場合、出力電位Ｖo1には、通常のＦＥＴのソース電位と真のソース電位との違いによる誤差が含まれることになる。図２(Ｂ)のようにＦＥＴＱ５を用いることにより、第１増幅器ＯＰ１の第１入力端(1)が接地され、第２入力端(2)にはＦＥＴＱ５の真のソース電位を他端に印加された第１入力抵抗Ｒ２０（またはＦＥＴＱ２）の一端の電位が印加される。この結果、通常のＦＥＴのソース電位に含まれるリード線抵抗に起因する出力誤差を排除できる。

なお、ＦＥＴＱ２を使用した場合、ＦＥＴＱ２のオン抵抗については、ＦＥＴＱ５のオン抵抗に比べて大きいため上記のようにリード線抵抗による電圧降下等、３つの混成要因は無視できる。

また、図２(Ｂ)の部分回路とした場合についても、図２（Ａ）の増幅部の回路である第１増幅器ＯＰ１と第２増幅器ＯＰ２のオフセット電圧の温度補償動作、残留オフセット電圧の消去及び増幅率の設定については、図１(Ａ)の増幅回路と同様である。

（３）電流計測回路の第２の実施形態
本項で説明する電流計測回路は、主として特許請求の範囲における請求項３に関連する。
（３−１）回路構成
図３(Ａ)は、本発明による電流計測回路の第２の実施形態を示す回路構成図である。電流計測回路の入力段は、２つのｎチャネル型ＦＥＴであるＦＥＴＱ１とＦＥＴＱ２により構成される。本回路は、図２(Ａ)、(Ｂ)の回路におけるＦＥＴＱ４またはＦＥＴＱ５を、通常のＦＥＴであるＦＥＴＱ１に置き換えた形態である。

第１ＦＥＴであるＦＥＴＱ１は、ゲートＧ１に所定の直流電位（ここでは正電源電位(＋Ｖcc)）が印加され、ソースが端子２に接続され、ドレインが端子１に接続されている。すなわち、ＦＥＴＱ１のソースには接地電位が与えられ、ドレインは被計測電流Ｉinの入力端となっている。ゲートＧ１の制御電位は、ＦＥＴＱ１を常時オン状態とする電位である。

第２ＦＥＴであるＦＥＴＱ２は、ゲートＧ２に所定の直流電位（ここでは正電源電位(＋Ｖcc)）が印加され、ソースが第１増幅器ＯＰ１の第２入力端(2)に接続され、ドレインが端子１に接続されている。すなわち、ＦＥＴＱ２のソース電位は第２入力端(2)に印加され、ドレインは被計測電流Ｉinの入力端となっている。ゲートＧ２の制御電位は、ＦＥＴＱ２を常時オン状態とする電位である。

よって、ＦＥＴＱ１とＦＥＴＱ２は、互いにドレイン同士が接続されその接続点が被計測電流Ｉinの入力端となっているため、被計測電流Ｉinは分流してＦＥＴＱ１及びＦＥＴＱ２のドレイン電流Ｉ１及びＩ２としてそれぞれ流れることとなる。
なお、ＦＥＴＱ１及び／またはＦＥＴＱ２のソースとドレインを入れ替えて接続してもよく、ｎチャネルＦＥＴではなくｐチャネルＦＥＴを用いてもよい。

（３−２）回路動作
図３(Ａ)の回路の電流計測の原理は、ＦＥＴＱ１のソース端子Ｓの電位とその真のソース電位の誤差が出力電位Ｖo1に含まれることを除いて、図２(Ａ)(Ｂ)の回路と同様である。

また、図３(Ａ)の増幅部の回路においても、第１増幅器ＯＰ１と第２増幅器ＯＰ２のオフセット電圧の温度補償動作、増幅率の設定及び残留オフセット電圧の消去については、図１(Ａ)の増幅回路と同様である。

（３−３）電流計測回路の第２の実施形態の変形形態
図３(Ｂ)は、図３(Ａ)の回路の点線で囲んだ入力段の部分の変形形態を示す部分回路図である。図３(Ａ)のＦＥＴＱ１のオン抵抗に替えて第６抵抗素子Ｒ３４とする。第６抵抗素子Ｒ３４は、一端が端子１に接続され他端を端子２に接続される(すなわち接地電位とされる)。また、図３(Ａ)のＦＥＴＱ２のオン抵抗に替えて第７抵抗素子Ｒ３０とする。第７抵抗素子Ｒ３０は、一端が第１増幅器ＯＰ１の第２入力端(2)に接続され、他端が端子１に接続されており、図１(Ａ)の増幅回路における第１入力抵抗素子Ｒ１０に相当するものである。第６抵抗素子Ｒ３４と第７抵抗素子Ｒ３０は、略同じ温度係数をもつように選択されかつ温度結合されることが望ましい。

被計測電流Ｉinは、第６抵抗素子Ｒ３４へ流れる電流Ｉ１と、第７抵抗素子Ｒ３０へ流れる電流Ｉ２に分流して流れる。電流Ｉ２は、第１増幅器ＯＰ１の第２入力端(2)への入力電流となり、上述の図２(Ａ)と同じ動作原理により、端子３から被計測電流Ｉinの大きさに比例した出力電位を取り出すことができる。

なお、図３(Ａ)の回路においてＦＥＴＱ１またはＦＥＴＱ２のいずれか一方のみを第６抵抗素子または第７抵抗素子に置き換えた変形形態も可能である。この場合も、ＦＥＴと抵抗素子の温度係数が略同一であり温度結合されることが好適であり、ＦＥＴの基盤に構成されＦＥＴと同様の温度係数を有する半導体抵抗素子を使用できる。この場合、温度結合が良好である。また、この回路全体をＩＣ化して、各抵抗素子を略同一の温度係数を有する半導体抵抗素子として、温度結合させることが可能である。同様に、本発明の他の全ての電流計測回路の実施形態において各ＦＥＴは半導体抵抗素子に置き替え可能である。

（４）電流計測回路の第３の実施形態
本項で説明する電流計測回路は、主として特許請求の範囲における請求項４に関連する。
（４−１）回路構成
図４(Ａ)は、本発明による電流計測回路の第３の実施形態を示す回路構成図である。入力段の２つのｎチャネル型ＦＥＴであるＦＥＴＱ１及びＦＥＴＱ２と、第１増幅部(第１増幅器ＯＰ１を含む)とからなる部分の構成は、上記の図３(Ａ)の回路と同じである。

図４(Ａ)の回路では、図１(Ａ)の増幅回路並びに図２及び図３の電流計測回路と異なり、３つの演算増幅器である第１増幅器ＯＰ１、第２増幅器ＯＰ２及び第３増幅器ＯＰ３を有し、それぞれ第1増幅部、第２増幅部及び第３増幅部を構成している。

第１増幅部の第１増幅器ＯＰ１は、非反転入力端である第１入力端(1)、反転入力端である第２入力端(2)及び第１出力端を備え、第１入力端(1)に接地電位を与えられ、第１出力端の出力電位を第１帰還抵抗素子Ｒ４１を介して第２入力端(2)に印加する。

第２増幅部の第２増幅器ＯＰ２は、非反転入力端である第３入力端(3)、反転入力端である第４入力端(4)及び第２出力端を備え、第２出力端の出力電位を第２帰還抵抗素子Ｒ４３を介して第４入力端(4)に印加している。さらに、第１増幅器ＯＰ１の出力電位を第２入力抵抗素子Ｒ４２を介して第４入力端(4)に与えられている。第２出力端の出力電位Ｖo2は端子３から出力される。

第３増幅部の第３増幅器ＯＰ３は、非反転入力端である第５入力端(5)、反転入力端である第６入力端(6)及び第３出力端を備え、第５入力端(5)に接地電位を与えられ、第３出力端の出力電位を第３帰還抵抗素子Ｒ４４を介して第６入力端(6)に印加し第３出力端の出力電位を第２増幅器ＯＰ２の第３入力端(3)に印加する。

さらに、第３ＦＥＴであるＦＥＴＱ３が設けられ、ＦＥＴＱ３のソースには接地電位が与えられ、ドレインには第３増幅器ＯＰ３の第６入力端(6)の電位が印加される。ＦＥＴＱ３のゲートは、常にオン状態とする所定の制御電位を印加される。

図４(Ａ)の回路において、ＦＥＴＱ１〜Ｑ３のいずれかまたは全部のドレインとソースを入れ替えて接続してもよく、ＦＥＴＱ１〜Ｑ３はｎチャネル型ＦＥＴではなくｐチャネル型ＦＥＴを用いてもよい。さらにＦＥＴＱ１は、図２（Ａ）、（Ｂ）に示すように、ケルビン端子Ｓ２を有するＦＥＴＱ４またはＦＥＴＱ５を使用してもよい。この場合、ＦＥＴＱ４、Ｑ５の接続関係は、図２（Ａ）、（Ｂ）に示すとおりである。

（４−２）回路動作
図４の回路の電流計測の原理については、図３(Ａ)の回路と同様であり、第１増幅器ＯＰ１の第１出力端の出力電位Ｖo1を用いて被計測電流を計測でき、第２増幅部により適宜の増幅率で増幅され各増幅器のもつオフセット電圧を温度補償して端子３から最終的な電流計測出力電位Ｖo2が得られる。なお、図１〜３に示す残留オフセット電圧を消去する回路を付加することで、残留オフセット電圧を消去できる。

図４の回路では、第１増幅器ＯＰ１、第２増幅器ＯＰ２及び第３増幅器ＯＰ３のオフセット電圧の温度補償条件が、上記の図１〜図３の回路とは異なる。

第１増幅部の増幅率A1は、第１帰還抵抗素子Ｒ４１とＦＥＴＱ２のオン抵抗の比で決定される。
第２増幅部の増幅率A2は、第２帰還抵抗素子Ｒ４３と第２入力抵抗素子Ｒ４２の比で決定される。
第３増幅部の増幅率A3は、第３帰還抵抗素子Ｒ４４とＦＥＴＱ３のオン抵抗の比で決定される。

また、第１増幅器ＯＰ１は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第２増幅器ＯＰ２もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。第３増幅器ＯＰ３もまた、同じ所定の温度においてオフセット電圧b3を有し、その温度係数がα3であるとする。便宜上、オフセット電圧b1、b2及びb3は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。

従って、第１〜第３増幅器ＯＰ１〜ＯＰ３の各々のオフセット電圧の温度変化y1、y2及びy3は、次の通りとなる。

y1＝α1・T＋b1 ・・・(401)
y2＝α2・T＋b2 ・・・(402)
y3＝α3・T＋b3 ・・・(403)

任意の温度Tにおける第１〜第３増幅器ＯＰ１〜ＯＰ３の各々の固有のオフセット電圧成分及びこれらの増幅器を含むそれぞれ第１〜第３増幅部の増幅率（A1〜A3）を考慮すると、第１〜３のそれぞれの増幅部が出力するオフセット電圧成分Y1、Y2及びY3は次の通りになる。
Y1＝A1(α1・T＋b1) ・・・(404)
Y2＝A2(α2・T＋b2) ・・・(405)
Y3＝A3(α3・T＋b3) ・・・(406)

よって、実際の第２増幅器の出力電位Ｖo2における最終オフセット電圧成分Yo2は次の通りとなる。
Yo2＝−A2・Y1＋A2(α2・T＋b2)＋A2・Y3
＝A2(−A1・α1＋α２＋A3・α3)T＋A2(−A1・b1＋b2＋A3・b3) ・・・(407)

上式(407)から、変数Tの一次の項の係数をゼロとすれば、Yo2は温度変化によらない定数となる。この条件は次の通りである。
−A1・α1＋α２＋A3・α3＝０、 A3・α3＝A1・α1−α2
・・・(408)

上式(408)の条件を満たせば、最終オフセット電圧成分Yo2は温度Ｔによらず一定電圧となり、温度補償される。なお、上式(408)からわかるように、図１(Ａ)の回路の場合と異なり温度係数α１とα２の符号は同じでなくともよい。

さらに、上式(407)の定数項をゼロとする条件は、次式の通りとなる。
−A1・b1＋b2＋A3・b3＝０、 A3・b3＝A1・b1−b2 ・・・(409)
上式(409)の条件は、第１〜第３増幅器ＯＰ１〜ＯＰ３が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第１増幅器ＯＰ１、第２増幅器ＯＰ２及び第３増幅器ＯＰ３のオフセット電圧が必ず上式（409）を満たしているとは限らない。

そこで、上述の図１(Ｃ)と同様に、外部からオフセット調整電位ΔＶを、第１増幅器ＯＰ１の第１入力端(1)または第３増幅器ＯＰ３の第５入力端(5)に接地電位に替えて印加することにより、最終オフセット電圧成分Yo2をゼロに調整できる。オフセット調整電位ΔＶを外部から印加することは、上式(409)に替えて実質的に以下の式が成立することを意味する。
−A1・b1＋b2＋A3・b3＋ΔＶ＝０、ΔＶ＝A1・b1−b2−A3・b3 ・・・(410)

但し、第１入力端(1)に印加する場合と、第５入力端(5)に印加する場合では、ΔＶの値自体は異なるものとなる。

ここで、式（408）、(409)を再び参照する。
−A1・α1＋α2＋A3・α3＝０、 A3・α3＝A1・α1−α2 ・・・(408)
−A1・b1＋b2＋A3・b3＝０、 A3・b3＝A1・b1−b2 ・・・(409)
第２増幅部の増幅率を小さくすると、第２増幅器のオフセット電圧の影響が（α２、ｂ２共に）小さくなる。さらに、第２増幅器の増幅率を１としたときオフセット電圧の影響は、ほどんど無くなる。したがって、このときα２、ｂ２を無視できる。
よって、温度係数については、上式(408)から、次式が成立する。
A3・α3＝A1・α1 ・・・(410)
A3／A1＝α1／α3 ・・・(411)
よって、上式(411)により温度補償できる。残留オフセット電圧についても、上式(409)から、次式が成立する。
A3・b3＝A1・b1 ・・・(412)
A3／A1＝ｂ1／ｂ3 ・・・(413)
よって上式(413)により残留オフセット電圧を消去できるが、A1、A3はα1、α3により拘束されるので、図１（Ｃ）に示す回路により第３増幅器の第５入力端(5)にΔＶを印加し残留オフセット電圧を消去する。この場合、次式が成立する。
ΔＶ＝A3・b3−A1・b1 ・・・(414)

（４−３）電流計測回路の第３の実施形態の変形形態
図４(Ａ)の回路には図示していないが、図４(Ａ)においても、図３(Ａ)の点線で囲んだ入力段のＦＥＴ部分に相当する図４(Ａ)の回路を、図３(Ｂ)のように抵抗素子に置き換えた形態とすることが可能である。その場合、ＦＥＴＱ１またはＦＥＴＱ２の一方のみを抵抗素子に置き換えてもよい。また、上記のＦＥＴＱ１とＦＥＴＱ２の抵抗素子への置き換えとは独立して、図４（Ｂ）に示すように、ＦＥＴＱ３を第８抵抗素子Ｒ４５に置き換えてもよい。

（５）電流計測回路の第４の実施形態
本項の電流計測回路は、主として特許請求の範囲における請求項７及び請求項１３に関連する。
（５−１）回路構成
図５は、本発明による電流計測回路の第４の実施形態を示す回路構成図である。本回路は、４つの演算増幅器である第１増幅器ＯＰ１、第２増幅器ＯＰ２、第３増幅器ＯＰ３及び第４増幅器ＯＰ４を有し、それぞれ第１〜第４増幅部を構成している。電流計測回路の入力段は、第５ＦＥＴであるｎチャネル型のＦＥＴＱ５により構成される。端子１は入出力端子であり被計測電流（交流電流も可能）Ｉinの入出力点となっている。説明の便宜上、被計測電流Ｉinの向きを図示の通りとし、端子１を「入力端」と称する。同じく入出力端子である端子２は接地されている。

ＦＥＴＱ５は、上述の図２の回路で用いたものと同様に、通常の３つの端子に加えて第４の端子Ｓ２を備えている。ソースＳ１は通常のＦＥＴのソースと同じであるが、端子Ｓ２は、真のソース電位を取り出した「電位検出端」であり、図２において説明した通りである。ＦＥＴＱ５は、ゲートＧ１に所定の直流電位（ここでは正電源電位(＋Ｖcc)）が印加され、ソースＳ１が端子１に接続され被計測電流Ｉinの入力端となっている。端子Ｓ２は第１増幅器ＯＰ１の第１入力端(1)に接続されている。ＦＥＴＱ５のドレインは端子２に接続され、接地電位が与えられている。ゲートＧ１の制御電位は、ＦＥＴＱ５を常時オン状態とする電位である。なお、ＦＥＴＱ５の効果については、後の(５−２−２)において補足説明する。

第１増幅部の第１増幅器ＯＰ１は、非反転入力端である第１入力端(1)と、反転入力端である第２入力端(2)と、第１出力端とを備えている。そして、第１出力端の出力電位を第１帰還抵抗素子Ｒ５１を介して第２入力端(2)に印加している。第１入力端(1)には、上記の通りＦＥＴＱ５の端子Ｓ２の電位が印加される。

第１増幅器ＯＰ１の第２入力端(2)には、第２ＦＥＴであるｎチャネル型のＦＥＴＱ２のソースが接続され、ＦＥＴＱ２のドレインは接地されている。ＦＥＴＱ２のゲートＧ２にも所定の直流電位（ここでは正電源電位(＋Ｖcc)）が印加されている。なお、ＦＥＴＱ２は、ゲートＧ２に印加された制御電位により常時オン状態とされている。

以上のＦＥＴＱ５、ＦＥＴＱ２及び第１増幅部が、電流計測に関する主要部を構成する。第２〜第４増幅部は、主として第１増幅器ＯＰ１のオフセット電圧を温度補償するためと、被計測電流Ｉinと同相の出力を得るために設けている。

第２増幅部の第２増幅器ＯＰ２は、非反転入力端である第３入力端(3)と、反転入力端である第４入力端(4)と、第２出力端とを備えている。そして、第２出力端の出力電位を第２帰還抵抗素子Ｒ５３を介して第４入力端(4)に印加している。第３入力端(3)には、接地電位を与えられている。第４入力端(4)には、第２入力抵抗素子Ｒ５２を介して第１増幅器ＯＰ１の第１出力端の出力電位Ｖo1を与えられる。

第３増幅部の第３増幅器ＯＰ３は、非反転入力端である第５入力端(5)と、反転入力端である第６入力端(6)と、第３出力端とを備えている。そして、第３出力端の出力電位を第３帰還抵抗素子Ｒ５７(ここでは増幅率A3を調整可能なように可変抵抗としている)を介して第６入力端(6)に印加している。第５入力端(5)には、接地電位を与えられている。第６入力端(6)には、第３入力抵抗素子Ｒ５６を介して接地電位を与えられている。第３増幅器ＯＰ３の出力電位は、第５入力抵抗素子Ｒ５８を介して第４増幅器ＯＰ４の第８入力端(8)に印加される。第３増幅部は、第３増幅器ＯＰ３のオフセット電圧のみを増幅し出力する。

第４増幅部の第４増幅器ＯＰ４は、非反転入力端である第７入力端(7)と、反転入力端である第８入力端(8)と、第４出力端とを備えている。そして、第４出力端の出力電位を第４帰還抵抗素子Ｒ５５を介して第８入力端(8)に印加している。第７入力端(7)は、後述するオフセット調整電位ΔＶを印加するためにオフセット調整電位生成手段である可変抵抗ＶＲ５の中間端子へ接続されている。第８入力端(8)には第４入力抵抗素子Ｒ５４を介して第２増幅器ＯＰ２の第２出力端の出力電位Ｖo2を与えられる。この第８入力端(8)には、上記の通り第５入力抵抗素子Ｒ５８を介して第３増幅器ＯＰ３の出力電位も与えられる。

図５の回路において、ＦＥＴＱ２のドレインとソースを入れ替えて接続してもよく、ＦＥＴＱ５及びＦＥＴＱ２はｎチャネル型ＦＥＴではなくｐチャネル型ＦＥＴを用いてもよい。さらにＦＥＴＱ５は、図３、図４で使用したケルビン端子Ｓ２を有しないＦＥＴＱ１を使用してもよい。この場合、ソース端子Ｓ１が入出力端子１と第１増幅器の第１入力端（1）に接続され、ドレインＤが入出力端子２に接続されるが、ソースとドレインを逆に接続してもよい。

（５−２）回路動作
（５−２−１）電流計測動作
図５の電流計測回路は、上記の図２〜図４に示した電流計測回路とは電流計測の原理が異なる。なお、図５の回路においても、被計測電流Ｉinが直流及び交流のいずれでも計測可能であるが、一例として端子１から矢印の方向に流れ込む直流の場合について説明する。

ＦＥＴＱ５とＦＥＴＱ２の各ゲートに印加されるゲート電位は一定であるから、温度一定かつ被計測電流Ｉin一定のときにはそれぞれのオン抵抗は一定である。被計測電流Ｉinが端子１から流れ始めるとき、または変化するとき、端子１→ＦＥＴＱ５（ソース端子Ｓ１→ドレインＤ）→端子２の経路で電流Ｉinが流れ、それによりＦＥＴＱ５の端子Ｓ２の電位（ＦＥＴＱ５の真のソース電位）が決まる。ＦＥＴＱ５の端子Ｓ２の電位は、第１増幅器ＯＰ１の第１入力端(1)に印加される。

第１増幅器ＯＰ１の第１入力端(1)と第２入力端(2)は、同電位となるように制御されるので、ＦＥＴＱ２のソース電位はＦＥＴＱ５の端子Ｓ２の電位と同電位となる。例えば、被計測電流Ｉinが増大してＦＥＴＱ５の端子Ｓ２の電位（第１入力端(1)の電位）が上昇すると、第１増幅器ＯＰ１によりＦＥＴＱ２のソース電位（第２入力端(2)の電位）も同電位に上昇するように出力電位Ｖo1が出力され、第１帰還抵抗素子Ｒ５１を介して第２入力端(2)にフィードバック制御される。これにより第１帰還抵抗素子Ｒ５１を流れる検知用電流Ｉ３も増大し、また、ＦＥＴＱ２を流れる電流も増大する。第１増幅器ＯＰ１の出力電位Ｖo1は、第２入力抵抗素子Ｒ５２を介して第２増幅器ＯＰ２の第２出力端に向かう電流も流す。

ここで、第１増幅器ＯＰ１のオフセット電圧がない場合を想定すると、ＦＥＴＱ５に流れる被計測電流ＩinとＦＥＴＱ２に流れる検知用電流Ｉ３は比例する。第１出力端の出力電位Ｖo1は、被計測電流Ｉinと同相でその大きさに比例する。よって、出力電位Ｖo1を用いて被計測電流Ｉinを計測できる。但し、後述するオフセット電圧の温度補償のために第２〜第４増幅器ＯＰ２〜ＯＰ４からなる第２〜第４増幅部を設けているため、これら後段の回路により適宜の増幅率で増幅され、最終的に第４増幅器ＯＰ４の第４出力端の出力電位Ｖo4として端子３から被計測電流Ｉinと同相でその大きさに比例する電位が出力される。第２増幅器ＯＰ２により反転増幅されることで出力電位Ｖo2は逆相となるが、第４増幅器ＯＰ４で再度反転増幅されることで最終的な出力電位Ｖo4は、被計測電流Ｉinと同相となる。

温度変化及に対してＦＥＴＱ５及びＦＥＴＱ２のそれぞれのオン抵抗は変化するが、ＦＥＴＱ５とＦＥＴＱ２のそれぞれのオン抵抗が、略同じ温度係数及びソース電流に対するドレイン電圧の変化特性（Ｖd−Ｉd曲線）をもつように選択しかつＦＥＴＱ５とＦＥＴＱ２を温度結合させることにより、被計測電流Ｉinと検知用電流Ｉ３の比例関係を保持できる。一般にオン抵抗は、温度が上昇すれば抵抗値も大きくなる正の温度係数を有している。よって温度上昇によりＦＥＴＱ５の真のソース電位が上昇すると、ＦＥＴＱ２のソース電位も同電位に上昇するため、温度上昇によるオン抵抗の変化は相殺される。

（５−２−２）ＦＥＴＱ５の端子Ｓ２についての補足説明
図５の回路では、ＦＥＴＱ２に比べてＦＥＴＱ５のオン抵抗の値を小さく設定する。従って、仮にＦＥＴＱ５を通常のＦＥＴとした場合は、大きな電流が流れると、金属線であるリード線抵抗ｒによる電圧降下が無視できなくなる。また、半導体材料で構成される抵抗値に金属材料の抵抗値が合成されることでＦＥＴ本来のＶd−Ｉd特性が損なわれることに加えて、金属線抵抗と半導体素子抵抗の合成温度係数となるためにＦＥＴ本来の温度係数が損なわれる。したがって、通常のソースである端子Ｓ１の電位を用いるとＦＥＴＱ４とＦＥＴＱ２の諸特性に微妙にずれが生じる。このような事象を回避するため、ＦＥＴＱ５の真のソース電位情報（上記の３つの混成要因を排除したもの）を得るため、ＦＥＴＱ５の端子Ｓ２の電位を第１増幅器ＯＰ１の第１入力端(1)に印加する。なお、ＦＥＴＱ５の端子Ｓ２からは電位のみ取得し、ほとんど電流を流さないためこの端子から真のソース電位情報を得ることが可能である。なお、ＦＥＴＱ２はＦＥＴＱ５に比較しオン抵抗が大きく、微小電流しか流さないため、リード線抵抗の影響は無視できる。

ＦＥＴＱ５の端子Ｓ２を使用することにより、この電位が第１増幅器ＯＰ１の第１入力端(1)に伝達され、第１増幅器ＯＰ１の第１入力端(1)に真のソース電位情報を与えるため、通常のソースＳ１から得るソース電位を使用した場合と比較して以下の箇条書き（i）〜（iii）のような効果が期待できる。
ここで真のソース電位情報の阻害要因とは、以下の（i）〜（iii）に記載する要因に関連して、（i）においては温度係数（半導体素子と金属線の合成温度係数）が変化することに起因するオン抵抗の変化によるソース端子電位の変化、（ii）においては金属線（リード線）に電流が流れることによる電圧降下、（iii）においては半導体素子と金属線（リード線）の合成抵抗に電流が流れることによるＶd−Ｉd特性の変化が挙げられる。
(i)ＦＥＴＱ５の温度係数がＦＥＴＱ２と一致し温度結合による温度補償がより向上する。
(ii)正しいソース電位を得ることが可能。
(iii)ＦＥＴ本来のＶd−Ｉd特性を得ることが可能。

（５−２−３）オフセット電圧の温度補償動作
図５の回路では、第１増幅器ＯＰ１、第２増幅器ＯＰ２、第３増幅器ＯＰ３及び第４増幅器ＯＰ４のオフセット電圧の温度補償条件が、上記の図１〜図４の回路とは異なる。

第１増幅部の増幅率A1は、第１帰還抵抗素子Ｒ５１とＦＥＴＱ２のオン抵抗の比に１を加算したもので決定される。（Ａ１＝１＋Ｒ５１／ＦＥＴＱ２のオン抵抗）
第２増幅部の増幅率A2は、第２帰還抵抗素子Ｒ５３と第２入力抵抗素子Ｒ５２の比で決定される。
第３増幅部の増幅率A3は、第３帰還抵抗素子Ｒ５７と第３入力抵抗素子Ｒ５６の比で決定される。
第４増幅部の増幅率A4（第２増幅部の出力電位Ｖo2に対する増幅率）は、第４帰還抵抗素子Ｒ５５と第４入力抵抗素子Ｒ５４の比で決定される（A4＝Ｒ５５／Ｒ５４）。なお、第４増幅部における第３増幅部の出力電位Y3に対する増幅率はβとし、βは第４帰還抵抗素子Ｒ５５と第５入力抵抗素子Ｒ５８の比で決定される（β＝Ｒ５５／Ｒ５８）。

また、第１増幅器ＯＰ１は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第２増幅器ＯＰ２もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。第３増幅器ＯＰ３もまた、同じ所定の温度においてオフセット電圧b3を有し、その温度係数がα3であるとする。第４増幅器ＯＰ４もまた、同じ所定の温度においてオフセット電圧b4を有し、その温度係数がα4であるとする。便宜上、オフセット電圧b1、b2、b3及びb4は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。

従って、第１〜第４増幅器ＯＰ１〜ＯＰ４の各々のオフセット電圧の温度変化y1、y2、y3及びy4は、次の通りとなる。

y1＝α1・T＋b1 ・・・(501)
y2＝α2・T＋b2 ・・・(502)
y3＝α3・T＋b3 ・・・(503)
y4＝α4・T＋b4 ・・・(504)

任意の温度Tにおける第１〜第４増幅器ＯＰ１〜ＯＰ４の各々の固有のオフセット電圧成分とこれらの増幅器を含むそれぞれ第１〜第４増幅部の増幅率（A1〜A4）を考慮すると、第１〜４のそれぞれの増幅部が出力するオフセット電圧成分Y1、Y2、Y3及びY4は次の通りになる。
Y1＝A1(α1・T＋b1) ・・・(505)
Y2＝A2(α2・T＋b2) ・・・(506)
Y3＝A3(α3・T＋b3) ・・・(507)
Y4＝A4(α4・T＋b4) ・・・(508)

中間出力である実際の第２増幅器の出力電位Ｖo2における中間オフセット電圧成分Yo2は次の通りとなる。
Yo2＝−A2・Y1＋A2(α2・T＋b2)
＝A2(−A1・α1＋α２)T＋A2(−A1・b1＋b2) ・・・(509)

第４増幅器ＯＰ４の第８入力端(8)には、上式(509)のYo2が第４入力抵抗素子Ｒ５４を介して入力されると同時に、上式(507)のY3が第５入力抵抗素子Ｒ５８を介して入力される。これらの入力電位に加えてオフセット電圧b4が増幅され、実際の第４増幅器ＯＰ４の出力電位における最終オフセット電圧成分Yo4は、次式の通りとなる（但し、以下の式(512)までの計算においては、第７入力端(7)に印加されるオフセット調整電位がゼロであるとする）。

Yo4＝−A4(Yo2＋γY3)＋A4(α4・T＋b4)
＝A4((A1・A2・α1−A2・α２−γA3・α3＋α4)T
＋A1・A2・b1−A2・b2−γA3・b3＋b4) ・・・(510)
(但し、γ＝β／A4＝（Ｒ５５／Ｒ５８）／(Ｒ５５／Ｒ５４)＝Ｒ５４／Ｒ５８)

上式(510)から、変数Tの一次の項の係数をゼロとすれば、Yo4は温度変化によらない定数となる。この条件は次の通りである。
A1・A2・α1−A2・α２−γA3・α3＋α4＝０ ・・・(511)

上式(511)の条件を満たせば、最終オフセット電圧成分Yo4は温度Ｔによらず一定電圧となり、温度補償される。

さらに、上式(510)の定数項をゼロとする条件は、次式の通りとなる。
A1・A2・b1−A2・b2−γA3・b3＋b4＝０ ・・・(512)

上式(512)の条件は、第１〜第４増幅器ＯＰ１〜ＯＰ４が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第１増幅器ＯＰ１、第２増幅器ＯＰ２、第３増幅器ＯＰ３及び第４増幅器ＯＰ４のオフセット電圧が必ず上式（512）を満たしているとは限らない。

そこで、上述の図１(Ｃ)と同様に、外部からオフセット調整電位ΔＶを、第４増幅器ＯＰ４の第７入力端(7)に印加することにより、最終オフセット電圧成分Yo4をゼロに調整できる。オフセット調整電位ΔＶを外部から印加することは、上式(512)に替えて実質的に以下の式が成立することを意味する。
A1・A2・b1−A2・b2−γA3・b3＋b4＋ΔＶ＝０、
ΔＶ＝−A1・A2・b1＋A2・b2＋γA3・b3−b4 ・・・(513)

なお、オフセット調整電位ΔＶを、第４増幅器ＯＰ４の第７入力端(7)に印加する替わりに、第２増幅器ＯＰ２の第３入力端(3)に印加してもよい。但し、この場合、ΔＶの値は異なるものとなる。

＜オフセット電圧の温度補償動作の特例条件＞
上式(511)及び(512)は、４つの演算増幅器を含む図５の回路におけるオフセット電圧の温度補償の一般的条件であるが、特別な条件として、以下のようにも実施できる。

第１増幅器ＯＰ１及び第２増幅器ＯＰ２として、上式(109)の条件(すなわちA1＝α2／α1)を満たすものを用いることにより、上式(509)で示される第２増幅器ＯＰ２の出力電位Ｖo2における中間オフセット電圧成分Yo2は温度補償されたものとなる。すなわち、Yo2についての上式(509)で変数Tの一次の項の係数がゼロとなる。この結果、Yo2に起因して第４増幅器ＯＰ４の第４出力端に出力されるオフセット電圧成分は、温度によらず一定となる。

従って、第３増幅器ＯＰ３と第４増幅器ＯＰ４が、互いにオフセット電圧を温度補償する条件を満たせばよいことになる。すなわち、上式(510)において、Yo2を考慮しなくてよいから、この場合のY04をYo4’とすると、Y04’は次式の通りとなる。
Yo4’＝−A4・γY3＋A4(α4・T＋b4)
＝A4((−γA3・α3＋α4)T−γA3・b3＋b4) ・・・(514)
(但し、γ＝Ｒ５４／Ｒ５８)

上式(514)から、変数Tの一次の項の係数をゼロとすれば、Yo4’は温度変化によらない定数となる。この条件は次の通りである。
−γA3・α3＋α4＝０、γA3＝α4／α3 ・・・(515)

上式(515)の条件を満たせば、残留オフセット電圧成分Yo4’は温度Ｔによらず一定電圧となり、温度補償される。上式(515)から、温度係数α３とα４の符号は同じでなければならない。

さらに、上式(514)の定数項をゼロとする条件は、次式の通りとなる。
−γA3・b3＋b4＝０、γA3＝b4／b3 ・・・(516)

上式(516)の条件は、第３増幅器ＯＰ３及び第４増幅器ＯＰ４が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第１増幅器ＯＰ１、第２増幅器ＯＰ２のオフセット電圧が必ず上式（516）を満たしているとは限らない。

そこで、外部からオフセット調整電位ΔＶを、第４増幅器ＯＰ４の第７入力端(7)に印加することにより、残留オフセット電圧成分Yo4’（但し、第３、４増幅器ＯＰ３、ＯＰ４によるもの）をゼロに調整できる。オフセット調整電位ΔＶ’を外部から印加することは、上式(516)に替えて実質的に以下の式が成立することを意味する。
−γA3・b3＋b4＋ΔＶ’＝０、
ΔＶ’＝γA3・b3−b4 ・・・(517)

同様に、式（512）において、第３、４増幅器ＯＰ３、ＯＰ４の残留オフセット電圧成分を除いた場合（上式(517)により残留オフセット電圧が消去されたもの。図１の式(111)と同様）、次式により第１、第２増幅器ＯＰ１、ＯＰ２による残留オフセット電圧を消去できる。これは、第２増幅器ＯＰ２の第３入力端（3）に対し、外部からオフセット電圧調整電位ΔＶ”を印加することにより行う。但し、式(512)の左辺は、式(510)において”−A4”を乗算した際の”−”符号が含まれているから、式(512)の左辺の各項の符号を逆として、式(512)を変形すると次のようになる。
−A1・b1＋b2＋ΔＶ”＝０、
ΔＶ”＝A1・b1−b2 ・・・(518)
上式(517)及び(518)を満たすようにΔＶ’及びΔＶ”を印加することにより、実際の最終オフセット電圧成分Yo4がゼロに調整される。

ここで、式（511）、(512)を再び参照する。
A1・A2・α1−A2・α２−γA3・α3＋α4＝０ ・・・(511)
A1・A2・b1−A2・b2−γA3・b3＋b4＝０ ・・・(512)
上式において、第２及び第４増幅部の増幅率A2及びA4を、A2＝１、A4＝１とすることができる。つまり、それぞれの入力抵抗素子と帰還抵抗素子の比を１とすると、第２及び第４増幅器のもつオフセット電圧の影響を無視することができ、以下の式が成立する。
A1・α1−γA3・α3＝０ ・・・(519)
γA3／A1＝α1／α3 ・・・(520)
このように、第１増幅部と第３増幅部の増幅率とγで温度補償でき、変動変数を減らすことが可能である。

また、残留オフセット電圧については、次式が成立する。
A1・b1−γA3・b3＝０ ・・・(521)
γA3／A1＝ｂ1／ｂ3 ・・・(522)
このようになるが、次式のように外部からのオフセット電圧調整回路からΔＶを印加することで、残留オフセット電圧を消去できる。
A1・b1−γA3・b3＋ΔＶ＝０ ・・・(523)

（５−３）電流計測回路の第４の実施形態の変形形態
図示しないが、図５の回路において、ＦＥＴＱ５を通常のＦＥＴＱ１に置き換えてもよい。また、ＦＥＴＱ５またはＦＥＴＱ２のいずれかまたは双方を抵抗素子に置き換えてもよく、それらの抵抗素子は、ＦＥＴのオン抵抗と同じ役割を果たす。

（６）電流計測回路の第５の実施形態
本項で説明する電流計測回路は、主として特許請求の範囲の請求項８及び請求項１３に関連する。
（６−１）回路構成
図６は、本発明による電流計測回路の第５の実施形態を示す回路構成図である。本回路は、上述の図５の回路とほぼ同じ構成である。電流計測に関する主要部であるＦＥＴＱ５、ＦＥＴＱ２及び第１増幅部(第１増幅器ＯＰ１を含む)の構成は同じである。図６の回路は、図５の回路とは第３増幅部(第３増幅器ＯＰ３を含む)を設ける位置が異なる。以下、図６の回路の構成について、図５の回路との相違点を中心に説明する。

図６の回路における第２増幅器ＯＰ２の非反転入力端である第３入力端(3)は、図５のように接地電位を与えられる替わりに、第５入力抵抗素子Ｒ６８を介して第３増幅器ＯＰ３の出力電位を印加される。

第３増幅部の第３増幅器ＯＰ３は、非反転入力端である第５入力端(5)と、反転入力端である第６入力端(6)と、第３出力端とを備えている。そして、第３出力端の出力電位を第３帰還抵抗素子Ｒ６７(ここでは増幅率A3を調整可能なように可変抵抗としている)を介して第６入力端(6)に印加している。第５入力端(5)には、接地電位を与えられている。第６入力端(6)には、第３入力抵抗素子Ｒ６６を介して接地電位を与えられている。第３増幅器ＯＰ３の出力電位は、第５入力抵抗素子Ｒ６８を介して第２増幅器ＯＰ２の第３入力端(3)に印加される。第３増幅部は、第３増幅器ＯＰ３のオフセット電圧のみを増幅し出力する。

なお、第３増幅器ＯＰ３の第３出力端と接地電位との間に抵抗素子Ｒ６９を接続する。

図６の回路では、第４増幅部の第４増幅器ＯＰ４の第８入力端(8)には、第２増幅器ＯＰ２の出力電位のみが第４入力抵抗素子Ｒ６４を介して印加される。

（６−２）回路動作
図６の回路は、電流計測の原理については図５の回路と同様である。図６の回路は、第１〜第４増幅器ＯＰ１〜ＯＰ４のオフセット電圧の温度補償条件が図５の回路とは異なる。

第１増幅部の増幅率A1は、第１帰還抵抗素子Ｒ６１とＦＥＴＱ２のオン抵抗の比に１を加算したもので決定される。（Ａ１＝１＋Ｒ６１／ＦＥＴＱ２のオン抵抗）
第２増幅部の増幅率A2は、第２帰還抵抗素子Ｒ６３と第２入力抵抗素子Ｒ６２の比で決定される。
第３増幅部の増幅率A3は、第３帰還抵抗素子Ｒ６７と第３入力抵抗素子Ｒ６６の比で決定される。
第４増幅部の増幅率A4は、第４帰還抵抗素子Ｒ６５と第４入力抵抗素子Ｒ６４の比で決定される。

また、第１増幅器ＯＰ１は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第２増幅器ＯＰ２もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。第３増幅器ＯＰ３もまた、同じ所定の温度においてオフセット電圧b3を有し、その温度係数がα3であるとする。第４増幅器ＯＰ４もまた、同じ所定の温度においてオフセット電圧b4を有し、その温度係数がα4であるとする。便宜上、オフセット電圧b1、b2、b3及びb4は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。

従って、第１〜第４増幅器ＯＰ１〜ＯＰ４の各々のオフセット電圧の温度変化y1、y2、y3及びy4は、図５の回路と同じであり、次の通りとなる。

y1＝α1・T＋b1 ・・・(601)
y2＝α2・T＋b2 ・・・(602)
y3＝α3・T＋b3 ・・・(603)
y4＝α4・T＋b4 ・・・(604)

任意の温度Tにおける第１〜第４増幅器ＯＰ１〜ＯＰ４の各々の固有のオフセット電圧成分とこれらの増幅器を含むそれぞれ第１〜第４増幅部の増幅率（A1〜A4）を考慮すると、第１〜４のそれぞれの増幅部が出力するオフセット電圧成分Y1、Y2、Y3及びY4は、図５の回路と同じであり、次の通りになる。
Y1＝A1(α1・T＋b1) ・・・(605)
Y2＝A2(α2・T＋b2) ・・・(606)
Y3＝A3(α3・T＋b3) ・・・(607)
Y4＝A4(α4・T＋b4) ・・・(608)

中間出力である実際の第２増幅器の出力電位Ｖo2における中間オフセット電圧成分Yo2は、第１増幅器ＯＰ１の出力電位のオフセット電圧成分Y1が第２入力抵抗素子Ｒ６２を介して第４入力端(4)に印加され、第３増幅器ＯＰ３の出力電位のオフセット電圧成分Y3が第５入力抵抗素子Ｒ６８を介して第３入力端(3)に印加されるため、次の通りとなる。
Yo2＝−A2・Y1＋A2・Y3＋A2(α2・T＋b2)
＝A2(−A1・α1＋A3・α3＋α２)T＋A2(−A1・b1＋A3・b3＋b2)
・・・(609)

第４増幅器ＯＰ４の第８入力端(8)には、上式(609)のYo2が第４入力抵抗素子Ｒ６４を介して印加される。これに加えてオフセット電圧b4が増幅され、実際の第４増幅器ＯＰ４の出力電位Ｖo4における最終オフセット電圧成分Yo4は、次式の通りとなる（但し、以下の式(612)までの計算においては、第７入力端(7)に印加されるオフセット調整電位がゼロであるとする）。
Yo4＝−A4・Yo2＋A4(α4・T＋b4)
＝A4((A1・A2・α1−A2・A3・α3−A2・α2＋α4)T
＋A1・A2・b1−A2・A3・b3−A2・b2＋b4)
・・・(610)

上式(610)から、変数Tの一次の項の係数をゼロとすれば、Yo4は温度変化によらない定数となる。この条件は次の通りである。
A1・A2・α1−A2・A3・α3−A2・α2＋α4＝０ ・・・(611)

上式(611)の条件を満たせば、最終オフセット電圧成分Yo4は温度Ｔによらず一定電圧となり、温度補償される。

さらに、上式(610)の定数項をゼロとする条件は、次式の通りとなる。
A1・A2・b1−A2・A3・b3−A2・b2＋b4＝０ ・・・(612)

上式(612)の条件は、第１〜第４増幅器ＯＰ１〜ＯＰ４が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第１増幅器ＯＰ１、第２増幅器ＯＰ２、第３増幅器ＯＰ３及び第４増幅器ＯＰ４のオフセット電圧が必ず上式（612）を満たしているとは限らない。そこで、図５の回路と同様に、外部からオフセット調整電位ΔＶを、第４増幅器ＯＰ４の第７入力端(7)に印加することにより、最終オフセット電圧成分Yo4をゼロに調整できる。オフセット調整電位ΔＶを外部から印加することは、上式(612)に替えて実質的に以下の式が成立することを意味する。
A1・A2・b1−A2・A3・b3−A2・b2＋b4＋ΔＶ＝０、
ΔＶ＝−A1・A2・b1＋A2・A3・b3＋A2・b2−b4 ・・・(613)

ここで、上式(611)、(612)を再び参照する。
A1・A2・α1−A2・A3・α3−A2・α2＋α4＝０ ・・・(611)
A1・A2・b1−A2・A3・b3−A2・b2＋b4＝０ ・・・(612)
これも図５の回路と同様に、第２増幅部と第４増幅部の増幅率A2とA4を１とし、変動要素を減少させると、次式が成立する。
A1・α1−A3・α3＝０ ・・・(613)
A1・b1−A3・b3＝０ ・・・(614)
図５の回路に存在したγが、図６の回路では１となる点が相違するのみで、図５の回路において説明した温度補償と残留オフセット電圧消去と同様になる（式(519)〜(523)参照）。

（７）電流計測回路の第６の実施形態
本項で説明する電流計測回路は、主として特許請求の範囲の請求項９及び請求項１３に関連する。
（７−１）回路構成
図７は、本発明による電流計測回路の第６の実施形態を示す回路構成図である。本回路は、図５及び図６の回路の簡易型であり、２つの演算増幅器である第１増幅器ＯＰ１及び第２増幅器ＯＰ２を有する構成である。本回路は、いわば図５の回路の前半部のみを有する構成である。図５の回路の前半部の第２増幅器ＯＰ２の第３入力端（3）にはオフセット電圧調整回路を付加できることを上記のとおり説明した。そのようにすることで同様な構成となる。図６の回路の前半部との相違点は、温度補償されたオフセット電圧成分を最終的に調整するための可変抵抗ＶＲ７の中間端子の電位を、第２増幅器ＯＰ２の非反転入力端である第３入力端(3)に印加している点である。

（７−２）回路動作
図７の回路は、電流計測の原理については図５の回路と同様である。被計測電流Ｉinの大きさに比例した電位が、第１増幅器ＯＰ１の出力電位Ｖo1として得られる。しかしながら、第１増幅器ＯＰ１のオフセット電圧の温度補償のために第２増幅器ＯＰ２を設けているため、端子３から出力される第２増幅器ＯＰ２の出力電位Ｖo2は、被計測電流Ｉinの大きさに比例はするが、逆相となる。

図７の回路における温度補償条件は、図１(Ａ)の増幅回路と同じである。すなわち、上式(9)のA1＝α2／α1の条件を満たすことにより端子３におけるオフセット電圧成分が温度補償される。また、上式(10)のA1＝b2／b1の条件を満たす場合には、可変抵抗ＶＲ７によりオフセット調整電位を与えずとも端子３におけるオフセット電圧成分はゼロとなる。しかしながら、実際の回路では、上式(11)のΔＶ＝A1・b1−b2を満たすようなオフセット調整電位ΔＶを可変抵抗ＶＲ７により印加する。なお、本回路の第１増幅部の増幅率Ａ１は、図１の場合と異なり、Ａ１＝１＋Ｒ７１／ＦＥＴＱ２のオン抵抗である。

（８）電流計測回路の第７の実施形態
本項で説明する電流計測回路は、主として特許請求の範囲における請求項１０、１１及び請求項１４に関連する。
（８−１）回路構成
図８(Ａ)は、本発明による電流計測回路の第７の実施形態を示す回路構成図である。電流計測の原理は、図５〜図７の回路における第１増幅部（第１増幅器ＯＰ１、ＦＥＴＱ５、ＦＥＴＱ２、帰還抵抗素子）と同様である。図８(Ａ)の回路では、図５〜図７の回路のＦＥＴＱ５に替えて通常のケルビン端子を有しないＦＥＴであるＦＥＴＱ１を用いているが、ＦＥＴＱ５のようなケルビン端子付きのＦＥＴを用いてもよい。ケルビン端子付きのＦＥＴＱ５を使用する場合、図５〜図７の回路におけるＦＥＴＱ５と第１増幅器ＯＰ１の接続と同様にする。

図８(Ａ)の回路では、第１増幅器ＯＰ１のオフセット電圧を温度補償するために第２増幅部（第２増幅器ＯＰ２を含む）を設けているが、この部分の構成は、図５〜図７の回路とは異なる。

第１ＦＥＴであるＦＥＴＱ１は、ゲートＧ１に所定の直流電位（ここでは正電源電位(＋Ｖcc)）が印加され、ソースが端子１に接続され被計測電流Ｉinの入力端となっている。ソースは第１増幅器ＯＰ１の第１入力端(1)にも接続されている。ＦＥＴＱ１のドレインは端子２に接続され、接地電位が与えられている。ゲートＧ１の制御電位は、ＦＥＴＱ１を常時オン状態とする電位である。

第１増幅部の第１増幅器ＯＰ１は、非反転入力端である第１入力端(1)と、反転入力端である第２入力端(2)と、第１出力端とを備えている。そして、第１出力端の出力電位Ｖo1を第１抵抗素子Ｒ８１を介して第２入力端(2)に印加している。すなわち、第１出力端の出力電位を第２入力端(2)に負帰還している。第１入力端(1)には、上記の通りＦＥＴＱ１のソース電位が印加される。

第１増幅器ＯＰ１の第２入力端(2)には、第２ＦＥＴであるｎチャネル型のＦＥＴＱ２のソースが接続され、ＦＥＴＱ２のドレインは接地されている。すなわち、第１出力端の出力電位を第２入力端(2)に負帰還しているとともに、ＦＥＴＱ２のソース・ドレイン間電流を流す。ＦＥＴＱ２のゲートＧ２にも所定の直流電位（ここでは正電源電位(＋Ｖcc)）が印加されている。なお、ＦＥＴＱ２は、ゲートＧ２に印加された制御電位により常時オン状態とされている。

以上のＦＥＴＱ１、ＦＥＴＱ２及び第１増幅部が、電流計測に関する主要部を構成する。

第２増幅部の第２増幅器ＯＰ２は、非反転入力端である第３入力端(3)と、反転入力端である第４入力端(4)と、第２出力端とを備えている。そして、第２出力端の出力電位を第２抵抗素子Ｒ８２を介して第４入力端(4)に印加している。すなわち、第２出力端の出力電位を第４入力端(4)に負帰還している。第３入力端(3)には、可変抵抗ＶＲ８の中間端子の電位を印加されている。第２出力端の出力電位は、第４抵抗素子Ｒ８３を介して、すなわち第４抵抗素子Ｒ８３と、ＦＥＴＱ２と第１抵抗素子８１との並列合成抵抗により分圧降圧されて第１増幅器ＯＰ１の第２入力端(2)に印加される。この第４抵抗素子Ｒ８３と第１増幅器ＯＰ１の第２入力端(2)の接続点にはＦＥＴＱ２のソースが接続されていることにより、後述するように第１増幅器ＯＰ１と第２増幅器ＯＰ２のオフセット電圧の温度補償を行なうための第２増幅器ＯＰ２からのオフセット電圧成分電位により、ＦＥＴＱ２のソース・ドレイン間電流を流す。この第４抵抗素子Ｒ８３は、第１増幅器ＯＰ１の第１出力端から出力される電流計測信号電位を乱さないようにＦＥＴＱ２に電流を流す作用を担い、第２増幅器ＯＰ２の第２出力端から出力されるオフセット電圧成分電位を定電流源とする機能を有する。このようにしてＦＥＴＱ２のソース・ドレイン間電位を制御する。

さらに、第３ＦＥＴであるＦＥＴＱ３が設けられ、ＦＥＴＱ３のドレインには接地電位が与えられ、ソースには第２増幅器ＯＰ２の第４入力端(4)の電位が印加される。ＦＥＴＱ３のゲートは、常にオン状態とする所定の制御電位を印加される。

図８(Ａ)の回路において、ＦＥＴＱ１〜Ｑ３の一部または全部のドレインとソースを入れ替えて接続してもよく、ＦＥＴＱ１〜Ｑ３はｎチャネル型ＦＥＴではなくｐチャネル型ＦＥＴを用いてもよい。

（８−２）回路動作
図８(Ａ)の回路の電流計測の原理については、図５〜図７の回路と同様（すなわち、同図におけるＦＥＴＱ５、ＦＥＴＱ２、第１増幅器ＯＰ１及び第１帰還抵抗素子において）であり、本回路においては、ＦＥＴＱ１（ＦＥＴＱ５も可）、ＦＥＴＱ２、第１増幅器ＯＰ１及び第１抵抗素子Ｒ８１（帰還抵抗素子である）が同様の作用を担い、第１増幅器ＯＰ１の第１出力端の出力電位Ｖo1を用いて被計測電流を計測できる。

図８(Ａ)の回路では、第１増幅器ＯＰ１及び第２増幅器ＯＰ２のオフセット電圧の温度補償条件が、上記の図５〜図７の回路とは異なる。

第１増幅部の増幅率A1は、第１抵抗素子Ｒ８１とＦＥＴＱ２のオン抵抗Ｒq2の比でほぼ決定され（第４抵抗素子Ｒ８３を通して第２増幅器ＯＰ２に流れ込む電流を無視して）、第２増幅部の増幅率A2は、第２抵抗素子Ｒ８２（帰還抵抗素子である）とＦＥＴＱ３のオン抵抗の比（Ａ２＝Ｒ８２／ＦＥＴＱ３のオン抵抗）で決定される。なお、本回路の第１増幅部の増幅率Ａ１は、Ａ１＝１＋Ｒ８１／Ｒq2である。

また、第１増幅器ＯＰ１は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第２増幅器ＯＰ２もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。便宜上、オフセット電圧b1及びb2は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。

従って、第１増幅器ＯＰ１及び第２増幅器ＯＰ２の各々のオフセット電圧の温度変化y1及びy2は、次の通りとなる。
y1＝α1・T＋b1 ・・・(801)
y2＝α2・T＋b2 ・・・(802)

任意の温度Tにおける第１増幅器ＯＰ１及び第２増幅器ＯＰ２の固有のオフセット電圧成分とこれらの増幅器を含むそれぞれ第１、第２増幅部の増幅率（A1、A2）を考慮すると、第１及び第２の各増幅部が出力するオフセット電圧成分Y1及びY2は次の通りになる。
Y1＝A1(α1・T＋b1) ・・・(803)
Y2＝A2(α2・T＋b2) ・・・(804)

第２増幅器ＯＰ２の第２出力端に出力された固有のオフセット電圧成分Y2は、第４抵抗素子Ｒ８３と、ＦＥＴＱ２のオン抵抗Ｒq2と第１抵抗素子Ｒ８１との並列合成抵抗により分圧され、分圧点(点Ｘ)における分圧電位が第１増幅器ＯＰ１の第２入力端(2)に印加される。ここで、電流計測による第１増幅器ＯＰ１の出力電位により第１抵抗素子Ｒ８１に流れる電流は、そのほとんどがＦＥＴＱ２に流れ、ＦＥＴＱ２のソース電位を制御し電流計測を行なう。したがって、第２増幅器ＯＰ２の出力するオフセット調整電位は、ＦＥＴＱ２のソースに印加されるが、第１増幅器ＯＰ１の出力する電流計測信号電位（ＦＥＴＱ２のソースにおける）を乱さないようにする必要がある。このため、第４抵抗素子Ｒ８３により定電流源として、第１抵抗素子Ｒ８１からの電流に重畳してＦＥＴＱ２に電流を流す。これによって、第２増幅器ＯＰ２のオフセット電圧成分をＦＥＴＱ２のソースに印加し、第１増幅器ＯＰ１と第２増幅器ＯＰ２とでオフセット電圧成分出力を相殺する。このような点が考慮されるが、計算式においては、図８の点ＸにおいてＦＥＴＱ２のソースに印加される第２増幅器のオフセット電圧成分電位は、第４抵抗素子Ｒ８３と、ＦＥＴＱ２のオン抵抗Ｒq2と第１抵抗素子Ｒ８１との並列合成抵抗により分圧されるものとして考える。よって、実際の第１増幅器ＯＰ１の出力電位Ｖo1における最終オフセット電圧成分Yo1は次の通りとなる（但し、以下の式(807)までの計算においては、第２増幅器ＯＰ２の第３入力端(3)に印加されるオフセット調整電位がゼロであるとする）。
Yo1＝−A1・γ1・Y2＋A1(α1・T＋b1)
＝A1(−γ1・A2・α2＋α1)T＋A1(−γ1・A2・b2＋b1) ・・・(805)
(但し、γ1＝Ｒｐ／(Ｒｐ＋Ｒ８３) Ｒｐ＝Ｒq2・Ｒ８１／（Ｒq2＋Ｒ８１)）

上式(805)から、変数Tの一次の項の係数をゼロとすれば、Yo1は温度変化によらない定数となる。この条件は次の通りである。
−γ1・A2・α2＋α1＝０、 γ1・A2＝α1／α2 ・・・(806)

上式(806)の条件を満たせば、最終オフセット電圧成分Yo1は温度Ｔによらず一定電圧となり、温度補償される。なお、上式(806)からわかるように、温度係数α１とα２の符号は同じでなければならない。

さらに、上式(805)の定数項をゼロとする条件は、次式の通りとなる。
−γ1・A2・b2＋b1＝０、 γ1・A2＝b1／b2 ・・・(807)
上式(807)の条件は、第１増幅器ＯＰ１及び第２増幅器ＯＰ２が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第１増幅器ＯＰ１及び第２増幅器ＯＰ２のオフセット電圧が必ず上式（807）を満たしているとは限らない。また、γ1・A2は、α１／α２の温度補償により拘束される。そこで、外部からオフセット調整電位ΔＶを、第２増幅器ＯＰ２の第３入力端(3)に印加することにより、最終オフセット電圧成分Yo1をゼロに調整できる。オフセット調整電位ΔＶを外部から印加（図８における可変抵抗素子ＶＲ８を調整）することは、上式(807)に替えて実質的に以下の式が成立することを意味する。
−γ1・A2・b2＋b1＋ΔＶ＝０、ΔＶ＝γ1・A2・b2−b1 ・・・(808)

なお、図８の例ではＦＥＴＱ１を使用しているが、ＦＥＴＱ１をＦＥＴＱ５に置き換えた場合、図５における実施形態に記載したケルビン端子Ｓ２の効果も本発明において同様の効果がある。

（８−３）電流計測回路の第７の実施形態の変形形態
図８(Ｂ)は、図８(Ａ)の回路の変形形態である。図８(Ａ)の回路において、ＦＥＴＱ１、ＦＥＴＱ２またはＦＥＴＱ３のうち一部または全部を、図８（Ｂ）に示すように第６抵抗素子Ｒ８４、第７抵抗素子Ｒ８５または第８抵抗素子Ｒ８６に置き換えてもよい。置き換えられた抵抗素子は、ＦＥＴのオン抵抗と同じ働きをする。

（９）電流計測回路の第８の実施形態
本項で説明する電流計測回路は、主として特許請求の範囲の請求項１２及び請求項１４に関連する。
（９−１）回路構成
図９は、本発明による電流計測回路の第８の実施形態を示す回路構成図である。電流計測の原理は、図５〜図８の回路と基本的に同様である。図９の回路では、図５〜図７の回路と同様にケルビン端子付きのＦＥＴＱ５を用いているが、図８の回路のように通常のＦＥＴであるＦＥＴＱ１に置き換えてもよい。

図９の回路では、第１増幅器ＯＰ１のオフセット電圧を温度補償するために第２増幅部（第２増幅器ＯＰ２を含む）を設けているが、この部分の構成は、図５〜図７の回路とは異なる。

ＦＥＴＱ５は、ゲートＧ１に所定の直流電位（ここでは正電源電位(＋Ｖcc)）が印加され、ソースＳ１が端子１に接続され被計測電流Ｉinの入力端となっている。真のソース電位である端子Ｓ２は、第１増幅器ＯＰ１の第１入力端(1)に接続されている。ＦＥＴＱ５のドレインは端子２に接続され、接地電位が与えられている。ゲートＧ１の制御電位は、ＦＥＴＱ５を常時オン状態とする電位である。

第１増幅部の第１増幅器ＯＰ１は、非反転入力端である第１入力端(1)と、反転入力端である第２入力端(2)と、第１出力端とを備えている。そして、第１出力端の出力電位を第１抵抗素子Ｒ９１を介して第２増幅部の第２増幅器ＯＰ２の第３入力端(3)に印加している。第１増幅器ＯＰ１の第１入力端(1)には、上記の通りＦＥＴＱ５の端子Ｓ２の真のソース電位が印加される。

第２増幅器ＯＰ２の第３入力端(3)には、第２ＦＥＴであるｎチャネル型のＦＥＴＱ２のソースが接続され、ＦＥＴＱ２のドレインは接地されている。ＦＥＴＱ２のゲートＧ２にも所定の直流電位（ここでは正電源電位(＋Ｖcc)）が印加されている。なお、ＦＥＴＱ２は、ゲートＧ２に印加された制御電位により常時オン状態とされている。

第２増幅部の第２増幅器ＯＰ２は、非反転入力端である第３入力端(3)と、反転入力端である第４入力端(4)と、第２出力端とを備えている。第３入力端(3)には、上記の通り第１増幅器ＯＰ１の出力電位が第１抵抗素子Ｒ９１を介して印加され、そして第３入力端(3)の電位はＦＥＴＱ２のソースに印加される。さらに、第２出力端の出力電位は第４入力端(2)に直接印加されている。また、第２出力端の出力電位は、第２抵抗素子Ｒ９２を介して第１増幅器ＯＰ１の第２入力端(2)に印加されている。

さらに、第１増幅部の第２入力端(2)には、温度補償されたオフセット電圧成分の調整用の可変抵抗ＶＲ９の中間端子の電位が印加される。

図９の回路において、ＦＥＴＱ２のソースとドレインを入れ替えて接続してもよく、またＦＥＴＱ５及びＦＥＴＱ２はｎチャネル型ＦＥＴでなくｐチャネル型ＦＥＴでもよい。

（９−２）回路動作
（９−２−１）電流計測動作
図９の回路は、電流計測の原理については図５〜図７の回路と基本的に同様であるが、第１増幅器ＯＰ１の帰還経路に第２増幅部が挿入されている点で若干相違がある。図９の回路は、被計測電流Ｉinが直流及び交流のいずれでも計測可能であるが、一例として端子１から矢印の方向に流れ込む直流の場合について説明する。

ＦＥＴＱ５とＦＥＴＱ２の各ゲートに印加されるゲート電位は一定であるから、温度一定かつ被計測電流Ｉin一定のときにはそれぞれのオン抵抗は一定である。被計測電流Ｉinが端子１から流れ始めるとき、または変化するとき、端子１→ＦＥＴＱ５（ソースＳ１→ドレインＤ）→端子２の経路で電流Ｉinが流れ、それによりＦＥＴＱ５の真のソース電位が決まる。真のソース電位は端子Ｓ２から取り出す。ＦＥＴＱ５の端子Ｓ１（通常のソース端子）は、ＦＥＴＱ５の半導体素子（半導体素材）で構成される真のソース面から端子Ｓ１までには金属線で配線（いわゆるリード線）されてソース端子Ｓ１が形成される。

ＦＥＴＱ５のオン抵抗値が小さく、また、このＦＥＴに大きな電流が流れると、この金属配線の電圧降下が無視できなくなる。また、ＦＥＴ本来のＶd−Ｉd特性が損なわれるとともに、金属線と半導体素子の合成温度係数となりＦＥＴ本来の温度係数が損なわれる。従って、ＦＥＴＱ５とＦＥＴＱ２の諸特性に微妙にずれが生じる。このような事象を回避するため、ＦＥＴＱ５の真のソース電位情報（上記３つの混成要因を排除したもの）を得るため、ＦＥＴＱ５の端子Ｓ２から第１増幅器ＯＰ１の第１入力端(1)に印加する。なお、ＦＥＴＱ５の端子Ｓ２からは電位のみ取得し、ほとんど電流を流さないためこの端子から真のソース電位情報を得ることが可能である。なお、ＦＥＴＱ２はＦＥＴＱ５に比較しオン抵抗が大きく、微小電流しか流さないため、リード線抵抗は無視できる。

第１増幅器ＯＰ１の第１入力端(1)と第２入力端(2)は、同電位となるように制御される。図９の回路では、第１入力端(1)には端子１の電位が印加されず、ＦＥＴＱ５の端子Ｓ２に現れる真のソース電位が印加される。よって、第２入力端(2)は、ＦＥＴＱ５の真のソース電位と同電位となるように制御される。この結果、通常のＦＥＴのソース電位（すなわち端子Ｓ１の電位）に含まれるリード線抵抗ｒに起因する出力誤差を排除できる。

ここで、第２増幅器ＯＰ２の第３入力端(3)にはＦＥＴＱ２のソース電位が印加され、第２増幅器ＯＰ２の出力電位は自己の第４入力端(4)に１００％負帰還されているので、増幅度が１のバッファー増幅器である。これは、ＦＥＴＱ２のソース電位が第１増幅器ＯＰ１の第２入力端(2)に直結されている状態と等価である。よって、第１増幅器ＯＰ１の第１入力端(1)（すなわち、ＦＥＴＱ５の端子Ｓ２）と第２入力端(2)（すなわち、ＦＥＴＱ２のソース）は、同電位となるように制御されるため、ＦＥＴＱ２のソース電位はＦＥＴＱ５の端子Ｓ２の電位と同電位となる。

第１増幅器ＯＰ１のオフセット電圧がない場合を想定すると、ＦＥＴＱ５に流れる被計測電流ＩinとＦＥＴＱ２に流れる検知用電流Ｉ３は比例する。第１出力端の出力電位Ｖo1は、被計測電流Ｉinと同相でその大きさに比例する。よって、出力電位Ｖo1を用いて被計測電流Ｉinを計測できる。

（９−２−２）オフセット電圧の温度補償動作
図９の回路では、第１増幅器ＯＰ１及び第２増幅器ＯＰ２のオフセット電圧の温度補償条件が、上記の図５〜図８の回路とは異なる。

第１増幅部の増幅率A1は、第２増幅部の増幅率をA2、ＦＥＴＱ２のオン抵抗をＲq2とすると、A1＝（１／A2）・（１＋Ｒ９１／Ｒq2）である。第２増幅部の増幅率A2は１であるから、A1＝１＋Ｒ９１／Ｒq2となる。但し、Ｒ９２は低抵抗を使用するため、A2＝１である。

また、第１増幅器ＯＰ１は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第２増幅器ＯＰ２もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。便宜上、オフセット電圧b1及びb2は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。

従って、第１増幅器ＯＰ１及び第２増幅器ＯＰ２の各々のオフセット電圧の温度変化y1及びy2は、次の通りとなる。
y1＝α1・T＋b1 ・・・(901)
y2＝α2・T＋b2 ・・・(902)

任意の温度Tにおける第１増幅器ＯＰ１及び第２増幅器ＯＰ２の固有のオフセット電圧成分とこれらの増幅器を含むそれぞれ第１、第２増幅部の増幅率（A1、A2）を考慮すると、第１及び第２の各増幅部が出力するオフセット電圧成分Y1及びY2は次の通りになる。
Y1＝A1(α1・T＋b1) ・・・(903)
Y2＝α2・T＋b2 ・・・(904)

第２増幅器ＯＰ２の固有のオフセット電圧成分Y2は、第１増幅器ＯＰ１の第２入力端(2)に印加される。よって、実際の第１増幅器ＯＰ１の出力電位における最終オフセット電圧成分Yo1は次の通りとなる（但し、以下の式(907)までの計算においては、第２入力端(2)に印加されるオフセット調整電位がゼロであるとする）。
Yo1＝−A1・Y2＋A1(α1・T＋b1)
＝A1(−α2＋α1)T＋A1(−b2＋b1) ・・・(905)

上式(905)から、変数Tの一次の項の係数をゼロとすれば、Yo1は温度変化によらない定数となる。この条件は次の通りである。
−α2＋α1＝０、 α1＝α2 ・・・(906)

上式(906)の条件を満たせば、最終オフセット電圧成分Yo1は温度Ｔによらず一定電圧となり、温度補償される。なお、上式(906)からわかるように、温度係数α１とα２は一致しなければならない。

さらに、上式(905)の定数項をゼロとする条件は、次式の通りとなる。
−b2＋b1＝０、 b1＝b2 ・・・(907)
上式(907)の条件は、第１増幅器ＯＰ１及び第２増幅器ＯＰ２が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第１増幅器ＯＰ１及び第２増幅器ＯＰ２のオフセット電圧が必ず上式（907）を満たしているとは限らない。

そこで、外部からオフセット調整電位ΔＶを、第１増幅器ＯＰ２の第２入力端(2)に印加することにより、最終オフセット電圧成分Yo1をゼロに調整できる。オフセット調整電位ΔＶを外部から印加することは、上式(907)に替えて実質的に以下の式が成立することを意味する。
−b2＋b1＋ΔＶ＝０、ΔＶ＝b2−b1 ・・・(908)

（９−３）電流計測回路の第７の実施形態の変形形態
図示しないが、図９の回路において、ＦＥＴＱ５またはＦＥＴＱ２のいずれかまたは双方を抵抗素子に置き換えてもよい。置き換えられた抵抗素子は、ＦＥＴのオン抵抗と同じ働きをする。

（１０）電流計測回路の第９の実施形態
本項で説明する電流計測回路は、主として特許請求の範囲における請求項１３及び請求項１４に関連する。
（１０−１）回路構成
図１０は、本発明による電流計測回路の第９の実施形態を示す回路構成図である。電流計測の原理は、図５〜図９の回路と基本的に同様である。図１０の回路では、図５〜図７及び図９の回路と同様にケルビン端子付きのＦＥＴＱ５を用いているが、これを図８の回路のように通常のＦＥＴであるＦＥＴＱ１に置き換えてもよい。図１０の回路は、図９の回路とほぼ同じであるが、第２増幅部の構成が図９の回路と相違する。

ＦＥＴＱ５のソースＳ１は被計測電流の電流路のみとして機能し、電流計測に寄与する真のソース電位は端子Ｓ２から得る。

電流計測回路の入出力段は、第５ＦＥＴであるｎチャネル型のＦＥＴＱ５により構成される。端子１、２は被計測電流Ｉinの入出力端子である。端子２は接地されている。ＦＥＴＱ５は、ドレインが接地され、ソースＳ１が端子１に接続され、ゲートＧ１には所定の直流電位（ここでは正電源電位(＋Ｖcc)）が印加されている。ＦＥＴＱ５は常時オン状態となっており、被計測電流の電流路となる。

第１増幅部の第１増幅器ＯＰ１は、非反転入力端である第１入力端(1）、反転入力端である第２入力端(2)及び第１出力端を備えている。第１入力端(1)は、ＦＥＴＱ５の端子Ｓ２（ケルビン端子）と接続される。そして第１出力端の出力電位を第１抵抗素子Ｒ１０１を介して第２増幅部の第２増幅器ＯＰ２の第３入力端(3)に印加している。

第２増幅器ＯＰ２の第３入力端(3)には、第２ＦＥＴであるｎチャネル型のＦＥＴＱ２のソースが接続され、ＦＥＴＱ２のドレインは接地されている。ＦＥＴＱ２のゲートＧ２にも所定の直流電位（ここでは正電源電位(＋Ｖcc)）が印加されている。なお、ＦＥＴＱ２は、ゲートＧ２に印加された制御電位により常時オン状態とされている。

第２増幅部の第２増幅器ＯＰ２は、非反転入力端である第３入力端(3)と、反転入力端である第４入力端(4)と、第２出力端とを備えている。第３入力端(3)には、上記の通り第１増幅器ＯＰ１の出力電位Ｖo1が第１抵抗素子Ｒ１０１を介して印加され、そして第３入力端(3)の電位はＦＥＴＱ２のソースに印加される。さらに第４入力端(4)には、第２抵抗素子Ｒ１０２を介して接地電位を与えられるとともに、第２出力端の出力電位を第３抵抗素子Ｒ１０３を介して第４入力端(4)に印加している。

またさらに、第２増幅器ＯＰ２の第２出力端の出力電位Ｖo2を、直列接続された第４抵抗素子Ｒ１０４及び第５抵抗素子Ｒ１０５により接地電位との間で分圧するとともに、分圧点(点Ｚ)の分圧電位を第１増幅器ＯＰ１の第２入力端(2)に印加している。

さらに、第１増幅部の第２入力端(2)には、温度補償されたオフセット電圧成分の調整用の可変抵抗ＶＲ１０の中間端子の電位が印加される。

図１０の回路において、ＦＥＴＱ２のソースとドレインを入れ替えて接続してもよく、またＦＥＴＱ５及びＦＥＴＱ２はｎチャネル型ＦＥＴでなくｐチャネル型ＦＥＴでもよい。

（１０−２）回路動作
（１０−２−１）電流計測動作
図１０の回路は、電流計測の原理については図９の回路と基本的に同様であるが、第１増幅器ＯＰ１の帰還経路に挿入された第２増幅部の構成に相違がある。回路動作については、図９と相違する部分、主にオフセット電圧の温度補償について説明し、重複する部分は省略する。

ここで、第２増幅器ＯＰ２の第３入力端(3)の電位は、ＦＥＴＱ２のソース電位であり、第２増幅器ＯＰ２の増幅率A2で増幅されて第２出力端の出力電位Ｖo2を出力する。増幅率A2は第３抵抗素子Ｒ１０３と第２抵抗素子Ｒ１０２の比であり、A2＝Ｒ１０３／Ｒ１０２である。

さらに、出力電位Ｖo2は、第４抵抗素子Ｒ１０４と第５抵抗素子Ｒ１０５の比で分圧される。この分圧比γ2は、γ2＝Ｒ１０５／(Ｒ１０４＋Ｒ１０５)であるが、γ2＝１／A2となるように設定する。これにより、点Ｚにおける分圧電位は、第３入力端(3)の電位すなわちＦＥＴＱ２のソース電位と同じとなる。これは、ＦＥＴＱ２のソース電位が第１増幅器ＯＰ１の第２入力端(2)に直結されている状態と等価である。よって、第１増幅器ＯＰ１の第１入力端(1)（すなわち、ＦＥＴＱ５の端子Ｓ２）と第２入力端(2)（すなわち、ＦＥＴＱ２のソース）は、同電位となるように制御されるため、ＦＥＴＱ２のソース電位はＦＥＴＱ５の端子Ｓ２の電位と同電位となる。

前述の図９の回路と図１０の回路では、第２増幅器ＯＰ２の出力電位Ｖo2に基づいて第１増幅器ＯＰ１の第２入力端(2)に印加される電位の大きさは同じであるが、図９の回路の第２増幅部の増幅率が１であるのに対し、図１０の回路では第２増幅部で一旦増幅した後に分圧している。後述するオフセット電圧の温度補償条件を満たす上では、図１０の回路の方が条件を設定しやすい。

なお、第１抵抗素子Ｒ１０１及びＦＥＴＱ２は、第４抵抗素子Ｒ１０４及び第５抵抗素子Ｒ１０５と等価的に並列である。従って、第１抵抗素子Ｒ１０１とＦＥＴＱ２が、第１出力端の出力電位Ｖo1を分圧しているのと同様に、第４抵抗素子Ｒ１０４と第５抵抗素子Ｒ１０５は、第２出力端の出力電位Ｖo2を分圧することになる。

第１増幅器ＯＰ１のオフセット電圧がない場合を想定すると、ＦＥＴＱ５に流れる被計測電流ＩinとＦＥＴＱ２に流れる検知用電流Ｉ３は比例する。第１出力端の出力電位Ｖo1は、被計測電流Ｉinと同相でその大きさに比例する。よって、出力電位Ｖo1を用いて被計測電流Ｉinを計測できる。

（１０−２−２）オフセット電圧の温度補償動作
図１０の回路では、第１増幅器ＯＰ１及び第２増幅器ＯＰ２のオフセット電圧の温度補償条件が、上記の図９回路とは若干異なる。

第１増幅部の増幅率A1は、ＦＥＴＱ２のオン抵抗をＲq2、第２増幅部の増幅率A2として、上記の分圧比γ2を用いると、A1＝（１／γ2・A2）・（１＋Ｒ１０１／Ｒq2）である。なお、第２増幅部の増幅率A2は、A2＝１＋Ｒ１０３／Ｒ１０２である。第２増幅部の増幅率にＲ１０４とＲ１０５の分圧を含んだ総合の第２増幅部の増幅率をA2’とすると、A2’＝γ2・A2＝（Ｒ１０５／（Ｒ１０５＋Ｒ１０４）)・（１＋Ｒ１０３／Ｒ１０２）である。

また、第１増幅器ＯＰ１は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第２増幅器ＯＰ２もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。便宜上、オフセット電圧b1及びb2は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。

従って、第１増幅器ＯＰ１及び第２増幅器ＯＰ２の各々のオフセット電圧の温度変化y1及びy2は、次の通りとなる。
y1＝α1・T＋b1 ・・・(1001)
y2＝α2・T＋b2 ・・・(1002)

任意の温度Tにおける第１増幅器ＯＰ１及び第２増幅器ＯＰ２の固有のオフセット電圧成分とこれらの増幅器を含むそれぞれ第１、第２増幅部の増幅率（A1、A2）を考慮すると、第１及び第２の各増幅部が出力するオフセット電圧成分Y1及びY2は次の通りになる。
Y1＝A1(α1・T＋b1) ・・・(1003)
Y2＝A2(α2・T＋b2) ・・・(1004)

第２増幅器ＯＰ２の固有のオフセット電圧成分Y2は、第４抵抗素子Ｒ１０４と第５抵抗素子Ｒ１０５により分圧比γ2で分圧されて第１増幅器ＯＰ１の第２入力端(2)に印加される。よって、実際の第１増幅器ＯＰ１の出力電位における最終オフセット電圧成分Yo1は次の通りとなる（但し、以下の式(1007)までの計算においては、第２入力端(2)に印加されるオフセット調整電位がゼロであるとする）。
Yo1＝−A1・γ2・Y2＋A1(α1・T＋b1)
＝A1(−γ2・A2・α2＋α1)T＋A1(−γ2・A2・b2＋b1) ・・・(1005)
（但し、γ2＝Ｒ１０５／(Ｒ１０４＋Ｒ１０５)）

上式(1005)から、変数Tの一次の項の係数をゼロとすれば、Yo1は温度変化によらない定数となる。この条件は次の通りである。
−γ2・A2・α2＋α1＝０、 γ2・A2＝α1／α2 ・・・(1006)

上式(1006)の条件を満たせば、最終オフセット電圧成分Yo1は温度Ｔによらず一定電圧となり、温度補償される。なお、上式(1006)からわかるように、温度係数α１とα２は符号が同じでなければならない。上式(1006)と、前述の図９の回路での温度補償条件の式(906)を比べれば、図１０の回路の方がA2とγ2の調整により設定が容易であることがわかる。

さらに、上式(70)の定数項をゼロとする条件は、次式の通りとなる。
−γ2・A2・b2＋b1＝０、 γ2・A2＝b1／b2 ・・・(1007)
上式(1007)の条件は、第１増幅器ＯＰ１及び第２増幅器ＯＰ２が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第１増幅器ＯＰ１及び第２増幅器ＯＰ２のオフセット電圧が必ず上式（1007）を満たしているとは限らない。

そこで、外部からオフセット調整電位ΔＶを、第１増幅器ＯＰ２の第２入力端(2)に印加することにより、最終オフセット電圧成分Yo1をゼロに調整できる。オフセット調整電位ΔＶを外部から印加することは、上式(1007)に替えて実質的に以下の式が成立することを意味する。
−γ2・A2・b2＋b1＋ΔＶ＝０、ΔＶ＝γ2・A2・b2−b1 ・・・(1008)

（１０−３）電流計測回路の第９の実施形態の変形形態
図示しないが、図１０の回路において、ＦＥＴＱ５またはＦＥＴＱ２のいずれかまたは双方を抵抗素子に置き換えてもよい。置き換えられた抵抗素子は、ＦＥＴのオン抵抗と同じ働きをする。

（１１）電流計測回路のその他の変形形態
本項で説明する電流計測回路のその他の変形形態は、主として特許請求の範囲における請求項１８及び請求項１９に関連する。
図１１(Ａ)は、図２〜図４の電流計測回路のさらに別の変形形態を示す部分回路図である。図１１(Ｂ)は、図５〜図１０の電流計測回路のさらに別の変形形態を示す部分回路図である。なお、図１１(Ａ)及び図１１(Ｂ)には、ＦＥＴＱ１とＦＥＴＱ２を有する形態の場合を示しているが、図４または図８のようにＦＥＴＱ３も存在する形態、ＦＥＴＱ１がＦＥＴＱ４またはＦＥＴＱ５に置き換わった形態、並びにＦＥＴの一部が抵抗素子に置き換わった形態についても、その回路に存在する各ＦＥＴに対して同様に適用できるものとする。ただし、ＦＥＴが抵抗素子に置換された場合は、ゲート電位の印加は当然不要となる。

（１１−１）温度補償抵抗を有する形態
図１１(Ａ)の電流計測回路では、ＦＥＴＱ１に抵抗素子Ｒ１１１が並列接続され、ＦＥＴＱ１のオン抵抗と抵抗素子Ｒ１１１の並列合成抵抗が、上述の図２〜図４の各回路のＦＥＴＱ１のオン抵抗と同じ役割を果たす。同様に、ＦＥＴＱ２と並列に抵抗素子Ｒ１１２が接続されており、ＦＥＴＱ２のオン抵抗と抵抗素子Ｒ１１２の並列合成抵抗が、上述の各回路のＦＥＴＱ２のオン抵抗と同じ役割を果たす。

図１１(Ｂ)の電流計測回路では、ＦＥＴＱ１と並列に抵抗素子Ｒ１１４が接続されており、ＦＥＴＱ１のオン抵抗と抵抗素子Ｒ１１４の並列合成抵抗が、図５〜図１０の各回路のＦＥＴＱ１のオン抵抗と同じ役割を果たす。同様に、ＦＥＴＱ２と並列に抵抗素子Ｒ１１５が接続されており、ＦＥＴＱ２のオン抵抗と抵抗素子Ｒ１１５の並列合成抵抗が、図５〜１０の回路のＦＥＴＱ２のオン抵抗と同じ役割を果たす。

図１１(Ａ)及び(Ｂ)の回路においてＦＥＴに並列接続した抵抗素子の役割は同じであるので、以下、図１１(Ａ)の回路について説明する。
温度変化に対しては、ＦＥＴＱ１とＦＥＴＱ２（あるいはＦＥＴＱ３が存在する場合はＦＥＴＱ３も含む）のそれぞれのオン抵抗が同一温度係数をもつことが理想であるが、必ずしも全てが一致しない場合がある。この理由は様々であるが、例えば、ＦＥＴＱ１とＦＥＴＱ２はオン抵抗が異なるように製造するために素子内部の半導体や配線量の違いから抵抗の温度係数に違いを生じることがある。抵抗素子Ｒ１１１及び／またはＲ１１２は、それぞれ温度変化によるＦＥＴＱ１とＦＥＴＱ２（あるいはＦＥＴＱ３が存在する場合はＦＥＴＱ２とＦＥＴＱ３、ＦＥＴＱ３とＦＥＴＱ１）のオン抵抗変化率の差、というように全ての組み合わせのオン抵抗変化率の差を補償するために設けられる。

さらに、例えば、抵抗素子Ｒ１１２はＦＥＴＱ２と温度結合させることが好適である。このとき、ＦＥＴＱ２と抵抗素子Ｒ１１２の並列接続は、ＦＥＴＱ２の温度係数と抵抗素子Ｒ１１２の温度係数が合成され、ＦＥＴＱ２と抵抗素子Ｒ１１２の抵抗値が合成されたものとみなすことができる。そして、ＦＥＴＱ２のオン抵抗と抵抗素子Ｒ１１２の並列合成抵抗の温度係数が、ＦＥＴＱ１(あるいはＦＥＴＱ３の存在する場合はＦＥＴＱ３を含む)の温度係数と可能な限り一致するように抵抗素子Ｒ１１２を設ける。

抵抗素子Ｒ１１１とＦＥＴＱ１についても同様であり、ＦＥＴＱ１のオン抵抗と抵抗素子Ｒ１１１の並列合成抵抗の温度係数が、ＦＥＴＱ２(あるいはＦＥＴＱ３の存在する場合はＦＥＴＱ３を含む)の温度係数と可能な限り一致するように抵抗素子Ｒ１１１を設ける。

図１１(Ａ)及び(Ｂ)の回路においてＦＥＴに抵抗素子を並列接続する形態は、図示の例に限られず、ＦＥＴ同士の温度係数を揃えるために、必要に応じて、いずれの１または複数のＦＥＴに並列接続または直列接続してもよい。ＦＥＴと抵抗素子を直列接続した場合でも、この直列合成抵抗において温度係数と抵抗値が合成され、並列合成と同様な目的を果たすことができる。

（１１−２）ゲート電位の変動幅調整を有する形態
図１１(Ａ)の電流計測回路では、ＦＥＴＱ１のゲートＧ１には正電源電位(＋Ｖcc)が印加されるのに対し、ＦＥＴＱ２のゲートＧ２（あるいはＦＥＴＱ３の存在する場合にはそのゲート）には、定電圧ダイオードＺＤに一端を直列接続され他端に正電源電位(＋Ｖcc)を印加された可変抵抗ＶＲ１３の中間端子の電位が印加されるように構成している。

図１１(Ｂ)の電流計測回路では、ＦＥＴＱ１のゲートＧ１には正電源電位(＋Ｖcc)が印加されるのに対し、ＦＥＴＱ２のゲートＧ２（あるいはＦＥＴＱ３の存在する場合にはそのゲート）には、定電圧ダイオードＺＤに一端を直列接続され他端に正電源電位(＋Ｖcc)を印加された可変抵抗ＶＲ１６の中間端子の電位が印加されるように構成している。

以下、図１１(Ａ)及び(Ｂ)におけるＦＥＴＱ２のゲート電位生成手段の役割について説明する。
各ＦＥＴのゲートに電源の直流電位(＋Ｖcc)を直接印加すると、オン抵抗を十分小さくすることができる。しかしながら、直流電位(＋Ｖcc)に変動が生じた場合、各ＦＥＴのゲート電位もまた変動する。各種ＦＥＴでの実験結果では、ゲート電位が同じ変動幅で変動した場合でも、オン抵抗の変動率にばらつきがあるという結果が出た。また、電源の僅かな変動であっても、ＦＥＴのゲートに印加される電圧であるため、計測出力に大きな影響を与えることになる。

この対策として、定電圧ダイオードと直列接続した可変抵抗素子の分圧点からゲート電位を取得すると、直流電位＋Ｖccが変動してもツェナー電圧に相当する電位は常に一定であるので、直流電位＋Ｖccからツェナー電圧を差し引いた電圧分内の変動となり変動率が低下する。このためゲート電位の変動幅は小さくなり、ＦＥＴのオン抵抗変化率も小さくなる。これにより、直流電位＋Ｖccの変動による各ＦＥＴのオン抵抗変化率を可能な限り揃えることができる。

図１１(Ａ)及び(Ｂ)の回路において、変動幅の小さいゲート電位を印加する形態は、図示の例に限られず、ゲート電位変動によるＦＥＴ同士のオン抵抗変化率を揃えるために、必要に応じて、ＦＥＴＱ１を含むいずれの１または複数のＦＥＴのゲート電位に適用してもよい。

（１２）電流計測結果の実施例
図１２は、図３に示した電流計測回路における電流計測の誤差を計測した結果を示すグラフである。横軸を電流(Ａ)とし、上図が比誤差（％）を示すグラフであり、下図がフルスケール誤差を示す図である。いずれも、良好な結果が得られている。なお、上図において電流０．２０Ａの比誤差が大きいのは、出力電位を計測した計測装置のレンジ切替点となったためレンジ切替時点において発生した計測装置の計測誤差が現れたものであり、本回路の動作に起因するものではない。

（１３）その他の実施形態
以上に説明した本発明の増幅回路または電流計測回路には、これらの回路を内蔵した集積回路素子として実施した形態も含まれるものとする。

(Ａ)は、本発明による増幅回路の実施形態を示す回路構成図であり、(Ｂ)はそのオフセット電圧温度補償の説明図、(Ｃ)は変形形態である。 (Ａ)は本発明による電流計測回路の第１の実施形態を示す回路構成図であり、(Ｂ)はその変形形態である。 (Ａ)は本発明による電流計測回路の第２の実施形態を示す回路構成図であり、(Ｂ)はその変形形態である。 (Ａ)は本発明による電流計測回路の第３の実施形態を示す回路構成図であり、(Ｂ)はその変形形態である。 本発明による電流計測回路の第４の実施形態を示す回路構成図である。 本発明による電流計測回路の第５の実施形態を示す回路構成図である。 本発明による電流計測回路の第６の実施形態を示す回路構成図である。 (Ａ)は本発明による電流計測回路の第７の実施形態を示す回路構成図であり、(Ｂ)はその変形形態である。 本発明による電流計測回路の第８の実施形態を示す回路構成図である。 本発明による電流計測回路の第９の実施形態を示す回路構成図である。 (Ａ)は、図２〜図４の電流計測回路のさらに別の変形形態を示す部分回路図である。(Ｂ)は図５〜図１０の電流計測回路のさらに別の変形形態を示す部分回路図である。 図３に示した電流計測回路における電流計測の誤差を計測した結果を示すグラフである。

符号の説明

ＯＰ１〜ＯＰ４ 演算増幅器
Ｑ１〜Ｑ３ ＦＥＴ
Ｑ４、Ｑ５ ＦＥＴ(ケルビン端子付き)

Claims (21)

1. （ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１入力端に接地電位を与えられ、該第１出力端の出力電位を第１帰還抵抗素子を介して該第２入力端に印加し、該第２入力端に第１入力抵抗素子を介して入力電位を与えられた第１増幅部と、
   （ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に接地電位を与えられ、該第２出力端の出力電位を第２帰還抵抗素子を介して該第４入力端に印加し、該第４入力端に第２入力抵抗素子を介して前記第１出力端の出力電位を与えられた第２増幅部と、を備え、
   （ｃ）前記第２増幅器のオフセット電圧の温度係数値を前記第１増幅器のオフセット電圧の温度係数値で除した値を前記第１増幅部の増幅率とした場合に該第１増幅器のオフセット電圧成分によって前記第２入力抵抗素子を流れる電流値を、０を含む略一定値とするべく前記第１入力抵抗素子、前記第１帰還抵抗素子及び／又は前記第２入力抵抗素子の抵抗値を調整したとき、前記第２出力端から得られる出力電位におけるオフセット電圧成分が温度補償されることを特徴とする増幅回路。
2. （ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１入力端に接地電位を与えられ、該第１出力端の出力電位を第１帰還抵抗素子を介して該第２入力端に印加し、該第２入力端に第１入力抵抗素子を介して入力電位を与えられた第１増幅部と、
   （ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に接地電位を与えられ、該第２出力端の出力電位を第２帰還抵抗素子を介して該第４入力端に印加し、該第４入力端に第２入力抵抗素子を介して前記第１出力端の出力電位を与えられた第２増幅部と、を備え、
   （ｃ）前記第１出力端における前記第１増幅器のオフセット電圧成分の温度変化分により前記第２増幅器の出力端におけるオフセット電圧の温度変化分を相殺するべく前記第１入力抵抗素子、前記第１帰還抵抗素子及び／又は前記第２入力抵抗素子の抵抗値を調整したとき、前記第２出力端から得られる出力電位における前記第１増幅器及び前記第２増幅器のオフセット電圧成分が温度補償されることを特徴とする増幅回路。
3. 請求項１または請求項２に記載の増幅回路を用いた電流計測回路において、
   （ａ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端に接地電位を与えられ他端が被計測電流の入出力端である第１ＦＥＴと、
   （ｂ）前記第１入力抵抗素子に替えて、オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端の電位が前記第１増幅器の前記第２入力端に印加され他端が前記被計測電流の入出力端である第２ＦＥＴと、を備え、
   （ｃ）前記被計測電流が分流し前記第１ＦＥＴ及び前記第２ＦＥＴの各々の電流路にそれぞれ流れるとき、前記第２増幅器の前記第２出力端の出力電位を用いて該被計測電流を計測することを特徴とする電流計測回路。
4. （ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１入力端に接地電位を与えられ、該第１出力端の出力電位を第１帰還抵抗素子を介して該第２入力端に印加した第１増幅部と、
   （ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第２出力端の出力電位を第２帰還抵抗素子を介して該第４入力端に印加し、該第４入力端に第２入力抵抗素子を介して前記第１出力端の出力電位を与えられた第２増幅部と、
   （ｃ）第５入力端、第６入力端及び第３出力端を備える第３増幅器の該第５入力端に接地電位を与えられ、該第３出力端の出力電位を第３帰還抵抗素子を介して該第６入力端に印加し該第３出力端の出力電位を前記第２増幅器の前記第３入力端に印加した第３増幅部と、
   （ｄ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端に接地電位を与えられ他端が被計測電流の入出力端である第１ＦＥＴと、
   （ｅ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端の電位が前記第１増幅器の前記第２入力端に印加され他端が前記被計測電流の入出力端である第２ＦＥＴと、
   （ｆ）オン状態とする所定の第３の制御電位を制御端に印加され電流路の一端に接地電位を与えられ他端に前記第３増幅器の前記第６入力端の電位が印加された第３ＦＥＴと、を備え、
   （ｇ）前記被計測電流が分流し前記第１ＦＥＴ及び前記第２ＦＥＴの各々の電流路にそれぞれ流れるとき、前記第２増幅器の前記第２出力端の出力電位を用いて該被計測電流を計測することを特徴とする電流計測回路。
5. （ａ）前記第１ＦＥＴに替えて、電流路の一端、電位検出端、該電流路の他端及び制御端を備え、オン状態とする所定の第１の制御電位を該制御端に印加され該電流路の一端に接地電位を与えられ該電流路の他端が被計測電流の入出力端である第４ＦＥＴを備え、
   （ｂ）前記第２ＦＥＴの他端に前記第４ＦＥＴの他端の電位を印加され、
   （ｃ）前記第１増幅器の前記第１入力端に対し、前記接地電位に替えて前記第４ＦＥＴの前記電位検出端の電位を印加したことを特徴とする請求項３または４に記載の電流計測回路。
6. （ａ）前記第１ＦＥＴに替えて、電流路の一端、電位検出端、該電流路の他端及び制御端を備え、オン状態とする所定の第１の制御電位を該制御端に印加され該電流路の他端に接地電位を与えられ該電流路の一端が被計測電流の入出力端である第５ＦＥＴを備え、
   （ｂ）前記第２ＦＥＴの一端に前記第５ＦＥＴの前記電位検出端の電位を印加され、
   （ｃ）前記第１増幅器の前記第２入力端に対し、前記第２ＦＥＴの一端の電位に替えて該第２ＦＥＴの他端の電位を印加したことを特徴とする請求項３または４に記載の電流計測回路。
7. （ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１出力端の出力電位を第１帰還抵抗素子を介して該第２入力端に印加した第１増幅部と、
   （ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に接地電位を与えられ、該第２出力端の出力電位を第２帰還抵抗素子を介して該第４入力端に印加し、該第４入力端に第２入力抵抗素子を介して前記第１出力端の出力電位を与えられた第２増幅部と、
   （ｃ）第５入力端、第６入力端及び第３出力端を備える第３増幅器の該第５入力端に接地電位を与えられ、該第６入力端に第３入力抵抗素子を介して接地電位を与えられるとともに該第３出力端の出力電位を第３帰還抵抗素子を介して該第６入力端に印加した第３増幅部と、
   （ｄ）第７入力端、第８入力端及び第４出力端を備える第４増幅器の該第７入力端に接地電位を与えられ、該第４出力端の出力電位を第４帰還抵抗素子を介して該第８入力端に印加し、該第８入力端に第４入力抵抗素子を介して前記第２出力端の出力電位を与えられると同時に該第８入力端に第５入力抵抗素子を介して前記第３出力端の出力電位を与えられた第４増幅部と、
   （ｅ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端が被計測電流の入出力端であり該電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
   （ｆ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第１増幅器の前記第２入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、を備え、
   （ｇ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第４増幅器の前記第４出力端の出力電位を用いて該被計測電流を計測することを特徴とする電流計測回路。
8. （ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１出力端の出力電位を第１帰還抵抗素子を介して該第２入力端に印加した第１増幅部と、
   （ｂ）第３入力端、第４入力端及び第２出力端を備え、該第２出力端の出力電位を第２帰還抵抗素子を介して該第４入力端に印加し、該第４入力端に第２入力抵抗素子を介して前記第１出力端の出力電位を与えられた第２増幅部と、
   （ｃ）第５入力端、第６入力端及び第３出力端を備える第３増幅器の該第５入力端に接地電位を与えられ、該第６入力端に第３入力抵抗素子を介して接地電位を与えられるとともに該第３出力端の出力電位を第３帰還抵抗素子を介して該第６入力端に印加し該第３出力端の出力電位を第５入力抵抗素子を介して前記第２増幅器の第３入力端に印加した第３増幅部と、
   （ｄ）第７入力端、第８入力端及び第４出力端を備える第４増幅器の該第７入力端に接地電位を与えられ、該第４出力端の出力電位を第４帰還抵抗素子を介して該第８入力端に印加し、該第８入力端に第４入力抵抗素子を介して前記第２出力端の出力電位を与えられた第４増幅部と、
   （ｅ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端が被計測電流の入出力端であり該電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
   （ｆ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第１増幅器の前記第２入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、を備え、
   （ｇ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第４増幅器の前記第４出力端の出力電位を用いて該被計測電流を計測することを特徴とする電流計測回路。
9. （ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１出力端の出力電位を第１帰還抵抗素子を介して該第２入力端に印加した第１増幅部と、
   （ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に接地電位を与えられ、該第２出力端の出力電位を第２帰還抵抗素子を介して該第４入力端に印加し、該第４入力端に第２入力抵抗素子を介して前記第１出力端の出力電位を与えられた第２増幅部と、
   （ｃ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端が被計測電流の入出力端であり該電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
   （ｄ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第１増幅器の前記第２入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、を備え、
   （ｅ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第２増幅器の前記第２出力端の出力電位を用いて該被計測電流を計測することを特徴とする電流計測回路。
10. （ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１出力端の出力電位を第１抵抗素子を介して該第２入力端に印加した第１増幅部と、
    （ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に接地電位を与えられ、該第２出力端の出力電位を第２抵抗素子を介して該第４入力端に印加した第２増幅部と、
    （ｃ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端が被計測電流の入出力端であり該電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
    （ｄ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第１増幅器の前記第２入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、
    （ｅ）オン状態とする所定の第３の制御電位を制御端に印加され電流路の一端に前記第２増幅器の前記第４入力端の電位が印加され他端に接地電位を与えられた第３ＦＥＴと、
    （ｆ）前記第２増幅器の前記第２出力端の出力電位を前記第１増幅器の前記第２入力端に降圧して印加する第４抵抗素子と、を備え
    （ｇ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第１増幅器の前記第１出力端の出力電位を用いて該被計測電流を計測することを特徴とする電流計測回路。
11. （ａ）第１入力端、第２入力端及び第１出力端を備える第１増幅器の該第１出力端の出力電位を第１抵抗素子を介して該第２入力端に印加した第１増幅部と、
    （ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に接地電位を与えられ、該第２出力端の出力電位を第２抵抗素子を介して該第４入力端に印加し、該第４入力端は第３抵抗素子を介して接地された第２増幅部と、
    （ｃ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端が被計測電流の入出力端であり該電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
    （ｄ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第１増幅器の前記第２入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、
    （ｅ）前記第２増幅器の前記第２出力端からの出力電流を、前記第１抵抗素子を介して流れる第２ＦＥＴの電流に重畳して流す第４抵抗素子と、を備え
    （ｆ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第１増幅器の前記第１出力端の出力電位を用いて該被計測電流を計測することを特徴とする電流計測回路。
12. （ａ）第１入力端、第２入力端及び第１出力端を備えた第１増幅器と、
    （ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に前記第１増幅器の第１出力端の出力電位を第１抵抗素子を介して印加し、該第２出力端の出力電位を該第４入力端に印加し、該第２出力端の出力電位を該第１増幅器の第２入力端に第２抵抗素子を介して印加した第２増幅部と、
    （ｃ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端が被計測電流の入出力端であり該電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
    （ｄ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第２増幅器の前記第３入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、を備え、
    （ｅ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第１増幅器の前記第１出力端の出力電位を用いて該被計測電流を計測することを特徴とする電流計測回路。
13. （ａ）第１入力端、第２入力端及び第１出力端を備えた第１増幅器と、
    （ｂ）第３入力端、第４入力端及び第２出力端を備える第２増幅器の該第３入力端に前記第１増幅器の第１出力端の出力電位を第１抵抗素子を介して印加し、該第４入力端に第２抵抗素子を介して接地電位を与えられるとともに該第２出力端の出力電位を第３抵抗素子を介して該第４入力端に印加し、該第２出力端の出力電位を直列接続された第４抵抗素子及び第５抵抗素子により接地電位との間で分圧するとともに、該分圧電位を該第１増幅器の第２入力端に印加した第２増幅部と、
    （ｃ）オン状態とする所定の第１の制御電位を制御端に印加され電流路の一端の電位が前記第１増幅器の前記第１入力端に印加され他端に接地電位を与えられた第１ＦＥＴと、
    （ｄ）オン状態とする所定の第２の制御電位を制御端に印加され電流路の一端に前記第２増幅器の前記第３入力端の電位が印加され他端に接地電位を与えられた第２ＦＥＴと、を備え、
    （ｅ）被計測電流が前記第１ＦＥＴの電流路に流れるとき、前記第１増幅器の前記第１出力端の出力電位を用いて該被計測電流を計測することを特徴とする電流計測回路。
14. 前記第１ＦＥＴに替えて、電流路の一端、電位検出端、該電流路の他端及び制御端を備え、オン状態とする所定の第１の制御電位を該制御端に印加され該電流路の他端に接地電位を与えられ該電流路の一端が被計測電流の入出力端であり該電位検出端の電位を前記第１増幅器の前記第１入力端に印加した第５ＦＥＴを備えたことを特徴とする請求項７〜１３のいずれかに記載の電流計測回路。
15. 前記１ＦＥＴ、第４ＦＥＴまたは第５ＦＥＴに替えて第６抵抗素子を備えたこと及び／または前記２ＦＥＴに替えて第７抵抗素子を備えたことを特徴とする請求項３〜１４のいずれかに記載の電流計測回路。
16. 前記３ＦＥＴに替えて第８抵抗素子を備えたことを特徴とする請求項４または１０に記載の電流計測回路。
17. 温度補償されたオフセット電圧成分を相殺するためのオフセット調整電位を生成する手段を備え、前記第１〜第４のいずれかの増幅器が存在する場合に、いずれかの増幅器のいずれかの入力端に前記オフセット調整電位を印加することにより温度補償されたオフセット電圧成分を相殺することを特徴とする請求項３〜１６のいずれかに記載の電流計測回路。
18. 前記第１、第４もしくは第５ＦＥＴおよび前記第２ＦＥＴを備えた場合、または、前記第１、第４もしくは第５ＦＥＴ、前記第２ＦＥＴおよび第３ＦＥＴを備えた場合において、これらのＦＥＴのうち１または複数の各々に対し並列接続または直列接続された１または複数の第９抵抗素子をさらに備え、
    前記第９抵抗素子を並列接続または直列接続された前記ＦＥＴの温度係数と該第９抵抗素子の温度係数とは合成され、該ＦＥＴと該第９抵抗素子の抵抗値とが合成され、該ＦＥＴの温度係数が補正されることにより、前記第１、第４もしくは第５ＦＥＴと前記第２ＦＥＴの温度係数が一致するように補償され、または、前記第１、第４もしくは第５ＦＥＴと前記第２ＦＥＴと前記第３ＦＥＴの温度係数が一致するように補償されることを特徴とする請求項３〜１７のいずれかに記載の電流計測回路。
19. （ａ）前記第１の制御電位及び前記２の制御電位を生成する場合、または、前記第１の制御電位、前記第２の制御電位及び前記第３の制御電位を生成する場合において、これら複数の制御電位のうち少なくとも１つの制御電位として所定の直流電位を印加され、
    （ｂ）前記所定の直流電位が変動するとき、その他の制御電位も連動して変動し、かつ、該所定の直流電位が変動する一定の電位範囲において該その他の制御電位の変動率を該所定の直流電位の変動率より小さくすべく、該その他の制御電位の変動率を調整可能な調整電位生成手段を備え、
    （ｃ）前記所定の直流電位が変動するとき、前記第１、第４もしくは第５ＦＥＴのオン抵抗の変動率と前記第２ＦＥＴのオン抵抗の変動率、または、前記第１、第４もしくは第５ＦＥＴのオン抵抗の変動率と前記第２ＦＥＴのオン抵抗の変動率と前記第３ＦＥＴのオン抵抗の変動率とを略同一に保持することを特徴とする請求項３〜１７のいずれかに記載の電流計測回路。
20. 請求項１または２の増幅回路を内蔵したことを特徴とする集積回路素子。
21. 請求項３〜１９のいずれかに記載の電流計測回路を内蔵したことを特徴とする集積回路素子。

Images