(1)増幅回路の参考形態
(1−1)回路構成
図1(A)は、電流計測回路に利用可能な増幅回路の参考形態を示す回路構成図である。2つの演算増幅器である第1増幅器OP1と第2増幅器OP2を有し、それぞれが反転増幅回路(第1増幅部と第2増幅部)を構成している。
第1増幅部の第1増幅器OP1は、非反転入力端である第1入力端(1)、反転入力端である第2入力端(2)及び第1出力端を備える。第1入力端(1)には接地電位を与えられ、第2入力端(2)には第1入力抵抗素子R10を介して入力電位を与えられる。入力電位は、端子2を接地電位として端子1に印加される。第1出力端の出力電位は、第1帰還抵抗素子R11を介して第2入力端(2)に印加される。
第2増幅部の第2増幅器OP2は、非反転入力端である第3入力端(3)、反転入力端である第2入力端(4)及び第2出力端(端子3)を備える。第3入力端(3)には接地電位を与えられ、第4入力端(4)には第2入力抵抗素子R12を介して第1増幅器の第1出力端の出力電位を与えられる。第2出力端の出力電位は、第2帰還抵抗素子R13を介して第4入力端(4)に印加される。第2出力端の出力電位は、端子3から出力される。
第1増幅部と第2増幅部は、各々増幅率A1、A2を有する。また、第1増幅器OP1と第2増幅器OP2は、各々オフセット電圧b1、b2を有しかつそれぞれの温度係数α1、α2をもつ。本回路においては、これらの増幅率とオフセット電圧の温度係数が所定の条件を満たしている。この条件については、以下の回路動作で説明する。
(1−2)回路動作
図1(B)を参照しつつ、図1(A)の増幅回路の動作を説明する。
第1増幅部の増幅率A1は、第1帰還抵抗素子R11と第1入力抵抗素子R10の比で決定され、第2増幅部の増幅率A2は、第2帰還抵抗素子R13と第2入力抵抗素子R12の比で決定される。(A1=R11/R10、A2=R13/R12)
また、第1増幅器OP1は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第2増幅器OP2もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。便宜上、オフセット電圧b1、b2は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。
従って、所定の温度における第1増幅器OP1の出力電位(すなわち第1増幅部の出力電位)における固有のオフセット電圧成分Y1、並びに、第2増幅器OP2の出力電位(すなわち第2増幅部の出力電位)における固有のオフセット電圧成分Y2は次の通りである。(「固有の」とは、その増幅器が本来的に内部に有するオフセット電圧に起因して出力されるオフセット電圧成分を意味する。以下の実施形態でも同様)
Y1(所定の温度)=A1・b1 ・・・(101)
Y2(所定の温度)=A2・b2 ・・・(102)
実際の第2増幅器OP2の出力電位における最終オフセット電圧成分Yo2は、固有のものに加えて、第1増幅器OP1の出力するオフセット電圧成分Y1によるものも加算されるため、次の通りとなる。
Yo2=−A2・Y1+A2・b2 =A2(b2−A1・b1) ・・・(103)
ここで温度変化を考慮すると、上記のb1、b2が温度係数α1、α2に従ってそれぞれ変化するため、上式(101)、(102)のY1、Y2も変化することになる。オフセット電圧b1、b2の温度変化y1、y2は、図1(B)の左グラフのように示され(便宜上、上記の所定の温度をゼロ点とし、温度を変数Tとする)、次式のように表される。
y1=α1・T+b1 ・・・(104)
y2=α2・T+b2 ・・・(105)
次に上記各増幅部の増幅率と、任意の温度Tにおける第1増幅器OP1及び第2増幅器OP2の各々の固有のオフセット電圧成分とを考慮した増幅部(増幅回路)におけるオフセット電圧成分Y1、Y2は、次の通りになる。
Y1=A1(α1・T+b1) ・・・(106)
Y2=A2(α2・T+b2) ・・・(107)
よって、実際の第2増幅器の出力電位における最終オフセット電圧成分Yo2は次の通りとなる。
Yo2=−A2・Y1+A2(α2・T+b2)
=A2(−A1・α1+α2)T+A2(−A1・b1+b2) ・・・(108)
上式(108)から、変数Tの一次の項の係数をゼロとすれば、Yo2は温度変化によらない定数となる。この条件は次の通りである。
−A1・α1+α2=0、 A1=α2/α1 ・・・(109)
すなわち、第1増幅部の増幅率A1が、第2増幅器OP2のオフセット電圧温度係数α2と第1増幅器OP1のオフセット電圧温度係数α1の比の値と略同じであればよい。この条件を満たせば、図1(B)の右グラフのように、最終オフセット電圧成分Yo2は温度Tによらず一定電圧Vconとなる(これを、オフセット電圧について温度補償された状態と称する。この温度補償された一定のオフセット電圧を「残留オフセット電圧」と称する場合がある。以下同じ)。但し、上式(109)の場合、α1とα2は同符号でなければならない。このことは、上式(104)、(105)で表されるオフセット電圧の温度変化の傾きが同じ方向であることを意味する。
さらに、上式(108)の定数項をゼロとする条件は、次式の通りとなる。
−A1・b1+b2=0、 A1=b2/b1 ・・・(110)
上式(110)の条件は、第1増幅器OP1と第2増幅器OP2が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第1増幅器OP1と第2増幅器OP2のオフセット電圧が必ず上式(110)を満たしているとは限らない。そこで、図1(C)の方法を採ることが一般的かつ簡易な解決手段である。
図1(C)は、上式(109)の条件で温度補償された残留オフセット電圧成分Yo2(図1(B)のVcon)をゼロに調整するためのオフセット調整電位生成手段の一例を示す部分回路である。可変抵抗VR1の中間端子に現れるオフセット調整電位ΔVを、第1増幅器OP1の第1入力端(1)または第2増幅器OP2の第3入力端(3)のいずれかに、接地電位に替えて印加する。図示の例では、可変抵抗VR1の一端は正の直流電位(+Vcc)を印加され、他端は負の直流電位(−Vcc)を印加され、この範囲内でオフセット調整電位ΔVを設定可能である。例えば、上式(109)を満たすように回路定数を設定した後、端子1の入力電位がゼロのときに端子3の出力電位がゼロとなるように可変抵抗VR1を調整すればよい。オフセット調整電位ΔVを外部から印加することは、上式(110)に替えて以下の式が成立することを意味する。
−A1・b1+b2+ΔV=0、ΔV=A1・b1−b2 ・・・(111)
但し、第1入力端(1)に印加する場合と、第3入力端(3)に印加する場合では、ΔVの値自体は異なるものとなる。
(1−3)増幅回路の温度補償条件の補足説明
上記の通り、図1(A)の増幅回路は、第1増幅部の増幅率A1が上式(109)のA1=α2/α1の条件を満たす場合には、第2増幅部の増幅率A2に関わらず温度補償される。
実際には、この条件はさらに広く適用可能である。先ず、第1増幅部の増幅率A1がA1=α2/α1の条件を満たす場合に、第1増幅器OP1の出力電位のオフセット電圧成分Y1により第2入力抵抗素子R12に流れる電流をIconとする。このときの第1増幅部の増幅率A1がR11/R10であり、第2増幅部の増幅率A2がR13/R12であるとする。
次に、A1の増幅率の値を変えてk倍にしたとすると、第1増幅器OP1の出力電位のオフセット電圧成分Y1もk倍となる。これに対して、第2入力抵抗素子R12の値もk倍にすれば、これに流れる電流Iconを元の値のまま保持できる。あるいは、増幅率A1の値を1/k倍とする場合には、第2入力抵抗素子R12の値も1/k倍とすれば、第1増幅器OP1のオフセット電圧成分によってこれに流れる電流Iconを元の値に保持できる。
このように、A1=α2/α1の条件を満たす場合の第1増幅器OP1のオフセット電圧成分によって第2入力抵抗素子R12に流れる電流Iconの値を保持する限りにおいて、第1入力抵抗素子R10、第1帰還抵抗素子11、第2入力抵抗素子R12の値を適宜調整し、増幅率A1を変更することができる。すなわち、第1増幅部の増幅率A1を必ずしも常にα2/α1の比の値とする必要はない。なお、温度変化中に存在するある温度(Tx)における第1増幅器のオフセット電圧b1(Tx)が“0”の場合は、第2入力抵抗素子R12に電流は流れない。
また、第2増幅部の増幅率A2については、元より上記条件による束縛がない。しかしながら、第2入力抵抗素子R12を調整すると、これに連動して増幅率A2も変化することになる。このような場合、増幅率A2は上記条件と無関係であるので、第2帰還抵抗素子R13を適宜対応させることにより増幅率A2を所望の値とすることができる。
従って、増幅回路の全体としての増幅率並びに第1増幅部及び第2増幅部の各々の増幅率については、上記のオフセット電圧の温度補償条件を満足しつつ多様な設計が可能となる。
言い換えるならば、増幅回路においては、第1増幅器の第1出力端におけるオフセット電圧成分の温度変化分により第2増幅器のオフセット電圧の温度変化分を相殺するように、第1入力抵抗素子、第1帰還抵抗素子及び/又は第2入力抵抗素子の抵抗値を調整したとき、第2増幅器の第2出力端から得られる出力電位における第1増幅器及び第2増幅器のオフセット電圧成分が温度補償されることになる。
このように2つの反転増幅器を用いてオフセット電圧成分の温度補償を行う場合、実際の回路では、上記の条件を満たす範囲内で、それぞれの増幅器の増幅率を調整可能である(以下の電流計測回路の各実施形態においても同様である)。
(2)電流計測回路の第1の参考形態
(2−1)回路構成
図2(A)は、図1(A)に示した増幅回路の原理を利用して構成した電流計測回路の第1の参考形態を示す回路構成図である。電流計測回路の入力段は、nチャネル型である第4FET(以下、「FETQ4」と称する)と第2FET(以下、「FETQ2」と称する)により構成される。端子1は被計測電流Iinの入出力端(交流電流が計測できるため、入出力端であるが、図示の方向の直流が入力する場合を例として「入力端」と称して説明する。以下、他の実施形態についても同様)であり、同じく入出力端である端子2は接地されている。
FETQ4は、通常の3つの端子に加えて第4の端子をもつ。ソースS1は通常のFETのソースと同じであるが、端子S2は、真のソース電位を取り出した「電位検出端」であり、このような端子はケルビン端子と称されている。ここで「真のソース電位」とはFET内部のソース半導体材料面からソース端子S1への金属線(リード線)抵抗r(例えば数mΩ)による電圧降下を含まず、リード線抵抗による半導体素子のソースS1端に現れる温度係数の変化を含まず、また、リード線抵抗によるFETのドレイン電位−ドレイン電流(Vd−Id)特性の変化を含まない電位であることを意味する。端子S2は、電位のみを取り出す端子であり電流を流す目的はない(後述する図2(B)の回路でも微少電流しか流れない)。なお、FETQ4の効果については、後の(2−2−2)において補足説明する。
FETQ4は、ゲートG1に所定の直流電位(ここでは正電源電位(+Vcc))が印加され、ソースS1が端子2に接続され、ドレインが端子1に接続されている。すなわち、FETQ4のソースS1には接地電位が与えられ(但し抵抗rを介して)、ドレインは被計測電流Iinの入力端となっている。ゲートG1の制御電位は、FETQ4を常時オン状態とする電位である。
第2FETであるFETQ2は、ゲートG2に所定の直流電位(ここでは正電源電位(+Vcc))が印加され、ソースが第1増幅器OP1の第2入力端(2)に接続され、ドレインが端子1に接続されている。すなわち、FETQ2のソース電位は第2入力端(2)に印加され、ドレインは被計測電流Iinの入力端となっている。ゲートG2の制御電位は、FETQ2を常時オン状態とする電位である。
よって、FETQ4とFETQ2は、互いにドレイン同士が接続されその接続点が被計測電流Iinの入力端となっているため、被計測電流Iinは分流してFETQ4及びFETQ2のドレイン電流I1及びI2としてそれぞれ流れることとなる。
第1増幅部を構成する第1増幅器OP1、第1帰還抵抗素子R21及びFETQ2は、図1(A)に示した増幅回路の第1増幅器OP1及び第1帰還抵抗素子R11に相当し、FETQ2のオン抵抗が、図1(A)の第1入力抵抗素子R10に相当する。
第1帰還抵抗素子R21と並列に接続された容量素子Cは、高周波動作安定用であり、任意に設けられる(以下の他の実施形態では図示しないが、同様である)。
第2増幅部を構成する第2増幅器OP2、第2入力抵抗素子22及び第2帰還抵抗素子R23は、図1(A)に示した増幅回路の第2増幅器OP2、第2入力抵抗素子R12及び第2帰還抵抗素子R13に相当する。
可変抵抗VR2は、図1(C)の可変抵抗VR1に相当し、その中間端子の電位が第2増幅器OP2の第3入力端(3)に印加される。
さらにまた、図2(A)の回路において、FETQ2のソースとドレインを入れ替えて接続してもよい。また、FETQ2及びFETQ4は、nチャネル型FETではなくpチャネル型FETを用いてもよい。
なお、特許請求の範囲における各FETの「一端と他端」については、各FETとも「ソースまたはドレイン」にそれぞれ対応する場合と、各FETとも「ドレインまたはソース」に対応する場合のいずれもあり得る(以下の各実施形態において同様)。つまり、複数のFETが存在するとき、あるFETの一端をソースとし他端をドレインとしたとき、別のFETについては一端をドレインとし他端をソースとしてもよい。また、特許請求の範囲における各FETの「制御端」はゲートであり、「制御電位」はゲート電位を意味する(以下の各実施形態において同様)。
(2−2)回路動作
(2−2−1)電流計測動作
図2(A)の電流計測回路は、被計測電流Iinが直流及び交流のいずれでも計測可能であるが、一例として端子1から矢印の方向に直流の被計測電流Iinが流れ込む場合について説明する。
被計測電流Iinは、FETQ4とFETQ2のドレイン同士の接続点においてFETQ4を流れる電流I1と、FETQ2を流れる電流I2に分流する。FETQ4を流れる電流I1は、端子1→FETQ4(ドレインD→ソースS1)→端子2(接地電位)の経路で流れ、端子S2には流れない。FETQ2を流れる電流I2は、端子1→FETQ2→第1増幅器OP1の経路で流れ、第1増幅器OP1の第2入力端(2)への入力電流となる。なお、電流I1と電流I2の比は、FETQ4とFETQ2のオン抵抗の比の逆数となる。電流I2は検知用電流となるので、計測の便宜のために、FETQ4のオン抵抗を小さく(電流I1を大電流)、FETQ2のそれを大きく(電流I2を小電流)設定することが好適である。これは、他の実施形態についても同様である。
オフセット電圧を無視すると、第1増幅器OP1のフィードバック動作により、第2入力端(2)は、第1入力端(1)と同電位となるように制御される。第1入力端(1)は、FETQ4の端子S2の電位に設定されるので、第2入力端(2)は常に端子S2の電位となるようにフィードバック動作が行われることになる。このことは、第2入力端(2)が仮想的に非常に小さい入力インピーダンスの電位と等価となることを意味し、見かけ上、電流I2が第2入力端(2)に流れ込むとみなすことができる。(実際には、入力電流I2は、第1増幅器OP1の第1帰還抵抗素子R21を介して流れる帰還電流と加算されることにより、第2入力端(2)において相殺されている。)
上記の電位関係から、FETQ4とFETQ2は、端子1と端子S2間において等価的に並列接続されていることになる。なお、図2(A)の例のように両FETとも実質的にソース接地した場合は、ドレイン電位が変動してもゲート電位が変動せず、ゲート電位により決まるオン抵抗も変動しないので好適である。また、両FETのドレインが相互に結合されるため、温度結合の観点からもより好適である。
FETQ4とFETQ2の各ゲートに印加されるゲート電位は一定であるから、温度一定かつ被計測電流Iin一定のときにはそれぞれのオン抵抗は一定である。被計測電流Iinが流れ始めたとき、あるいは変化したとき、FETQ4とFETQ2のドレイン電位が変動する。FETQ4とFETQ2とは、ドレイン電流Id(すなわちI1とI2)とドレイン電位Vdの変動特性(Vd−Id曲線)が相似形であるように選択される。ドレイン電位の変動分は、FETQ2を介して第1増幅器OP1の第2入力端(2)に入力されるが、第2入力端(2)の電位を、第1入力端(1)の端子S2の電位(オフセット電圧を無視した場合)と同電位とするようにフィードバック動作が行われ、ドレイン電位の変動分に対応する出力電位Vo1が第1増幅器OP1の第1出力端に出力される。
例えば、ドレイン電位の変動分が正であれば、反転増幅されて出力電位Vo1が負方向に変動して平衡し、ドレイン電位の変動分が負であれば、出力電位Vo1が正方向に変動して平衡する。出力電位Vo1が第1帰還抵抗素子R21を介して第2入力端(2)へフィードバックされることにより第2入力端(2)はほぼ端子S2の電位(オフセット電圧を無視した場合)に制御される。出力電位Vo1は、FETQ2のドレイン電位と逆極性であって第1帰還抵抗素子R21とFETQ2のオン抵抗の比で決まる増幅率で増幅されたものとなる。
FETQ4とFETQ2の各々におけるドレイン電流Idの変化に対するドレイン電位Vdの変動特性(Vd−Id曲線)が相似形であれば、これらのFETに流れるドレイン電流I1と電流I2との比は常に一定(波形同士が相似形)であり、また、被計測電流Iinと電流I2との比も常に一定となる。(N=I1/I2とすると、Iin/I2=1+Nであり、1≪Nと設定しているため“1”を無視できる。) FETQ2のドレイン電位Vdは電流I2の大きさに比例するから、結局、出力電位Vo1は、被計測電流Iinと逆相でその大きさに比例することになり、出力電位Vo1を用いて被計測電流Iinを計測することができる。出力電位Vo1は、第2増幅部により適宜の増幅率で増幅され、最終的な出力電位Vo2が端子3から出力される。
温度変化に対してFETQ4及びFETQ2のそれぞれのオン抵抗は変化するが、それぞれのオン抵抗が同一温度係数をもつようにFETQ4及びFETQ2を選択し、かつFETQ4とFETQ2を温度結合させることにより、電流I1と電流I2の比を保持できる。すなわち、被計測電流Iinと出力電位Vo1との比例関係を保持できる。
一般にFETのオン抵抗は、温度が上昇すれば抵抗値も大きくなる正の温度係数を有している。例えば、温度上昇によりFETQ1のオン抵抗が大きくなると、FETQ2のオン抵抗も同じ割合で大きくなるため、電流I1と電流I2の比は変化せず、被計測電流Iinと電流I2の比も変化しない。これは、他の実施形態でも同様である。
(2−2−2)FETQ4の端子S2についての補足説明
上記のように、電流計測の便宜上、被計測電流Iinが分流する際に、検知用である電流I2を電流I1に比べて微小電流とするために、FETQ2のオン抵抗は大きく、FETQ4のオン抵抗は小さく設定する。このため、FETQ4を使用しないでケルビン端子S2のない通常のFETを用いた場合、そのオン抵抗がソース電位を取り出すリード線抵抗rと同程度であると、リード線抵抗rによる電圧降下が無視できなくなる。その場合、通常のソース端子を接地しても、真のソース電位と接地電位との間にこの電圧降下分の違いが生じる。
また、半導体材料で構成される抵抗値に金属材料の抵抗値が合成されることでFET本来のVd−Id特性が損なわれることに加えて、金属線抵抗と半導体素子抵抗の合成温度係数となるためにFET本来の温度係数が損なわれる。したがって、通常のソースである端子S1の電位を用いるとFETQ4とFETQ2の諸特性に微妙にずれが生じる。このような事象を回避するため、FETQ4の真のソース電位情報(上記3つの混成要因を排除したもの)得るため、FETQ4の端子S2の電位を第1増幅器OP1の第1入力端(1)に印加する。なお、FETQ4の端子S2からは電位のみ取得し、ほとんど電流を流さないためこの端子から真のソース電位情報を得ることが可能である。第1増幅器OP1の第1入力端(1)は、ハイ入力インピーダンスのため電流は流れないと考えてよい。なお、FETQ2はFETQ4に比較しオン抵抗が大きく、微小電流しか流さないため、リード線抵抗による上記3つの影響は無視できる。
図2(A)の回路では、第1増幅器OP1の第1入力端(1)は接地されず、FETQ4の端子S2に現れる真のソース電位が印加される。よって、第1増幅器OP1の第2入力端(2)は、FETQ4の真のソース電位と同電位となるように制御される。この結果、通常のFETのソース電位に含まれるリード線抵抗に起因する入力電位誤差による出力電位誤差を排除できる。
(2−2−3)オフセット電圧の温度補償動作
図2(A)の増幅部の回路である第1増幅器OP1及び第2増幅器OP2におけるオフセット電圧の温度補償動作と増幅率の設定については、図1(A)の増幅回路と同様である。また、温度補償された端子3の残留オフセット電圧成分は、可変抵抗VR2による最終オフセット調整によりゼロとされる。
(2−3)電流計測回路の第1の実施形態の変形形態
(2−3−1)回路構成
図2(B)の部分回路図を参照して第1の実施形態の変形形態を説明する。図2(B)は、図2(A)の回路において、第4FETであるFETQ4のドレインDとソースS1、S2とを入れ替えて接続した第5FETであるFETQ5を備えた実施形態である。
なおFETQ2のドレインDとソースSの接続は、図2(A)と同じままでもあるいは図示の通り入れ替えてもよく、任意である。この理由は、オン状態のFETは電流がドレインから流れてもソースから流れても同様のオン抵抗特性を示すからである。FETQ2については、ドレインとソースを入れ替えても第2FETとして「FETQ2」と称する。また、図6(C)内にさらに点線囲みで示すように、FETQ2を、第1入力抵抗素子R20に置き換えてもよい(これは、図1(A)の増幅回路における第1入力抵抗素子R10と同じである)。図2(B)の変形形態では、FETQ2を第1入力抵抗素子R20に置き換えた例と、FETQ2を使用した例で説明する。なお、第1入力抵抗素子R20は、カーボン抵抗などでもよい。これらは他の実施形態についても同様である。
入力段は、nチャネル型FETであるFETQ5と第1入力抵抗素子R20(またはnチャネル型FETであるFETQ2)により構成される。FETQ5は、通常の3つの端子に加えて第4の端子をもつ。ソースS1は通常のFETのソースと同じであるが、端子S2は、図2(A)で説明した通り、真のソース電位を取り出した「電位検出端」である。
FETQ5は、ゲートG1に所定の直流電位(ここでは正電源電位(+Vcc))が印加され、ドレインDが接地され、ケルビン端子S2が第1入力抵抗素子R20の他端(またはFETQ2のドレイン)に接続され、ソースS1が端子1に接続されている。すなわち、FETQ5のドレインには接地電位が与えられ、端子S2の電位(真のソース電位)が第1入力抵抗素子R20の他端(またはFETQ2のドレイン)に印加される。ソースS1は被計測電流Iinの入力端となっている。ゲートG1の制御電位は、FETQ5を常時オン状態とする電位である。第1入力抵抗素子R20の一端(またはFETQ2のソース)の電位は、第1増幅器OP1の第2入力端(2)に印加される。
よって、FETQ5の一端は、その接続点である端子1が被計測電流Iinの入力端となっているため、被計測電流Iinは分流してFETQ5のドレイン電流I1、第1入力抵抗素子R20(またはFETQ2のソースまたはドレイン)の電流I2としてそれぞれ流れることとなる。
図2(B)の部分回路とした場合において、nチャネル型FETではなくpチャネル型FETを用いてもよい。
(2−3−2)回路動作
図2(B)の部分回路とした変形形態においても、電流計測の原理は、図2(A)の回路と同様である。
図2(B)の部分回路とした場合、電流計測の便宜上、被計測電流Iinが分流する際に、検知用である電流I2を電流I1に比べて微小電流とするために、第1入力抵抗素子R20の抵抗(またはFETQ2のオン抵抗)は大きく、FETQ5のオン抵抗は小さく設定する。このため、図2(A)のFETQ4の場合と同様にFETQ5を使用しないでケルビン端子S2のない通常のFETを用いた場合、そのオン抵抗がソース電位を取り出すリード線抵抗rと同程度であると、リード線抵抗rによる電圧降下が無視できなくなる。その場合、真のソース電位と端子1の電位との間にこの電圧降下分の違いが生じる。また、FET本来のVd−Id特性が損なわれるとともに、金属線と半導体素子の合成温度係数となりFET本来の温度係数が損なわれる。したがって、FETQ5とFETQ2の諸特性に微妙にずれが生じる。このような事象を回避するため、FETQ5の真のソース電位情報(上記3つの混成要因を排除したもの)を得るため、FETQ5の端子S2から第1入力抵抗素子R20(またはFETQ2のドレイン)に印加する。なお、FETQ5の端子S2からは電位のみ取得し、ほとんど電流を流さないためこの端子から真のソース電位情報を得ることが可能である。
仮にFETQ5をケルビン端子S2のない通常の3端子のFETとした場合は、そのソースを第1入力抵抗素子R20(またはFETQ2のドレイン)と接続しても、第1入力抵抗素子R20の他端の電位(またはFETQ2のドレイン電位)は、通常のFETの真のソース電位と同電位にならない。よって、第2入力端(2)が第1入力端(1)と同電位となるように第1増幅器OP1による制御が行われた場合、出力電位Vo1には、通常のFETのソース電位と真のソース電位との違いによる誤差が含まれることになる。図2(B)のようにFETQ5を用いることにより、第1増幅器OP1の第1入力端(1)が接地され、第2入力端(2)にはFETQ5の真のソース電位を他端に印加された第1入力抵抗R20(またはFETQ2)の一端の電位が印加される。この結果、通常のFETのソース電位に含まれるリード線抵抗に起因する出力誤差を排除できる。
なお、FETQ2を使用した場合、FETQ2のオン抵抗については、FETQ5のオン抵抗に比べて大きいため上記のようにリード線抵抗による電圧降下等、3つの混成要因は無視できる。
また、図2(B)の部分回路とした場合についても、図2(A)の増幅部の回路である第1増幅器OP1と第2増幅器OP2のオフセット電圧の温度補償動作、残留オフセット電圧の消去及び増幅率の設定については、図1(A)の増幅回路と同様である。
(3)電流計測回路の第2の参考形態
(3−1)回路構成
図3(A)は、電流計測回路の第2の参考形態を示す回路構成図である。電流計測回路の入力段は、2つのnチャネル型FETであるFETQ1とFETQ2により構成される。本回路は、図2(A)、(B)の回路におけるFETQ4またはFETQ5を、通常のFETであるFETQ1に置き換えた形態である。
第1FETであるFETQ1は、ゲートG1に所定の直流電位(ここでは正電源電位(+Vcc))が印加され、ソースが端子2に接続され、ドレインが端子1に接続されている。すなわち、FETQ1のソースには接地電位が与えられ、ドレインは被計測電流Iinの入力端となっている。ゲートG1の制御電位は、FETQ1を常時オン状態とする電位である。
第2FETであるFETQ2は、ゲートG2に所定の直流電位(ここでは正電源電位(+Vcc))が印加され、ソースが第1増幅器OP1の第2入力端(2)に接続され、ドレインが端子1に接続されている。すなわち、FETQ2のソース電位は第2入力端(2)に印加され、ドレインは被計測電流Iinの入力端となっている。ゲートG2の制御電位は、FETQ2を常時オン状態とする電位である。
よって、FETQ1とFETQ2は、互いにドレイン同士が接続されその接続点が被計測電流Iinの入力端となっているため、被計測電流Iinは分流してFETQ1及びFETQ2のドレイン電流I1及びI2としてそれぞれ流れることとなる。
なお、FETQ1及び/またはFETQ2のソースとドレインを入れ替えて接続してもよく、nチャネルFETではなくpチャネルFETを用いてもよい。
(3−2)回路動作
図3(A)の回路の電流計測の原理は、FETQ1のソース端子Sの電位とその真のソース電位の誤差が出力電位Vo1に含まれることを除いて、図2(A)(B)の回路と同様である。
また、図3(A)の増幅部の回路においても、第1増幅器OP1と第2増幅器OP2のオフセット電圧の温度補償動作、増幅率の設定及び残留オフセット電圧の消去については、図1(A)の増幅回路と同様である。
(3−3)電流計測回路の第2の実施形態の変形形態
図3(B)は、図3(A)の回路の点線で囲んだ入力段の部分の変形形態を示す部分回路図である。図3(A)のFETQ1のオン抵抗に替えて第6抵抗素子R34とする。第6抵抗素子R34は、一端が端子1に接続され他端を端子2に接続される(すなわち接地電位とされる)。また、図3(A)のFETQ2のオン抵抗に替えて第7抵抗素子R30とする。第7抵抗素子R30は、一端が第1増幅器OP1の第2入力端(2)に接続され、他端が端子1に接続されており、図1(A)の増幅回路における第1入力抵抗素子R10に相当するものである。第6抵抗素子R34と第7抵抗素子R30は、略同じ温度係数をもつように選択されかつ温度結合されることが望ましい。
被計測電流Iinは、第6抵抗素子R34へ流れる電流I1と、第7抵抗素子R30へ流れる電流I2に分流して流れる。電流I2は、第1増幅器OP1の第2入力端(2)への入力電流となり、上述の図2(A)と同じ動作原理により、端子3から被計測電流Iinの大きさに比例した出力電位を取り出すことができる。
なお、図3(A)の回路においてFETQ1またはFETQ2のいずれか一方のみを第6抵抗素子または第7抵抗素子に置き換えた変形形態も可能である。この場合も、FETと抵抗素子の温度係数が略同一であり温度結合されることが好適であり、FETの基盤に構成されFETと同様の温度係数を有する半導体抵抗素子を使用できる。この場合、温度結合が良好である。また、この回路全体をIC化して、各抵抗素子を略同一の温度係数を有する半導体抵抗素子として、温度結合させることが可能である。同様に、他の全ての電流計測回路の参考形態及び実施形態において各FETは半導体抵抗素子に置き替え可能である。
(4)電流計測回路の第3の参考形態
(4−1)回路構成
図4(A)は、電流計測回路の第3の参考形態を示す回路構成図である。入力段の2つのnチャネル型FETであるFETQ1及びFETQ2と、第1増幅部(第1増幅器OP1を含む)とからなる部分の構成は、上記の図3(A)の回路と同じである。
図4(A)の回路では、図1(A)の増幅回路並びに図2及び図3の電流計測回路と異なり、3つの演算増幅器である第1増幅器OP1、第2増幅器OP2及び第3増幅器OP3を有し、それぞれ第1増幅部、第2増幅部及び第3増幅部を構成している。
第1増幅部の第1増幅器OP1は、非反転入力端である第1入力端(1)、反転入力端である第2入力端(2)及び第1出力端を備え、第1入力端(1)に接地電位を与えられ、第1出力端の出力電位を第1帰還抵抗素子R41を介して第2入力端(2)に印加する。
第2増幅部の第2増幅器OP2は、非反転入力端である第3入力端(3)、反転入力端である第4入力端(4)及び第2出力端を備え、第2出力端の出力電位を第2帰還抵抗素子R43を介して第4入力端(4)に印加している。さらに、第1増幅器OP1の出力電位を第2入力抵抗素子R42を介して第4入力端(4)に与えられている。第2出力端の出力電位Vo2は端子3から出力される。
第3増幅部の第3増幅器OP3は、非反転入力端である第5入力端(5)、反転入力端である第6入力端(6)及び第3出力端を備え、第5入力端(5)に接地電位を与えられ、第3出力端の出力電位を第3帰還抵抗素子R44を介して第6入力端(6)に印加し第3出力端の出力電位を第2増幅器OP2の第3入力端(3)に印加する。
さらに、第3FETであるFETQ3が設けられ、FETQ3のソースには接地電位が与えられ、ドレインには第3増幅器OP3の第6入力端(6)の電位が印加される。FETQ3のゲートは、常にオン状態とする所定の制御電位を印加される。
図4(A)の回路において、FETQ1〜Q3のいずれかまたは全部のドレインとソースを入れ替えて接続してもよく、FETQ1〜Q3はnチャネル型FETではなくpチャネル型FETを用いてもよい。さらにFETQ1は、図2(A)、(B)に示すように、ケルビン端子S2を有するFETQ4またはFETQ5を使用してもよい。この場合、FETQ4、Q5の接続関係は、図2(A)、(B)に示すとおりである。
(4−2)回路動作
図4の回路の電流計測の原理については、図3(A)の回路と同様であり、第1増幅器OP1の第1出力端の出力電位Vo1を用いて被計測電流を計測でき、第2増幅部により適宜の増幅率で増幅され各増幅器のもつオフセット電圧を温度補償して端子3から最終的な電流計測出力電位Vo2が得られる。なお、図1〜3に示す残留オフセット電圧を消去する回路を付加することで、残留オフセット電圧を消去できる。
図4の回路では、第1増幅器OP1、第2増幅器OP2及び第3増幅器OP3のオフセット電圧の温度補償条件が、上記の図1〜図3の回路とは異なる。
第1増幅部の増幅率A1は、第1帰還抵抗素子R41とFETQ2のオン抵抗の比で決定される。
第2増幅部の増幅率A2は、第2帰還抵抗素子R43と第2入力抵抗素子R42の比で決定される。
第3増幅部の増幅率A3は、第3帰還抵抗素子R44とFETQ3のオン抵抗の比で決定される。
また、第1増幅器OP1は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第2増幅器OP2もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。第3増幅器OP3もまた、同じ所定の温度においてオフセット電圧b3を有し、その温度係数がα3であるとする。便宜上、オフセット電圧b1、b2及びb3は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。
従って、第1〜第3増幅器OP1〜OP3の各々のオフセット電圧の温度変化y1、y2及びy3は、次の通りとなる。
y1=α1・T+b1 ・・・(401)
y2=α2・T+b2 ・・・(402)
y3=α3・T+b3 ・・・(403)
任意の温度Tにおける第1〜第3増幅器OP1〜OP3の各々の固有のオフセット電圧成分及びこれらの増幅器を含むそれぞれ第1〜第3増幅部の増幅率(A1〜A3)を考慮すると、第1〜3のそれぞれの増幅部が出力するオフセット電圧成分Y1、Y2及びY3は次の通りになる。
Y1=A1(α1・T+b1) ・・・(404)
Y2=A2(α2・T+b2) ・・・(405)
Y3=A3(α3・T+b3) ・・・(406)
よって、実際の第2増幅器の出力電位Vo2における最終オフセット電圧成分Yo2は次の通りとなる。
Yo2=−A2・Y1+A2(α2・T+b2)+A2・Y3
=A2(−A1・α1+α2+A3・α3)T+A2(−A1・b1+b2+A3・b3) ・・・(407)
上式(407)から、変数Tの一次の項の係数をゼロとすれば、Yo2は温度変化によらない定数となる。この条件は次の通りである。
−A1・α1+α2+A3・α3=0、 A3・α3=A1・α1−α2
・・・(408)
上式(408)の条件を満たせば、最終オフセット電圧成分Yo2は温度Tによらず一定電圧となり、温度補償される。なお、上式(408)からわかるように、図1(A)の回路の場合と異なり温度係数α1とα2の符号は同じでなくともよい。
さらに、上式(407)の定数項をゼロとする条件は、次式の通りとなる。
−A1・b1+b2+A3・b3=0、 A3・b3=A1・b1−b2 ・・・(409)
上式(409)の条件は、第1〜第3増幅器OP1〜OP3が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第1増幅器OP1、第2増幅器OP2及び第3増幅器OP3のオフセット電圧が必ず上式(409)を満たしているとは限らない。
そこで、上述の図1(C)と同様に、外部からオフセット調整電位ΔVを、第1増幅器OP1の第1入力端(1)または第3増幅器OP3の第5入力端(5)に接地電位に替えて印加することにより、最終オフセット電圧成分Yo2をゼロに調整できる。オフセット調整電位ΔVを外部から印加することは、上式(409)に替えて実質的に以下の式が成立することを意味する。
−A1・b1+b2+A3・b3+ΔV=0、ΔV=A1・b1−b2−A3・b3 ・・・(410)
但し、第1入力端(1)に印加する場合と、第5入力端(5)に印加する場合では、ΔVの値自体は異なるものとなる。
ここで、式(408)、(409)を再び参照する。
−A1・α1+α2+A3・α3=0、 A3・α3=A1・α1−α2 ・・・(408)
−A1・b1+b2+A3・b3=0、 A3・b3=A1・b1−b2 ・・・(409)
第2増幅部の増幅率を小さくすると、第2増幅器のオフセット電圧の影響が(α2、b2共に)小さくなる。さらに、第2増幅器の増幅率を1としたときオフセット電圧の影響は、ほどんど無くなる。したがって、このときα2、b2を無視できる。
よって、温度係数については、上式(408)から、次式が成立する。
A3・α3=A1・α1 ・・・(410)
A3/A1=α1/α3 ・・・(411)
よって、上式(411)により温度補償できる。残留オフセット電圧についても、上式(409)から、次式が成立する。
A3・b3=A1・b1 ・・・(412)
A3/A1=b1/b3 ・・・(413)
よって上式(413)により残留オフセット電圧を消去できるが、A1、A3はα1、α3により拘束されるので、図1(C)に示す回路により第3増幅器の第5入力端(5)にΔVを印加し残留オフセット電圧を消去する。この場合、次式が成立する。
ΔV=A3・b3−A1・b1 ・・・(414)
(4−3)電流計測回路の第3の実施形態の変形形態
図4(A)の回路には図示していないが、図4(A)においても、図3(A)の点線で囲んだ入力段のFET部分に相当する図4(A)の回路を、図3(B)のように抵抗素子に置き換えた形態とすることが可能である。その場合、FETQ1またはFETQ2の一方のみを抵抗素子に置き換えてもよい。また、上記のFETQ1とFETQ2の抵抗素子への置き換えとは独立して、図4(B)に示すように、FETQ3を第8抵抗素子R45に置き換えてもよい。
(5)電流計測回路の第4の参考形態
(5−1)回路構成
図5は、電流計測回路の第4の参考形態を示す回路構成図である。本回路は、4つの演算増幅器である第1増幅器OP1、第2増幅器OP2、第3増幅器OP3及び第4増幅器OP4を有し、それぞれ第1〜第4増幅部を構成している。電流計測回路の入力段は、第5FETであるnチャネル型のFETQ5により構成される。端子1は入出力端子であり被計測電流(交流電流も可能)Iinの入出力点となっている。説明の便宜上、被計測電流Iinの向きを図示の通りとし、端子1を「入力端」と称する。同じく入出力端子である端子2は接地されている。
FETQ5は、上述の図2の回路で用いたものと同様に、通常の3つの端子に加えて第4の端子S2を備えている。ソースS1は通常のFETのソースと同じであるが、端子S2は、真のソース電位を取り出した「電位検出端」であり、図2において説明した通りである。FETQ5は、ゲートG1に所定の直流電位(ここでは正電源電位(+Vcc))が印加され、ソースS1が端子1に接続され被計測電流Iinの入力端となっている。端子S2は第1増幅器OP1の第1入力端(1)に接続されている。FETQ5のドレインは端子2に接続され、接地電位が与えられている。ゲートG1の制御電位は、FETQ5を常時オン状態とする電位である。なお、FETQ5の効果については、後の(5−2−2)において補足説明する。
第1増幅部の第1増幅器OP1は、非反転入力端である第1入力端(1)と、反転入力端である第2入力端(2)と、第1出力端とを備えている。そして、第1出力端の出力電位を第1帰還抵抗素子R51を介して第2入力端(2)に印加している。第1入力端(1)には、上記の通りFETQ5の端子S2の電位が印加される。
第1増幅器OP1の第2入力端(2)には、第2FETであるnチャネル型のFETQ2のソースが接続され、FETQ2のドレインは接地されている。FETQ2のゲートG2にも所定の直流電位(ここでは正電源電位(+Vcc))が印加されている。なお、FETQ2は、ゲートG2に印加された制御電位により常時オン状態とされている。
以上のFETQ5、FETQ2及び第1増幅部が、電流計測に関する主要部を構成する。第2〜第4増幅部は、主として第1増幅器OP1のオフセット電圧を温度補償するためと、被計測電流Iinと同相の出力を得るために設けている。
第2増幅部の第2増幅器OP2は、非反転入力端である第3入力端(3)と、反転入力端である第4入力端(4)と、第2出力端とを備えている。そして、第2出力端の出力電位を第2帰還抵抗素子R53を介して第4入力端(4)に印加している。第3入力端(3)には、接地電位を与えられている。第4入力端(4)には、第2入力抵抗素子R52を介して第1増幅器OP1の第1出力端の出力電位Vo1を与えられる。
第3増幅部の第3増幅器OP3は、非反転入力端である第5入力端(5)と、反転入力端である第6入力端(6)と、第3出力端とを備えている。そして、第3出力端の出力電位を第3帰還抵抗素子R57(ここでは増幅率A3を調整可能なように可変抵抗としている)を介して第6入力端(6)に印加している。第5入力端(5)には、接地電位を与えられている。第6入力端(6)には、第3入力抵抗素子R56を介して接地電位を与えられている。第3増幅器OP3の出力電位は、第5入力抵抗素子R58を介して第4増幅器OP4の第8入力端(8)に印加される。第3増幅部は、第3増幅器OP3のオフセット電圧のみを増幅し出力する。
第4増幅部の第4増幅器OP4は、非反転入力端である第7入力端(7)と、反転入力端である第8入力端(8)と、第4出力端とを備えている。そして、第4出力端の出力電位を第4帰還抵抗素子R55を介して第8入力端(8)に印加している。第7入力端(7)は、後述するオフセット調整電位ΔVを印加するためにオフセット調整電位生成手段である可変抵抗VR5の中間端子へ接続されている。第8入力端(8)には第4入力抵抗素子R54を介して第2増幅器OP2の第2出力端の出力電位Vo2を与えられる。この第8入力端(8)には、上記の通り第5入力抵抗素子R58を介して第3増幅器OP3の出力電位も与えられる。
図5の回路において、FETQ2のドレインとソースを入れ替えて接続してもよく、FETQ5及びFETQ2はnチャネル型FETではなくpチャネル型FETを用いてもよい。さらにFETQ5は、図3、図4で使用したケルビン端子S2を有しないFETQ1を使用してもよい。この場合、ソース端子S1が入出力端子1と第1増幅器の第1入力端(1)に接続され、ドレインDが入出力端子2に接続されるが、ソースとドレインを逆に接続してもよい。
(5−2)回路動作
(5−2−1)電流計測動作
図5の電流計測回路は、上記の図2〜図4に示した電流計測回路とは電流計測の原理が異なる。なお、図5の回路においても、被計測電流Iinが直流及び交流のいずれでも計測可能であるが、一例として端子1から矢印の方向に流れ込む直流の場合について説明する。
FETQ5とFETQ2の各ゲートに印加されるゲート電位は一定であるから、温度一定かつ被計測電流Iin一定のときにはそれぞれのオン抵抗は一定である。被計測電流Iinが端子1から流れ始めるとき、または変化するとき、端子1→FETQ5(ソース端子S1→ドレインD)→端子2の経路で電流Iinが流れ、それによりFETQ5の端子S2の電位(FETQ5の真のソース電位)が決まる。FETQ5の端子S2の電位は、第1増幅器OP1の第1入力端(1)に印加される。
第1増幅器OP1の第1入力端(1)と第2入力端(2)は、同電位となるように制御されるので、FETQ2のソース電位はFETQ5の端子S2の電位と同電位となる。例えば、被計測電流Iinが増大してFETQ5の端子S2の電位(第1入力端(1)の電位)が上昇すると、第1増幅器OP1によりFETQ2のソース電位(第2入力端(2)の電位)も同電位に上昇するように出力電位Vo1が出力され、第1帰還抵抗素子R51を介して第2入力端(2)にフィードバック制御される。これにより第1帰還抵抗素子R51を流れる検知用電流I3も増大し、また、FETQ2を流れる電流も増大する。第1増幅器OP1の出力電位Vo1は、第2入力抵抗素子R52を介して第2増幅器OP2の第2出力端に向かう電流も流す。
ここで、第1増幅器OP1のオフセット電圧がない場合を想定すると、FETQ5に流れる被計測電流IinとFETQ2に流れる検知用電流I3は比例する。第1出力端の出力電位Vo1は、被計測電流Iinと同相でその大きさに比例する。よって、出力電位Vo1を用いて被計測電流Iinを計測できる。但し、後述するオフセット電圧の温度補償のために第2〜第4増幅器OP2〜OP4からなる第2〜第4増幅部を設けているため、これら後段の回路により適宜の増幅率で増幅され、最終的に第4増幅器OP4の第4出力端の出力電位Vo4として端子3から被計測電流Iinと同相でその大きさに比例する電位が出力される。第2増幅器OP2により反転増幅されることで出力電位Vo2は逆相となるが、第4増幅器OP4で再度反転増幅されることで最終的な出力電位Vo4は、被計測電流Iinと同相となる。
温度変化及に対してFETQ5及びFETQ2のそれぞれのオン抵抗は変化するが、FETQ5とFETQ2のそれぞれのオン抵抗が、略同じ温度係数及びソース電流に対するドレイン電圧の変化特性(Vd−Id曲線)をもつように選択しかつFETQ5とFETQ2を温度結合させることにより、被計測電流Iinと検知用電流I3の比例関係を保持できる。一般にオン抵抗は、温度が上昇すれば抵抗値も大きくなる正の温度係数を有している。よって温度上昇によりFETQ5の真のソース電位が上昇すると、FETQ2のソース電位も同電位に上昇するため、温度上昇によるオン抵抗の変化は相殺される。
(5−2−2)FETQ5の端子S2についての補足説明
図5の回路では、FETQ2に比べてFETQ5のオン抵抗の値を小さく設定する。従って、仮にFETQ5を通常のFETとした場合は、大きな電流が流れると、金属線であるリード線抵抗rによる電圧降下が無視できなくなる。また、半導体材料で構成される抵抗値に金属材料の抵抗値が合成されることでFET本来のVd−Id特性が損なわれることに加えて、金属線抵抗と半導体素子抵抗の合成温度係数となるためにFET本来の温度係数が損なわれる。したがって、通常のソースである端子S1の電位を用いるとFETQ4とFETQ2の諸特性に微妙にずれが生じる。このような事象を回避するため、FETQ5の真のソース電位情報(上記の3つの混成要因を排除したもの)を得るため、FETQ5の端子S2の電位を第1増幅器OP1の第1入力端(1)に印加する。なお、FETQ5の端子S2からは電位のみ取得し、ほとんど電流を流さないためこの端子から真のソース電位情報を得ることが可能である。なお、FETQ2はFETQ5に比較しオン抵抗が大きく、微小電流しか流さないため、リード線抵抗の影響は無視できる。
FETQ5の端子S2を使用することにより、この電位が第1増幅器OP1の第1入力端(1)に伝達され、第1増幅器OP1の第1入力端(1)に真のソース電位情報を与えるため、通常のソースS1から得るソース電位を使用した場合と比較して以下の箇条書き(i)〜(iii)のような効果が期待できる。
ここで真のソース電位情報の阻害要因とは、以下の(i)〜(iii)に記載する要因に関連して、(i)においては温度係数(半導体素子と金属線の合成温度係数)が変化することに起因するオン抵抗の変化によるソース端子電位の変化、(ii)においては金属線(リード線)に電流が流れることによる電圧降下、(iii)においては半導体素子と金属線(リード線)の合成抵抗に電流が流れることによるVd−Id特性の変化が挙げられる。
(i)FETQ5の温度係数がFETQ2と一致し温度結合による温度補償がより向上する。
(ii)正しいソース電位を得ることが可能。
(iii)FET本来のVd−Id特性を得ることが可能。
(5−2−3)オフセット電圧の温度補償動作
図5の回路では、第1増幅器OP1、第2増幅器OP2、第3増幅器OP3及び第4増幅器OP4のオフセット電圧の温度補償条件が、上記の図1〜図4の回路とは異なる。
第1増幅部の増幅率A1は、第1帰還抵抗素子R51とFETQ2のオン抵抗の比に1を加算したもので決定される。(A1=1+R51/FETQ2のオン抵抗)
第2増幅部の増幅率A2は、第2帰還抵抗素子R53と第2入力抵抗素子R52の比で決定される。
第3増幅部の増幅率A3は、第3帰還抵抗素子R57と第3入力抵抗素子R56の比で決定される。
第4増幅部の増幅率A4(第2増幅部の出力電位Vo2に対する増幅率)は、第4帰還抵抗素子R55と第4入力抵抗素子R54の比で決定される(A4=R55/R54)。なお、第4増幅部における第3増幅部の出力電位Y3に対する増幅率はβとし、βは第4帰還抵抗素子R55と第5入力抵抗素子R58の比で決定される(β=R55/R58)。
また、第1増幅器OP1は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第2増幅器OP2もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。第3増幅器OP3もまた、同じ所定の温度においてオフセット電圧b3を有し、その温度係数がα3であるとする。第4増幅器OP4もまた、同じ所定の温度においてオフセット電圧b4を有し、その温度係数がα4であるとする。便宜上、オフセット電圧b1、b2、b3及びb4は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。
従って、第1〜第4増幅器OP1〜OP4の各々のオフセット電圧の温度変化y1、y2、y3及びy4は、次の通りとなる。
y1=α1・T+b1 ・・・(501)
y2=α2・T+b2 ・・・(502)
y3=α3・T+b3 ・・・(503)
y4=α4・T+b4 ・・・(504)
任意の温度Tにおける第1〜第4増幅器OP1〜OP4の各々の固有のオフセット電圧成分とこれらの増幅器を含むそれぞれ第1〜第4増幅部の増幅率(A1〜A4)を考慮すると、第1〜4のそれぞれの増幅部が出力するオフセット電圧成分Y1、Y2、Y3及びY4は次の通りになる。
Y1=A1(α1・T+b1) ・・・(505)
Y2=A2(α2・T+b2) ・・・(506)
Y3=A3(α3・T+b3) ・・・(507)
Y4=A4(α4・T+b4) ・・・(508)
中間出力である実際の第2増幅器の出力電位Vo2における中間オフセット電圧成分Yo2は次の通りとなる。
Yo2=−A2・Y1+A2(α2・T+b2)
=A2(−A1・α1+α2)T+A2(−A1・b1+b2) ・・・(509)
第4増幅器OP4の第8入力端(8)には、上式(509)のYo2が第4入力抵抗素子R54を介して入力されると同時に、上式(507)のY3が第5入力抵抗素子R58を介して入力される。これらの入力電位に加えてオフセット電圧b4が増幅され、実際の第4増幅器OP4の出力電位における最終オフセット電圧成分Yo4は、次式の通りとなる(但し、以下の式(512)までの計算においては、第7入力端(7)に印加されるオフセット調整電位がゼロであるとする)。
Yo4=−A4(Yo2+γY3)+A4(α4・T+b4)
=A4((A1・A2・α1−A2・α2−γA3・α3+α4)T
+A1・A2・b1−A2・b2−γA3・b3+b4) ・・・(510)
(但し、γ=β/A4=(R55/R58)/(R55/R54)=R54/R58)
上式(510)から、変数Tの一次の項の係数をゼロとすれば、Yo4は温度変化によらない定数となる。この条件は次の通りである。
A1・A2・α1−A2・α2−γA3・α3+α4=0 ・・・(511)
上式(511)の条件を満たせば、最終オフセット電圧成分Yo4は温度Tによらず一定電圧となり、温度補償される。
さらに、上式(510)の定数項をゼロとする条件は、次式の通りとなる。
A1・A2・b1−A2・b2−γA3・b3+b4=0 ・・・(512)
上式(512)の条件は、第1〜第4増幅器OP1〜OP4が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第1増幅器OP1、第2増幅器OP2、第3増幅器OP3及び第4増幅器OP4のオフセット電圧が必ず上式(512)を満たしているとは限らない。
そこで、上述の図1(C)と同様に、外部からオフセット調整電位ΔVを、第4増幅器OP4の第7入力端(7)に印加することにより、最終オフセット電圧成分Yo4をゼロに調整できる。オフセット調整電位ΔVを外部から印加することは、上式(512)に替えて実質的に以下の式が成立することを意味する。
A1・A2・b1−A2・b2−γA3・b3+b4+ΔV=0、
ΔV=−A1・A2・b1+A2・b2+γA3・b3−b4 ・・・(513)
なお、オフセット調整電位ΔVを、第4増幅器OP4の第7入力端(7)に印加する替わりに、第2増幅器OP2の第3入力端(3)に印加してもよい。但し、この場合、ΔVの値は異なるものとなる。
<オフセット電圧の温度補償動作の特例条件>
上式(511)及び(512)は、4つの演算増幅器を含む図5の回路におけるオフセット電圧の温度補償の一般的条件であるが、特別な条件として、以下のようにも実施できる。
第1増幅器OP1及び第2増幅器OP2として、上式(109)の条件(すなわちA1=α2/α1)を満たすものを用いることにより、上式(509)で示される第2増幅器OP2の出力電位Vo2における中間オフセット電圧成分Yo2は温度補償されたものとなる。すなわち、Yo2についての上式(509)で変数Tの一次の項の係数がゼロとなる。この結果、Yo2に起因して第4増幅器OP4の第4出力端に出力されるオフセット電圧成分は、温度によらず一定となる。
従って、第3増幅器OP3と第4増幅器OP4が、互いにオフセット電圧を温度補償する条件を満たせばよいことになる。すなわち、上式(510)において、Yo2を考慮しなくてよいから、この場合のY04をYo4’とすると、Y04’は次式の通りとなる。
Yo4’=−A4・γY3+A4(α4・T+b4)
=A4((−γA3・α3+α4)T−γA3・b3+b4) ・・・(514)
(但し、γ=R54/R58)
上式(514)から、変数Tの一次の項の係数をゼロとすれば、Yo4’は温度変化によらない定数となる。この条件は次の通りである。
−γA3・α3+α4=0、γA3=α4/α3 ・・・(515)
上式(515)の条件を満たせば、残留オフセット電圧成分Yo4’は温度Tによらず一定電圧となり、温度補償される。上式(515)から、温度係数α3とα4の符号は同じでなければならない。
さらに、上式(514)の定数項をゼロとする条件は、次式の通りとなる。
−γA3・b3+b4=0、γA3=b4/b3 ・・・(516)
上式(516)の条件は、第3増幅器OP3及び第4増幅器OP4が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第1増幅器OP1、第2増幅器OP2のオフセット電圧が必ず上式(516)を満たしているとは限らない。
そこで、外部からオフセット調整電位ΔVを、第4増幅器OP4の第7入力端(7)に印加することにより、残留オフセット電圧成分Yo4’(但し、第3、4増幅器OP3、OP4によるもの)をゼロに調整できる。オフセット調整電位ΔV’を外部から印加することは、上式(516)に替えて実質的に以下の式が成立することを意味する。
−γA3・b3+b4+ΔV’=0、
ΔV’=γA3・b3−b4 ・・・(517)
同様に、式(512)において、第3、4増幅器OP3、OP4の残留オフセット電圧成分を除いた場合(上式(517)により残留オフセット電圧が消去されたもの。図1の式(111)と同様)、次式により第1、第2増幅器OP1、OP2による残留オフセット電圧を消去できる。これは、第2増幅器OP2の第3入力端(3)に対し、外部からオフセット電圧調整電位ΔV”を印加することにより行う。但し、式(512)の左辺は、式(510)において”−A4”を乗算した際の”−”符号が含まれているから、式(512)の左辺の各項の符号を逆として、式(512)を変形すると次のようになる。
−A1・b1+b2+ΔV”=0、
ΔV”=A1・b1−b2 ・・・(518)
上式(517)及び(518)を満たすようにΔV’及びΔV”を印加することにより、実際の最終オフセット電圧成分Yo4がゼロに調整される。
ここで、式(511)、(512)を再び参照する。
A1・A2・α1−A2・α2−γA3・α3+α4=0 ・・・(511)
A1・A2・b1−A2・b2−γA3・b3+b4=0 ・・・(512)
上式において、第2及び第4増幅部の増幅率A2及びA4を、A2=1、A4=1とすることができる。つまり、それぞれの入力抵抗素子と帰還抵抗素子の比を1とすると、第2及び第4増幅器のもつオフセット電圧の影響を無視することができ、以下の式が成立する。
A1・α1−γA3・α3=0 ・・・(519)
γA3/A1=α1/α3 ・・・(520)
このように、第1増幅部と第3増幅部の増幅率とγで温度補償でき、変動変数を減らすことが可能である。
また、残留オフセット電圧については、次式が成立する。
A1・b1−γA3・b3=0 ・・・(521)
γA3/A1=b1/b3 ・・・(522)
このようになるが、次式のように外部からのオフセット電圧調整回路からΔVを印加することで、残留オフセット電圧を消去できる。
A1・b1−γA3・b3+ΔV=0 ・・・(523)
(5−3)電流計測回路の第4の実施形態の変形形態
図示しないが、図5の回路において、FETQ5を通常のFETQ1に置き換えてもよい。また、FETQ5またはFETQ2のいずれかまたは双方を抵抗素子に置き換えてもよく、それらの抵抗素子は、FETのオン抵抗と同じ役割を果たす。
(6)電流計測回路の第5の参考形態
(6−1)回路構成
図6は、電流計測回路の第5の参考形態を示す回路構成図である。本回路は、上述の図5の回路とほぼ同じ構成である。電流計測に関する主要部であるFETQ5、FETQ2及び第1増幅部(第1増幅器OP1を含む)の構成は同じである。図6の回路は、図5の回路とは第3増幅部(第3増幅器OP3を含む)を設ける位置が異なる。以下、図6の回路の構成について、図5の回路との相違点を中心に説明する。
図6の回路における第2増幅器OP2の非反転入力端である第3入力端(3)は、図5のように接地電位を与えられる替わりに、第5入力抵抗素子R68を介して第3増幅器OP3の出力電位を印加される。
第3増幅部の第3増幅器OP3は、非反転入力端である第5入力端(5)と、反転入力端である第6入力端(6)と、第3出力端とを備えている。そして、第3出力端の出力電位を第3帰還抵抗素子R67(ここでは増幅率A3を調整可能なように可変抵抗としている)を介して第6入力端(6)に印加している。第5入力端(5)には、接地電位を与えられている。第6入力端(6)には、第3入力抵抗素子R66を介して接地電位を与えられている。第3増幅器OP3の出力電位は、第5入力抵抗素子R68を介して第2増幅器OP2の第3入力端(3)に印加される。第3増幅部は、第3増幅器OP3のオフセット電圧のみを増幅し出力する。
なお、第3増幅器OP3の第3出力端と接地電位との間に抵抗素子R69を接続する。
図6の回路では、第4増幅部の第4増幅器OP4の第8入力端(8)には、第2増幅器OP2の出力電位のみが第4入力抵抗素子R64を介して印加される。
(6−2)回路動作
図6の回路は、電流計測の原理については図5の回路と同様である。図6の回路は、第1〜第4増幅器OP1〜OP4のオフセット電圧の温度補償条件が図5の回路とは異なる。
第1増幅部の増幅率A1は、第1帰還抵抗素子R61とFETQ2のオン抵抗の比に1を加算したもので決定される。(A1=1+R61/FETQ2のオン抵抗)
第2増幅部の増幅率A2は、第2帰還抵抗素子R63と第2入力抵抗素子R62の比で決定される。
第3増幅部の増幅率A3は、第3帰還抵抗素子R67と第3入力抵抗素子R66の比で決定される。
第4増幅部の増幅率A4は、第4帰還抵抗素子R65と第4入力抵抗素子R64の比で決定される。
また、第1増幅器OP1は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第2増幅器OP2もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。第3増幅器OP3もまた、同じ所定の温度においてオフセット電圧b3を有し、その温度係数がα3であるとする。第4増幅器OP4もまた、同じ所定の温度においてオフセット電圧b4を有し、その温度係数がα4であるとする。便宜上、オフセット電圧b1、b2、b3及びb4は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。
従って、第1〜第4増幅器OP1〜OP4の各々のオフセット電圧の温度変化y1、y2、y3及びy4は、図5の回路と同じであり、次の通りとなる。
y1=α1・T+b1 ・・・(601)
y2=α2・T+b2 ・・・(602)
y3=α3・T+b3 ・・・(603)
y4=α4・T+b4 ・・・(604)
任意の温度Tにおける第1〜第4増幅器OP1〜OP4の各々の固有のオフセット電圧成分とこれらの増幅器を含むそれぞれ第1〜第4増幅部の増幅率(A1〜A4)を考慮すると、第1〜4のそれぞれの増幅部が出力するオフセット電圧成分Y1、Y2、Y3及びY4は、図5の回路と同じであり、次の通りになる。
Y1=A1(α1・T+b1) ・・・(605)
Y2=A2(α2・T+b2) ・・・(606)
Y3=A3(α3・T+b3) ・・・(607)
Y4=A4(α4・T+b4) ・・・(608)
中間出力である実際の第2増幅器の出力電位Vo2における中間オフセット電圧成分Yo2は、第1増幅器OP1の出力電位のオフセット電圧成分Y1が第2入力抵抗素子R62を介して第4入力端(4)に印加され、第3増幅器OP3の出力電位のオフセット電圧成分Y3が第5入力抵抗素子R68を介して第3入力端(3)に印加されるため、次の通りとなる。
Yo2=−A2・Y1+A2・Y3+A2(α2・T+b2)
=A2(−A1・α1+A3・α3+α2)T+A2(−A1・b1+A3・b3+b2)
・・・(609)
第4増幅器OP4の第8入力端(8)には、上式(609)のYo2が第4入力抵抗素子R64を介して印加される。これに加えてオフセット電圧b4が増幅され、実際の第4増幅器OP4の出力電位Vo4における最終オフセット電圧成分Yo4は、次式の通りとなる(但し、以下の式(612)までの計算においては、第7入力端(7)に印加されるオフセット調整電位がゼロであるとする)。
Yo4=−A4・Yo2+A4(α4・T+b4)
=A4((A1・A2・α1−A2・A3・α3−A2・α2+α4)T
+A1・A2・b1−A2・A3・b3−A2・b2+b4)
・・・(610)
上式(610)から、変数Tの一次の項の係数をゼロとすれば、Yo4は温度変化によらない定数となる。この条件は次の通りである。
A1・A2・α1−A2・A3・α3−A2・α2+α4=0 ・・・(611)
上式(611)の条件を満たせば、最終オフセット電圧成分Yo4は温度Tによらず一定電圧となり、温度補償される。
さらに、上式(610)の定数項をゼロとする条件は、次式の通りとなる。
A1・A2・b1−A2・A3・b3−A2・b2+b4=0 ・・・(612)
上式(612)の条件は、第1〜第4増幅器OP1〜OP4が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第1増幅器OP1、第2増幅器OP2、第3増幅器OP3及び第4増幅器OP4のオフセット電圧が必ず上式(612)を満たしているとは限らない。そこで、図5の回路と同様に、外部からオフセット調整電位ΔVを、第4増幅器OP4の第7入力端(7)に印加することにより、最終オフセット電圧成分Yo4をゼロに調整できる。オフセット調整電位ΔVを外部から印加することは、上式(612)に替えて実質的に以下の式が成立することを意味する。
A1・A2・b1−A2・A3・b3−A2・b2+b4+ΔV=0、
ΔV=−A1・A2・b1+A2・A3・b3+A2・b2−b4 ・・・(613)
ここで、上式(611)、(612)を再び参照する。
A1・A2・α1−A2・A3・α3−A2・α2+α4=0 ・・・(611)
A1・A2・b1−A2・A3・b3−A2・b2+b4=0 ・・・(612)
これも図5の回路と同様に、第2増幅部と第4増幅部の増幅率A2とA4を1とし、変動要素を減少させると、次式が成立する。
A1・α1−A3・α3=0 ・・・(613)
A1・b1−A3・b3=0 ・・・(614)
図5の回路に存在したγが、図6の回路では1となる点が相違するのみで、図5の回路において説明した温度補償と残留オフセット電圧消去と同様になる(式(519)〜(523)参照)。
(7)電流計測回路の第6の参考形態
(7−1)回路構成
図7は、電流計測回路の第6の参考形態を示す回路構成図である。本回路は、図5及び図6の回路の簡易型であり、2つの演算増幅器である第1増幅器OP1及び第2増幅器OP2を有する構成である。本回路は、いわば図5の回路の前半部のみを有する構成である。図5の回路の前半部の第2増幅器OP2の第3入力端(3)にはオフセット電圧調整回路を付加できることを上記のとおり説明した。そのようにすることで同様な構成となる。図6の回路の前半部との相違点は、温度補償されたオフセット電圧成分を最終的に調整するための可変抵抗VR7の中間端子の電位を、第2増幅器OP2の非反転入力端である第3入力端(3)に印加している点である。
(7−2)回路動作
図7の回路は、電流計測の原理については図5の回路と同様である。被計測電流Iinの大きさに比例した電位が、第1増幅器OP1の出力電位Vo1として得られる。しかしながら、第1増幅器OP1のオフセット電圧の温度補償のために第2増幅器OP2を設けているため、端子3から出力される第2増幅器OP2の出力電位Vo2は、被計測電流Iinの大きさに比例はするが、逆相となる。
図7の回路における温度補償条件は、図1(A)の増幅回路と同じである。すなわち、上式(9)のA1=α2/α1の条件を満たすことにより端子3におけるオフセット電圧成分が温度補償される。また、上式(10)のA1=b2/b1の条件を満たす場合には、可変抵抗VR7によりオフセット調整電位を与えずとも端子3におけるオフセット電圧成分はゼロとなる。しかしながら、実際の回路では、上式(11)のΔV=A1・b1−b2を満たすようなオフセット調整電位ΔVを可変抵抗VR7により印加する。なお、本回路の第1増幅部の増幅率A1は、図1の場合と異なり、A1=1+R71/FETQ2のオン抵抗である。
(8)電流計測回路の実施形態
本項で説明する電流計測回路は、主として特許請求の範囲における請求項1及び請求項2に関連する。
(8−1)回路構成
図8(A)は、本発明による電流計測回路の実施形態を示す回路構成図である。電流計測の原理は、図5〜図7の回路における第1増幅部(第1増幅器OP1、FETQ5、FETQ2、帰還抵抗素子)と同様である。図8(A)の回路では、図5〜図7の回路のFETQ5に替えて通常のケルビン端子を有しないFETであるFETQ1を用いているが、FETQ5のようなケルビン端子付きのFETを用いてもよい。ケルビン端子付きのFETQ5を使用する場合、図5〜図7の回路におけるFETQ5と第1増幅器OP1の接続と同様にする。
図8(A)の回路では、第1増幅器OP1のオフセット電圧を温度補償するために第2増幅部(第2増幅器OP2を含む)を設けているが、この部分の構成は、図5〜図7の回路とは異なる。
第1FETであるFETQ1は、ゲートG1に所定の直流電位(ここでは正電源電位(+Vcc))が印加され、ソースが端子1に接続され被計測電流Iinの入力端となっている。ソースは第1増幅器OP1の第1入力端(1)にも接続されている。FETQ1のドレインは端子2に接続され、接地電位が与えられている。ゲートG1の制御電位は、FETQ1を常時オン状態とする電位である。
第1増幅部の第1増幅器OP1は、非反転入力端である第1入力端(1)と、反転入力端である第2入力端(2)と、第1出力端とを備えている。そして、第1出力端の出力電位Vo1を第1抵抗素子R81を介して第2入力端(2)に印加している。すなわち、第1出力端の出力電位を第2入力端(2)に負帰還している。第1入力端(1)には、上記の通りFETQ1のソース電位が印加される。
第1増幅器OP1の第2入力端(2)には、第2FETであるnチャネル型のFETQ2のソースが接続され、FETQ2のドレインは接地されている。すなわち、第1出力端の出力電位を第2入力端(2)に負帰還しているとともに、FETQ2のソース・ドレイン間電流を流す。FETQ2のゲートG2にも所定の直流電位(ここでは正電源電位(+Vcc))が印加されている。なお、FETQ2は、ゲートG2に印加された制御電位により常時オン状態とされている。
以上のFETQ1、FETQ2及び第1増幅部が、電流計測に関する主要部を構成する。
第2増幅部の第2増幅器OP2は、非反転入力端である第3入力端(3)と、反転入力端である第4入力端(4)と、第2出力端とを備えている。そして、第2出力端の出力電位を第2抵抗素子R82を介して第4入力端(4)に印加している。すなわち、第2出力端の出力電位を第4入力端(4)に負帰還している。第3入力端(3)には、可変抵抗VR8の中間端子の電位を印加されている。第2出力端の出力電位は、第4抵抗素子R83を介して、すなわち第4抵抗素子R83と、FETQ2と第1抵抗素子81との並列合成抵抗により分圧降圧されて第1増幅器OP1の第2入力端(2)に印加される。この第4抵抗素子R83と第1増幅器OP1の第2入力端(2)の接続点にはFETQ2のソースが接続されていることにより、後述するように第1増幅器OP1と第2増幅器OP2のオフセット電圧の温度補償を行なうための第2増幅器OP2からのオフセット電圧成分電位により、FETQ2のソース・ドレイン間電流を流す。この第4抵抗素子R83は、第1増幅器OP1の第1出力端から出力される電流計測信号電位を乱さないようにFETQ2に電流を流す作用を担い、第2増幅器OP2の第2出力端から出力されるオフセット電圧成分電位を定電流源とする機能を有する。このようにしてFETQ2のソース・ドレイン間電位を制御する。
さらに、第3FETであるFETQ3が設けられ、FETQ3のドレインには接地電位が与えられ、ソースには第2増幅器OP2の第4入力端(4)の電位が印加される。FETQ3のゲートは、常にオン状態とする所定の制御電位を印加される。
図8(A)の回路において、FETQ1〜Q3の一部または全部のドレインとソースを入れ替えて接続してもよく、FETQ1〜Q3はnチャネル型FETではなくpチャネル型FETを用いてもよい。
(8−2)回路動作
図8(A)の回路の電流計測の原理については、図5〜図7の回路と同様(すなわち、同図におけるFETQ5、FETQ2、第1増幅器OP1及び第1帰還抵抗素子において)であり、本回路においては、FETQ1(FETQ5も可)、FETQ2、第1増幅器OP1及び第1抵抗素子R81(帰還抵抗素子である)が同様の作用を担い、第1増幅器OP1の第1出力端の出力電位Vo1を用いて被計測電流を計測できる。
図8(A)の回路では、第1増幅器OP1及び第2増幅器OP2のオフセット電圧の温度補償条件が、上記の図5〜図7の回路とは異なる。
第1増幅部の増幅率A1は、第1抵抗素子R81とFETQ2のオン抵抗Rq2の比でほぼ決定され(第4抵抗素子R83を通して第2増幅器OP2に流れ込む電流を無視して)、第2増幅部の増幅率A2は、第2抵抗素子R82(帰還抵抗素子である)とFETQ3のオン抵抗の比(A2=R82/FETQ3のオン抵抗)で決定される。なお、本回路の第1増幅部の増幅率A1は、A1=1+R81/Rq2である。
また、第1増幅器OP1は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第2増幅器OP2もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。便宜上、オフセット電圧b1及びb2は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。
従って、第1増幅器OP1及び第2増幅器OP2の各々のオフセット電圧の温度変化y1及びy2は、次の通りとなる。
y1=α1・T+b1 ・・・(801)
y2=α2・T+b2 ・・・(802)
任意の温度Tにおける第1増幅器OP1及び第2増幅器OP2の固有のオフセット電圧成分とこれらの増幅器を含むそれぞれ第1、第2増幅部の増幅率(A1、A2)を考慮すると、第1及び第2の各増幅部が出力するオフセット電圧成分Y1及びY2は次の通りになる。
Y1=A1(α1・T+b1) ・・・(803)
Y2=A2(α2・T+b2) ・・・(804)
第2増幅器OP2の第2出力端に出力された固有のオフセット電圧成分Y2は、第4抵抗素子R83と、FETQ2のオン抵抗Rq2と第1抵抗素子R81との並列合成抵抗により分圧され、分圧点(点X)における分圧電位が第1増幅器OP1の第2入力端(2)に印加される。ここで、電流計測による第1増幅器OP1の出力電位により第1抵抗素子R81に流れる電流は、そのほとんどがFETQ2に流れ、FETQ2のソース電位を制御し電流計測を行なう。したがって、第2増幅器OP2の出力するオフセット調整電位は、FETQ2のソースに印加されるが、第1増幅器OP1の出力する電流計測信号電位(FETQ2のソースにおける)を乱さないようにする必要がある。このため、第4抵抗素子R83により定電流源として、第1抵抗素子R81からの電流に重畳してFETQ2に電流を流す。これによって、第2増幅器OP2のオフセット電圧成分をFETQ2のソースに印加し、第1増幅器OP1と第2増幅器OP2とでオフセット電圧成分出力を相殺する。このような点が考慮されるが、計算式においては、図8の点XにおいてFETQ2のソースに印加される第2増幅器のオフセット電圧成分電位は、第4抵抗素子R83と、FETQ2のオン抵抗Rq2と第1抵抗素子R81との並列合成抵抗により分圧されるものとして考える。よって、実際の第1増幅器OP1の出力電位Vo1における最終オフセット電圧成分Yo1は次の通りとなる(但し、以下の式(807)までの計算においては、第2増幅器OP2の第3入力端(3)に印加されるオフセット調整電位がゼロであるとする)。
Yo1=−A1・γ1・Y2+A1(α1・T+b1)
=A1(−γ1・A2・α2+α1)T+A1(−γ1・A2・b2+b1) ・・・(805)
(但し、γ1=Rp/(Rp+R83) Rp=Rq2・R81/(Rq2+R81))
上式(805)から、変数Tの一次の項の係数をゼロとすれば、Yo1は温度変化によらない定数となる。この条件は次の通りである。
−γ1・A2・α2+α1=0、 γ1・A2=α1/α2 ・・・(806)
上式(806)の条件を満たせば、最終オフセット電圧成分Yo1は温度Tによらず一定電圧となり、温度補償される。なお、上式(806)からわかるように、温度係数α1とα2の符号は同じでなければならない。
さらに、上式(805)の定数項をゼロとする条件は、次式の通りとなる。
−γ1・A2・b2+b1=0、 γ1・A2=b1/b2 ・・・(807)
上式(807)の条件は、第1増幅器OP1及び第2増幅器OP2が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第1増幅器OP1及び第2増幅器OP2のオフセット電圧が必ず上式(807)を満たしているとは限らない。また、γ1・A2は、α1/α2の温度補償により拘束される。そこで、外部からオフセット調整電位ΔVを、第2増幅器OP2の第3入力端(3)に印加することにより、最終オフセット電圧成分Yo1をゼロに調整できる。オフセット調整電位ΔVを外部から印加(図8における可変抵抗素子VR8を調整)することは、上式(807)に替えて実質的に以下の式が成立することを意味する。
−γ1・A2・b2+b1+ΔV=0、ΔV=γ1・A2・b2−b1 ・・・(808)
なお、図8の例ではFETQ1を使用しているが、FETQ1をFETQ5に置き換えた場合、図5における実施形態に記載したケルビン端子S2の効果も本発明において同様の効果がある。
(8−3)電流計測回路の第7の実施形態の変形形態
図8(B)は、図8(A)の回路の変形形態である。図8(A)の回路において、FETQ1、FETQ2またはFETQ3のうち一部または全部を、図8(B)に示すように第6抵抗素子R84、第7抵抗素子R85または第8抵抗素子R86に置き換えてもよい。置き換えられた抵抗素子は、FETのオン抵抗と同じ働きをする。
(9)電流計測回路の第7の参考形態
(9−1)回路構成
図9は、本発明による電流計測回路の第7の参考形態を示す回路構成図である。電流計測の原理は、図5〜図8の回路と基本的に同様である。図9の回路では、図5〜図7の回路と同様にケルビン端子付きのFETQ5を用いているが、図8の回路のように通常のFETであるFETQ1に置き換えてもよい。
図9の回路では、第1増幅器OP1のオフセット電圧を温度補償するために第2増幅部(第2増幅器OP2を含む)を設けているが、この部分の構成は、図5〜図7の回路とは異なる。
FETQ5は、ゲートG1に所定の直流電位(ここでは正電源電位(+Vcc))が印加され、ソースS1が端子1に接続され被計測電流Iinの入力端となっている。真のソース電位である端子S2は、第1増幅器OP1の第1入力端(1)に接続されている。FETQ5のドレインは端子2に接続され、接地電位が与えられている。ゲートG1の制御電位は、FETQ5を常時オン状態とする電位である。
第1増幅部の第1増幅器OP1は、非反転入力端である第1入力端(1)と、反転入力端である第2入力端(2)と、第1出力端とを備えている。そして、第1出力端の出力電位を第1抵抗素子R91を介して第2増幅部の第2増幅器OP2の第3入力端(3)に印加している。第1増幅器OP1の第1入力端(1)には、上記の通りFETQ5の端子S2の真のソース電位が印加される。
第2増幅器OP2の第3入力端(3)には、第2FETであるnチャネル型のFETQ2のソースが接続され、FETQ2のドレインは接地されている。FETQ2のゲートG2にも所定の直流電位(ここでは正電源電位(+Vcc))が印加されている。なお、FETQ2は、ゲートG2に印加された制御電位により常時オン状態とされている。
第2増幅部の第2増幅器OP2は、非反転入力端である第3入力端(3)と、反転入力端である第4入力端(4)と、第2出力端とを備えている。第3入力端(3)には、上記の通り第1増幅器OP1の出力電位が第1抵抗素子R91を介して印加され、そして第3入力端(3)の電位はFETQ2のソースに印加される。さらに、第2出力端の出力電位は第4入力端(2)に直接印加されている。また、第2出力端の出力電位は、第2抵抗素子R92を介して第1増幅器OP1の第2入力端(2)に印加されている。
さらに、第1増幅部の第2入力端(2)には、温度補償されたオフセット電圧成分の調整用の可変抵抗VR9の中間端子の電位が印加される。
図9の回路において、FETQ2のソースとドレインを入れ替えて接続してもよく、またFETQ5及びFETQ2はnチャネル型FETでなくpチャネル型FETでもよい。
(9−2)回路動作
(9−2−1)電流計測動作
図9の回路は、電流計測の原理については図5〜図7の回路と基本的に同様であるが、第1増幅器OP1の帰還経路に第2増幅部が挿入されている点で若干相違がある。図9の回路は、被計測電流Iinが直流及び交流のいずれでも計測可能であるが、一例として端子1から矢印の方向に流れ込む直流の場合について説明する。
FETQ5とFETQ2の各ゲートに印加されるゲート電位は一定であるから、温度一定かつ被計測電流Iin一定のときにはそれぞれのオン抵抗は一定である。被計測電流Iinが端子1から流れ始めるとき、または変化するとき、端子1→FETQ5(ソースS1→ドレインD)→端子2の経路で電流Iinが流れ、それによりFETQ5の真のソース電位が決まる。真のソース電位は端子S2から取り出す。FETQ5の端子S1(通常のソース端子)は、FETQ5の半導体素子(半導体素材)で構成される真のソース面から端子S1までには金属線で配線(いわゆるリード線)されてソース端子S1が形成される。
FETQ5のオン抵抗値が小さく、また、このFETに大きな電流が流れると、この金属配線の電圧降下が無視できなくなる。また、FET本来のVd−Id特性が損なわれるとともに、金属線と半導体素子の合成温度係数となりFET本来の温度係数が損なわれる。従って、FETQ5とFETQ2の諸特性に微妙にずれが生じる。このような事象を回避するため、FETQ5の真のソース電位情報(上記3つの混成要因を排除したもの)を得るため、FETQ5の端子S2から第1増幅器OP1の第1入力端(1)に印加する。なお、FETQ5の端子S2からは電位のみ取得し、ほとんど電流を流さないためこの端子から真のソース電位情報を得ることが可能である。なお、FETQ2はFETQ5に比較しオン抵抗が大きく、微小電流しか流さないため、リード線抵抗は無視できる。
第1増幅器OP1の第1入力端(1)と第2入力端(2)は、同電位となるように制御される。図9の回路では、第1入力端(1)には端子1の電位が印加されず、FETQ5の端子S2に現れる真のソース電位が印加される。よって、第2入力端(2)は、FETQ5の真のソース電位と同電位となるように制御される。この結果、通常のFETのソース電位(すなわち端子S1の電位)に含まれるリード線抵抗rに起因する出力誤差を排除できる。
ここで、第2増幅器OP2の第3入力端(3)にはFETQ2のソース電位が印加され、第2増幅器OP2の出力電位は自己の第4入力端(4)に100%負帰還されているので、増幅度が1のバッファー増幅器である。これは、FETQ2のソース電位が第1増幅器OP1の第2入力端(2)に直結されている状態と等価である。よって、第1増幅器OP1の第1入力端(1)(すなわち、FETQ5の端子S2)と第2入力端(2)(すなわち、FETQ2のソース)は、同電位となるように制御されるため、FETQ2のソース電位はFETQ5の端子S2の電位と同電位となる。
第1増幅器OP1のオフセット電圧がない場合を想定すると、FETQ5に流れる被計測電流IinとFETQ2に流れる検知用電流I3は比例する。第1出力端の出力電位Vo1は、被計測電流Iinと同相でその大きさに比例する。よって、出力電位Vo1を用いて被計測電流Iinを計測できる。
(9−2−2)オフセット電圧の温度補償動作
図9の回路では、第1増幅器OP1及び第2増幅器OP2のオフセット電圧の温度補償条件が、上記の図5〜図8の回路とは異なる。
第1増幅部の増幅率A1は、第2増幅部の増幅率をA2、FETQ2のオン抵抗をRq2とすると、A1=(1/A2)・(1+R91/Rq2)である。第2増幅部の増幅率A2は1であるから、A1=1+R91/Rq2となる。但し、R92は低抵抗を使用するため、A2=1である。
また、第1増幅器OP1は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第2増幅器OP2もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。便宜上、オフセット電圧b1及びb2は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。
従って、第1増幅器OP1及び第2増幅器OP2の各々のオフセット電圧の温度変化y1及びy2は、次の通りとなる。
y1=α1・T+b1 ・・・(901)
y2=α2・T+b2 ・・・(902)
任意の温度Tにおける第1増幅器OP1及び第2増幅器OP2の固有のオフセット電圧成分とこれらの増幅器を含むそれぞれ第1、第2増幅部の増幅率(A1、A2)を考慮すると、第1及び第2の各増幅部が出力するオフセット電圧成分Y1及びY2は次の通りになる。
Y1=A1(α1・T+b1) ・・・(903)
Y2=α2・T+b2 ・・・(904)
第2増幅器OP2の固有のオフセット電圧成分Y2は、第1増幅器OP1の第2入力端(2)に印加される。よって、実際の第1増幅器OP1の出力電位における最終オフセット電圧成分Yo1は次の通りとなる(但し、以下の式(907)までの計算においては、第2入力端(2)に印加されるオフセット調整電位がゼロであるとする)。
Yo1=−A1・Y2+A1(α1・T+b1)
=A1(−α2+α1)T+A1(−b2+b1) ・・・(905)
上式(905)から、変数Tの一次の項の係数をゼロとすれば、Yo1は温度変化によらない定数となる。この条件は次の通りである。
−α2+α1=0、 α1=α2 ・・・(906)
上式(906)の条件を満たせば、最終オフセット電圧成分Yo1は温度Tによらず一定電圧となり、温度補償される。なお、上式(906)からわかるように、温度係数α1とα2は一致しなければならない。
さらに、上式(905)の定数項をゼロとする条件は、次式の通りとなる。
−b2+b1=0、 b1=b2 ・・・(907)
上式(907)の条件は、第1増幅器OP1及び第2増幅器OP2が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第1増幅器OP1及び第2増幅器OP2のオフセット電圧が必ず上式(907)を満たしているとは限らない。
そこで、外部からオフセット調整電位ΔVを、第1増幅器OP2の第2入力端(2)に印加することにより、最終オフセット電圧成分Yo1をゼロに調整できる。オフセット調整電位ΔVを外部から印加することは、上式(907)に替えて実質的に以下の式が成立することを意味する。
−b2+b1+ΔV=0、ΔV=b2−b1 ・・・(908)
(9−3)電流計測回路の第7の実施形態の変形形態
図示しないが、図9の回路において、FETQ5またはFETQ2のいずれかまたは双方を抵抗素子に置き換えてもよい。置き換えられた抵抗素子は、FETのオン抵抗と同じ働きをする。
(10)電流計測回路の第8の参考形態
(10−1)回路構成
図10は、本発明による電流計測回路の第8の参考形態を示す回路構成図である。電流計測の原理は、図5〜図9の回路と基本的に同様である。図10の回路では、図5〜図7及び図9の回路と同様にケルビン端子付きのFETQ5を用いているが、これを図8の回路のように通常のFETであるFETQ1に置き換えてもよい。図10の回路は、図9の回路とほぼ同じであるが、第2増幅部の構成が図9の回路と相違する。
FETQ5のソースS1は被計測電流の電流路のみとして機能し、電流計測に寄与する真のソース電位は端子S2から得る。
電流計測回路の入出力段は、第5FETであるnチャネル型のFETQ5により構成される。端子1、2は被計測電流Iinの入出力端子である。端子2は接地されている。FETQ5は、ドレインが接地され、ソースS1が端子1に接続され、ゲートG1には所定の直流電位(ここでは正電源電位(+Vcc))が印加されている。FETQ5は常時オン状態となっており、被計測電流の電流路となる。
第1増幅部の第1増幅器OP1は、非反転入力端である第1入力端(1)、反転入力端である第2入力端(2)及び第1出力端を備えている。第1入力端(1)は、FETQ5の端子S2(ケルビン端子)と接続される。そして第1出力端の出力電位を第1抵抗素子R101を介して第2増幅部の第2増幅器OP2の第3入力端(3)に印加している。
第2増幅器OP2の第3入力端(3)には、第2FETであるnチャネル型のFETQ2のソースが接続され、FETQ2のドレインは接地されている。FETQ2のゲートG2にも所定の直流電位(ここでは正電源電位(+Vcc))が印加されている。なお、FETQ2は、ゲートG2に印加された制御電位により常時オン状態とされている。
第2増幅部の第2増幅器OP2は、非反転入力端である第3入力端(3)と、反転入力端である第4入力端(4)と、第2出力端とを備えている。第3入力端(3)には、上記の通り第1増幅器OP1の出力電位Vo1が第1抵抗素子R101を介して印加され、そして第3入力端(3)の電位はFETQ2のソースに印加される。さらに第4入力端(4)には、第2抵抗素子R102を介して接地電位を与えられるとともに、第2出力端の出力電位を第3抵抗素子R103を介して第4入力端(4)に印加している。
またさらに、第2増幅器OP2の第2出力端の出力電位Vo2を、直列接続された第4抵抗素子R104及び第5抵抗素子R105により接地電位との間で分圧するとともに、分圧点(点Z)の分圧電位を第1増幅器OP1の第2入力端(2)に印加している。
さらに、第1増幅部の第2入力端(2)には、温度補償されたオフセット電圧成分の調整用の可変抵抗VR10の中間端子の電位が印加される。
図10の回路において、FETQ2のソースとドレインを入れ替えて接続してもよく、またFETQ5及びFETQ2はnチャネル型FETでなくpチャネル型FETでもよい。
(10−2)回路動作
(10−2−1)電流計測動作
図10の回路は、電流計測の原理については図9の回路と基本的に同様であるが、第1増幅器OP1の帰還経路に挿入された第2増幅部の構成に相違がある。回路動作については、図9と相違する部分、主にオフセット電圧の温度補償について説明し、重複する部分は省略する。
ここで、第2増幅器OP2の第3入力端(3)の電位は、FETQ2のソース電位であり、第2増幅器OP2の増幅率A2で増幅されて第2出力端の出力電位Vo2を出力する。増幅率A2は第3抵抗素子R103と第2抵抗素子R102の比であり、A2=R103/R102である。
さらに、出力電位Vo2は、第4抵抗素子R104と第5抵抗素子R105の比で分圧される。この分圧比γ2は、γ2=R105/(R104+R105)であるが、γ2=1/A2となるように設定する。これにより、点Zにおける分圧電位は、第3入力端(3)の電位すなわちFETQ2のソース電位と同じとなる。これは、FETQ2のソース電位が第1増幅器OP1の第2入力端(2)に直結されている状態と等価である。よって、第1増幅器OP1の第1入力端(1)(すなわち、FETQ5の端子S2)と第2入力端(2)(すなわち、FETQ2のソース)は、同電位となるように制御されるため、FETQ2のソース電位はFETQ5の端子S2の電位と同電位となる。
前述の図9の回路と図10の回路では、第2増幅器OP2の出力電位Vo2に基づいて第1増幅器OP1の第2入力端(2)に印加される電位の大きさは同じであるが、図9の回路の第2増幅部の増幅率が1であるのに対し、図10の回路では第2増幅部で一旦増幅した後に分圧している。後述するオフセット電圧の温度補償条件を満たす上では、図10の回路の方が条件を設定しやすい。
なお、第1抵抗素子R101及びFETQ2は、第4抵抗素子R104及び第5抵抗素子R105と等価的に並列である。従って、第1抵抗素子R101とFETQ2が、第1出力端の出力電位Vo1を分圧しているのと同様に、第4抵抗素子R104と第5抵抗素子R105は、第2出力端の出力電位Vo2を分圧することになる。
第1増幅器OP1のオフセット電圧がない場合を想定すると、FETQ5に流れる被計測電流IinとFETQ2に流れる検知用電流I3は比例する。第1出力端の出力電位Vo1は、被計測電流Iinと同相でその大きさに比例する。よって、出力電位Vo1を用いて被計測電流Iinを計測できる。
(10−2−2)オフセット電圧の温度補償動作
図10の回路では、第1増幅器OP1及び第2増幅器OP2のオフセット電圧の温度補償条件が、上記の図9回路とは若干異なる。
第1増幅部の増幅率A1は、FETQ2のオン抵抗をRq2、第2増幅部の増幅率A2として、上記の分圧比γ2を用いると、A1=(1/γ2・A2)・(1+R101/Rq2)である。なお、第2増幅部の増幅率A2は、A2=1+R103/R102である。第2増幅部の増幅率にR104とR105の分圧を含んだ総合の第2増幅部の増幅率をA2’とすると、A2’=γ2・A2=(R105/(R105+R104))・(1+R103/R102)である。
また、第1増幅器OP1は、所定の温度においてオフセット電圧b1を有し、その温度係数がα1であるとする。第2増幅器OP2もまた、同じ所定の温度においてオフセット電圧b2を有し、その温度係数がα2であるとする。便宜上、オフセット電圧b1及びb2は、それぞれ反転入力端に対する非反転入力端の相対的電位とする。
従って、第1増幅器OP1及び第2増幅器OP2の各々のオフセット電圧の温度変化y1及びy2は、次の通りとなる。
y1=α1・T+b1 ・・・(1001)
y2=α2・T+b2 ・・・(1002)
任意の温度Tにおける第1増幅器OP1及び第2増幅器OP2の固有のオフセット電圧成分とこれらの増幅器を含むそれぞれ第1、第2増幅部の増幅率(A1、A2)を考慮すると、第1及び第2の各増幅部が出力するオフセット電圧成分Y1及びY2は次の通りになる。
Y1=A1(α1・T+b1) ・・・(1003)
Y2=A2(α2・T+b2) ・・・(1004)
第2増幅器OP2の固有のオフセット電圧成分Y2は、第4抵抗素子R104と第5抵抗素子R105により分圧比γ2で分圧されて第1増幅器OP1の第2入力端(2)に印加される。よって、実際の第1増幅器OP1の出力電位における最終オフセット電圧成分Yo1は次の通りとなる(但し、以下の式(1007)までの計算においては、第2入力端(2)に印加されるオフセット調整電位がゼロであるとする)。
Yo1=−A1・γ2・Y2+A1(α1・T+b1)
=A1(−γ2・A2・α2+α1)T+A1(−γ2・A2・b2+b1) ・・・(1005)
(但し、γ2=R105/(R104+R105))
上式(1005)から、変数Tの一次の項の係数をゼロとすれば、Yo1は温度変化によらない定数となる。この条件は次の通りである。
−γ2・A2・α2+α1=0、 γ2・A2=α1/α2 ・・・(1006)
上式(1006)の条件を満たせば、最終オフセット電圧成分Yo1は温度Tによらず一定電圧となり、温度補償される。なお、上式(1006)からわかるように、温度係数α1とα2は符号が同じでなければならない。上式(1006)と、前述の図9の回路での温度補償条件の式(906)を比べれば、図10の回路の方がA2とγ2の調整により設定が容易であることがわかる。
さらに、上式(70)の定数項をゼロとする条件は、次式の通りとなる。
−γ2・A2・b2+b1=0、 γ2・A2=b1/b2 ・・・(1007)
上式(1007)の条件は、第1増幅器OP1及び第2増幅器OP2が本来的にこのようなオフセット電圧を有しているときに満足される。しかしながら、いかなる増幅器においても第1増幅器OP1及び第2増幅器OP2のオフセット電圧が必ず上式(1007)を満たしているとは限らない。
そこで、外部からオフセット調整電位ΔVを、第1増幅器OP2の第2入力端(2)に印加することにより、最終オフセット電圧成分Yo1をゼロに調整できる。オフセット調整電位ΔVを外部から印加することは、上式(1007)に替えて実質的に以下の式が成立することを意味する。
−γ2・A2・b2+b1+ΔV=0、ΔV=γ2・A2・b2−b1 ・・・(1008)
(10−3)電流計測回路の第9の実施形態の変形形態
図示しないが、図10の回路において、FETQ5またはFETQ2のいずれかまたは双方を抵抗素子に置き換えてもよい。置き換えられた抵抗素子は、FETのオン抵抗と同じ働きをする。
(11)電流計測回路のその他の変形形態
本項で説明する電流計測回路のその他の変形形態は、主として特許請求の範囲における請求項18及び請求項19に関連する。
図11(A)は、図2〜図4の電流計測回路のさらに別の変形形態を示す部分回路図である。図11(B)は、図5〜図10の電流計測回路のさらに別の変形形態を示す部分回路図である。なお、図11(A)及び図11(B)には、FETQ1とFETQ2を有する形態の場合を示しているが、図4または図8のようにFETQ3も存在する形態、FETQ1がFETQ4またはFETQ5に置き換わった形態、並びにFETの一部が抵抗素子に置き換わった形態についても、その回路に存在する各FETに対して同様に適用できるものとする。ただし、FETが抵抗素子に置換された場合は、ゲート電位の印加は当然不要となる。
(11−1)温度補償抵抗を有する形態
図11(A)の電流計測回路では、FETQ1に抵抗素子R111が並列接続され、FETQ1のオン抵抗と抵抗素子R111の並列合成抵抗が、上述の図2〜図4の各回路のFETQ1のオン抵抗と同じ役割を果たす。同様に、FETQ2と並列に抵抗素子R112が接続されており、FETQ2のオン抵抗と抵抗素子R112の並列合成抵抗が、上述の各回路のFETQ2のオン抵抗と同じ役割を果たす。
図11(B)の電流計測回路では、FETQ1と並列に抵抗素子R114が接続されており、FETQ1のオン抵抗と抵抗素子R114の並列合成抵抗が、図5〜図10の各回路のFETQ1のオン抵抗と同じ役割を果たす。同様に、FETQ2と並列に抵抗素子R115が接続されており、FETQ2のオン抵抗と抵抗素子R115の並列合成抵抗が、図5〜10の回路のFETQ2のオン抵抗と同じ役割を果たす。
図11(A)及び(B)の回路においてFETに並列接続した抵抗素子の役割は同じであるので、以下、図11(A)の回路について説明する。
温度変化に対しては、FETQ1とFETQ2(あるいはFETQ3が存在する場合はFETQ3も含む)のそれぞれのオン抵抗が同一温度係数をもつことが理想であるが、必ずしも全てが一致しない場合がある。この理由は様々であるが、例えば、FETQ1とFETQ2はオン抵抗が異なるように製造するために素子内部の半導体や配線量の違いから抵抗の温度係数に違いを生じることがある。抵抗素子R111及び/またはR112は、それぞれ温度変化によるFETQ1とFETQ2(あるいはFETQ3が存在する場合はFETQ2とFETQ3、FETQ3とFETQ1)のオン抵抗変化率の差、というように全ての組み合わせのオン抵抗変化率の差を補償するために設けられる。
さらに、例えば、抵抗素子R112はFETQ2と温度結合させることが好適である。このとき、FETQ2と抵抗素子R112の並列接続は、FETQ2の温度係数と抵抗素子R112の温度係数が合成され、FETQ2と抵抗素子R112の抵抗値が合成されたものとみなすことができる。そして、FETQ2のオン抵抗と抵抗素子R112の並列合成抵抗の温度係数が、FETQ1(あるいはFETQ3の存在する場合はFETQ3を含む)の温度係数と可能な限り一致するように抵抗素子R112を設ける。
抵抗素子R111とFETQ1についても同様であり、FETQ1のオン抵抗と抵抗素子R111の並列合成抵抗の温度係数が、FETQ2(あるいはFETQ3の存在する場合はFETQ3を含む)の温度係数と可能な限り一致するように抵抗素子R111を設ける。
図11(A)及び(B)の回路においてFETに抵抗素子を並列接続する形態は、図示の例に限られず、FET同士の温度係数を揃えるために、必要に応じて、いずれの1または複数のFETに並列接続または直列接続してもよい。FETと抵抗素子を直列接続した場合でも、この直列合成抵抗において温度係数と抵抗値が合成され、並列合成と同様な目的を果たすことができる。
(11−2)ゲート電位の変動幅調整を有する形態
図11(A)の電流計測回路では、FETQ1のゲートG1には正電源電位(+Vcc)が印加されるのに対し、FETQ2のゲートG2(あるいはFETQ3の存在する場合にはそのゲート)には、定電圧ダイオードZDに一端を直列接続され他端に正電源電位(+Vcc)を印加された可変抵抗VR13の中間端子の電位が印加されるように構成している。
図11(B)の電流計測回路では、FETQ1のゲートG1には正電源電位(+Vcc)が印加されるのに対し、FETQ2のゲートG2(あるいはFETQ3の存在する場合にはそのゲート)には、定電圧ダイオードZDに一端を直列接続され他端に正電源電位(+Vcc)を印加された可変抵抗VR16の中間端子の電位が印加されるように構成している。
以下、図11(A)及び(B)におけるFETQ2のゲート電位生成手段の役割について説明する。
各FETのゲートに電源の直流電位(+Vcc)を直接印加すると、オン抵抗を十分小さくすることができる。しかしながら、直流電位(+Vcc)に変動が生じた場合、各FETのゲート電位もまた変動する。各種FETでの実験結果では、ゲート電位が同じ変動幅で変動した場合でも、オン抵抗の変動率にばらつきがあるという結果が出た。また、電源の僅かな変動であっても、FETのゲートに印加される電圧であるため、計測出力に大きな影響を与えることになる。
この対策として、定電圧ダイオードと直列接続した可変抵抗素子の分圧点からゲート電位を取得すると、直流電位+Vccが変動してもツェナー電圧に相当する電位は常に一定であるので、直流電位+Vccからツェナー電圧を差し引いた電圧分内の変動となり変動率が低下する。このためゲート電位の変動幅は小さくなり、FETのオン抵抗変化率も小さくなる。これにより、直流電位+Vccの変動による各FETのオン抵抗変化率を可能な限り揃えることができる。
図11(A)及び(B)の回路において、変動幅の小さいゲート電位を印加する形態は、図示の例に限られず、ゲート電位変動によるFET同士のオン抵抗変化率を揃えるために、必要に応じて、FETQ1を含むいずれの1または複数のFETのゲート電位に適用してもよい。
(12)電流計測結果の実施例
図12は、図3に示した電流計測回路における電流計測の誤差を計測した結果を示すグラフである。横軸を電流(A)とし、上図が比誤差(%)を示すグラフであり、下図がフルスケール誤差を示す図である。いずれも、良好な結果が得られている。なお、上図において電流0.20Aの比誤差が大きいのは、出力電位を計測した計測装置のレンジ切替点となったためレンジ切替時点において発生した計測装置の計測誤差が現れたものであり、本回路の動作に起因するものではない。
(13)その他の実施形態
以上に説明した本発明の電流計測回路には、これらの回路を内蔵した集積回路素子として実施した形態も含まれるものとする。