CN113253788A - 基准电压电路 - Google Patents

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Abstract

【课题】提供一种基准电压电路，该基准电压电路能够以微小电流进行动作，且相对于温度变动或电源电压的变动而以现有的BGR电路同等以上生成稳定电压。【解决方法】上述基准电压电路具备第一至第六MOS晶体管、第一电阻、第二电阻、电流源电路以及输出端子，由五个晶体管构成差动跨导放大器，构成为使差动跨导放大器的输入晶体管进行弱反转动作。

Description

基准电压电路
技术领域
本发明涉及基准电压电路。
背景技术
基准电压电路在IoT设备等中形成于半导体芯片上而使用，无论周围温度或电源电压的变动如何，都需要输出电压稳定并且以微小电力进行动作。
基准电压电路广泛使用带隙基准电压电路(Band Gap Reference Circuits，以下记述为BGR电路)。BGR电路利用集电极电流与基极发射极间电压的指数和发射极的面积成比例的特性，由此具有能够生成线性温度系数为零的电压的优点，因而作为基准电压电路而广泛使用。
另外，还提出了能够不使用双极晶体管，而是仅由MOS晶体管构成电路的基准电压电路。
图6所示的基准电压电路具备NMOS晶体管21、22、PMOS晶体管23、24、电流源电路25、电阻27至29以及输出电路26。
在图6所示的基准电压电路中，构成差动放大器的NMOS晶体管21、22是彼此阈值不同的NMOS晶体管、或是具有相同阈值但沟道宽度(W)不同的NMOS晶体管。本电路以由此产生的差动放大器的输入偏移电压、即电阻28的端子间的电压为基准而调整电阻27、电阻28以及电阻29的电阻值的比，从而生成期望的输出电压VOUT（例如，参照专利文献1）。
【现有技术文献】
【专利文献】
【专利文献1】日本特开平3-180915号公报。
发明内容
【发明要解决的课题】
在IoT设备等中使用的基准电压电路需要以微小电力进行动作，而且无论周围温度或电源电压的变动如何，都需要生成稳定电压。
图6所示的基准电压电路以MOS晶体管饱和的方式说明晶体管21、22的漏极电流，由于是在饱和区域进行动作的晶体管，因而存在消耗电力变大这一课题。
【用于解决课题的方案】
本发明的基准电压电路具备第一至第六MOS晶体管、第一和第二电阻、电流源电路以及输出端子，前述第一MOS晶体管和前述第二MOS晶体管的源极端子连接至前述电流源电路的第一端子，前述第二电阻的第一端子连接至前述第六MOS晶体管的漏极端子和前述输出端子，第二端子连接至前述第一MOS晶体管的栅极端子和前述第一电阻的第一端子，前述第一电阻的第二端子连接至前述第二MOS晶体管的栅极端子以及前述第三MOS晶体管的漏极端子和栅极端子，前述第一至第三MOS晶体管的背栅极端子、前述第三MOS晶体管的源极端子以及前述电流源电路的第二端子连接至第一既定电位，前述第四MOS晶体管的漏极端子连接至栅极端子、前述第一MOS晶体管的漏极端子以及前述第五MOS晶体管的栅极端子，前述第五MOS晶体管的漏极端子连接至前述第二MOS晶体管的漏极端子和前述第六MOS晶体管的栅极端子，前述第四至第六MOS晶体管的源极端子和背栅极端子连接至第二既定电位。
【发明的效果】
本发明的基准电压电路由MOS晶体管构成，能够以微小电流进行动作，相对于温度变动或电源电压的变动而与现有的BGR电路同等地生成稳定电压。
附图说明
图1是示出第一实施方式的基准电压电路的构成的电路图。
图2是示出第二实施方式的基准电压电路的构成的电路图。
图3是示出第三实施方式的基准电压电路的构成的电路图。
图4是示出第一至第三实施方式的基准电压电路的特性的图。
图5是示出第一至第三实施方式的基准电压电路的特性的图。
图6是示出现有的基准电压电路的构成的电路图。
具体实施方式
以下，参照附图对本发明的基准电压电路进行说明。
(第一实施方式)
基于图1而对第一实施方式的基准电压电路进行说明。
第一实施方式的基准电压电路具备NMOS晶体管1-3、PMOS晶体管4-6、电阻7、8、电流源电路9、电容10、电源端子13、GND端子以及输出端子14。
电源端子13供给电源电压VDD。GND端子设定成GND电位。输出端子14将输出电压VREF1输出。
关于NMOS晶体管1，漏极端子连接至连接点n1，栅极端子连接至连接点n3，源极端子连接至电流源电路9的第一端子。关于NMOS晶体管2，漏极端子连接至连接点n2，栅极端子连接至连接点n4，源极端子连接至电流源电路9的第一端子。关于电流源电路9，第二端子连接至GND端子。关于NMOS晶体管3，漏极端子和栅极端子连接至连接点n4，源极端子连接至GND端子。关于NMOS晶体管1-3，背栅极端子连接至GND端子。
关于PMOS晶体管4，源极端子连接至电源端子13，栅极端子和漏极端子连接至连接点n1。关于PMOS晶体管5，栅极端子连接至连接点n1，源极端子连接至电源端子13，漏极端子连接至连接点n2。关于PMOS晶体管6，源极端子连接至电源端子13，栅极端子连接至连接点n2，漏极端子连接至输出端子14和电阻8的第一端子。关于PMOS晶体管4-6，背栅极端子连接至电源端子13。关于电阻7，第一端子连接至连接点n3，第二端子连接至连接点n4。关于电阻8，第二端子连接至连接点n3。关于电容10，第一端子连接至电源端子13，第二端子连接至连接点n2。
在此，NMOS晶体管1、2、PMOS晶体管4-6、电流源电路9以及电容10构成差动放大器12。NMOS晶体管1、2是输入晶体管，被电流源电路9在弱反转区域中驱动。关于NMOS晶体管1、2，沟道长度(L)相等，沟道宽度(W)设定成1:M的比。电容10是用于使反馈回路变得稳定的相位补偿电容。
PMOS晶体管4-6构成差动放大器12的输出级。关于PMOS晶体管4-6，沟道长度(L)和沟道宽度(W)两者相等。
PMOS晶体管4、5构成电流镜电路。PMOS晶体管4被进行二极管连接。流动于PMOS晶体管4的电流I1会流动于NMOS晶体管1。PMOS晶体管5会流动将电流I1镜像而成的电流I2，电流I2会流动于NMOS晶体管2。
将NMOS晶体管1的栅极端子与源极端子之间的电压作为栅极源极间电压Vgs1，将NMOS晶体管2的栅极端子与源极端子之间的电压作为栅极源极间电压Vgs2。在连接点n2，产生将栅极源极间电压Vgs1和栅极源极间电压Vgs2的差的电压放大而成的电压Vn2。PMOS晶体管6将电压Vn2变换成电流I3而输出。差动放大器12作为将栅极源极间电压Vgs1和栅极源极间电压Vgs2的差电压放大而变换成电流I3的跨导放大器而进行动作。
说明本实施方式的基准电压电路的动作原理。
差动放大器12输出的电流I3经由电阻8、电阻7以及进行二极管连接的NMOS晶体管3向GND端子流动。电流I3使电阻7的端子之间产生电压VR1，使电阻8的端子之间产生电压VR2。连接点n3连接至NMOS晶体管1的栅极端子，连接点n4连接至NMOS晶体管2的栅极端子。差动放大器12的电流I3因电阻7变换成电压VR1，形成返回至输入的反馈回路。
关于差动放大器12，输出的电流I3反馈至输入。在作为该反馈回路的基准的温度的平衡状态(稳定状态)下，本实施方式的基准电压电路以NMOS晶体管1的漏极端子的电压与NMOS晶体管2的漏极端子的电压相等且电流I1、电流I2以及电流I3相等的状态稳定。即，式(1)的关系成立。
[数1]
Figure 85903DEST_PATH_IMAGE002
在此，NMOS晶体管1和NMOS晶体管2通过电流源电路9在弱反转区域中进行动作。在MOS晶体管在弱反转区域中进行动作的情况下，如式(2)所示，漏极电流Id以和栅极源极间电压Vgs的指数成比例的形式表示。已知该关系是接近现有的BGR电路的电压基准所使用的双极晶体管的集电极电流和基极发射极间电压的关系的特性。即，利用该性质，能够不使用双极晶体管，而是使用MOS晶体管来生成与现有的BGR电路相同且相对于温度变化稳定的基准电压。
[数2]
Figure 206306DEST_PATH_IMAGE004
但是，在式(2)中，
k：玻耳兹曼常数 1.38E-23[J/K]
q：电子的电荷量 1.6E-19[C]
T：绝对温度 [K]
n：斜率系数 (常数，通常为1至2左右)
Is：由工艺决定的常数
Vgs：栅极源极间电压
Vth：MOS晶体管的阈值电压
在图1中，关于NMOS晶体管1和NMOS晶体管2，阈值电压Vth和沟道长度(L)相等。将NMOS晶体管1的沟道宽度(W)作为W1，将NMOS晶体管2的沟道宽度(W)作为W2。如前所述，沟道宽度W1与沟道宽度W2的比是1:M。流动于差动放大器12的NMOS晶体管1与NMOS晶体管2的电流I1和电流I2由于两个晶体管在弱反转区域中进行动作，所以如式(3)、式(4)那样表示。
[数3]
Figure 199758DEST_PATH_IMAGE006
[数4]
Figure 594967DEST_PATH_IMAGE008
但是，在式(3)和式(4)中，
Vgs1：NMOS晶体管1的栅极源极间电压
Vgs2：NMOS晶体管2的栅极源极间电压
Vth：NMOS晶体管1和2的阈值电压
电阻7的端子间的电压VR1是NMOS晶体管1的栅极源极间电压Vgs1和NMOS晶体管2的栅极源极间电压Vgs2的差电压。从式(3)和式(4)推导表示电压VR1的式(5)。此外，式(5)的“ln”表示自然对数(natural logarithm)。即，是ln(e)=1。
[数5]
Figure 612602DEST_PATH_IMAGE010
电流I3是流动于电阻7的电流，如式(6)那样表示。
[数6]
Figure 435064DEST_PATH_IMAGE012
但是，在式(6)中，
R1：电阻7的电阻值
如根据式(6)获知那样，电流I3是与绝对温度T成比例的PTAT(与绝对温度成比例：Proportional To Absolute Temperature)电流。
如果温度从基准温度变化，则在示出式(3)的电流I1和式(4)的电流I2的式的右边包括绝对温度T，因而电流I1和电流I2将会变化。可是，本实施方式的基准电压电路中电流I3是PTAT电流，因而流动有电流I3的电阻7的端子间的电压VR1变化，NMOS晶体管1的栅极源极间电压Vgs1和NMOS晶体管2的栅极源极间电压Vgs2的电压变化，电流I1与电流I2相等，而且电流I1与电流I2的和收敛稳定于由电流源电路9设定的电流值。
本实施方式的基准电压电路的输出电压VREF1是NMOS晶体管3的栅极源极间电压Vgs3、电阻7的端子间的电压VR1以及电阻8的端子间的电压VR2的和，如式(7)那样表示。
[数7]
Figure 170939DEST_PATH_IMAGE014
但是，在式(7)中，
R2：电阻8的电阻值
在式(7)中，第一项的NMOS晶体管3的栅极源极间电压Vgs3的温度变化量一般是大约-0.5mV/K至-2mV/K左右的负值。电流I3是PTAT电流，因而第二项的电阻7的端子间的电压VR1和电阻8的端子间的电压VR2具有正的温度系数。即，为了定性地使输出电压VREF1的温度系数成为零，以用电阻7的端子间的电压VR1和电阻8的端子间的电压VR2的温度变化抵消NMOS晶体管3的栅极源极间电压Vgs3的温度变化的方式适当地调整电路常数即可。
此外，式(7)不包括与电源电压VDD有关的变量，因而输出电压VREF1相对于电源电压的变动也是稳定的。
本实施方式的基准电压电路的输出电压VREF1的温度变动量ΔVREF1的线性温度系数成为零的条件根据利用绝对温度T对式(7)求微分而得到的式(8)变得明确。
[数8]
Figure 369839DEST_PATH_IMAGE016
即，关于使温度变动量ΔVREF1的线性温度系数成为零的条件，以式(8)的第二项抵消第一项的方式将(R1+R2)/R1的值和NMOS晶体管1与NMOS晶体管2的沟道宽度(W)的比即M值调整成适当的值即可。
在本实施方式的电路构成中，在0.18μmCMOS工艺的条件下进行了电路模拟。各元件的条件如下。
NMOS晶体管1：沟道长度(L)=5μm，沟道宽度(W)=16μm
NMOS晶体管2：沟道长度(L)=5μm，沟道宽度(W)=64μm
NMOS晶体管3：沟道长度(L)=100μm，沟道宽度(W)=1.2μm
PMOS晶体管4、5、6：沟道长度(L)=20μm，沟道宽度(W)=2.4μm
电阻7：R1=6.2MΩ，TC1=-5100ppm/K
电阻8：R2=22.9MΩ，TC1=-5100ppm/K
但是，TC1是电阻的线性温度系数
电路电流：I1=I2=I3=10nA(在VDD=3V、T=298K下)
(由电流源电路9决定I1、I2、I3的电路电流。)
图4的曲线15示出在电源电压VDD为3V时的本实施方式的基准电压电路的输出电压VREF1的温度特性。输出电压VREF1在25℃下是1.203V，温度处于-20℃至100℃的范围内的输出电压VREF1的变动幅度是8.55mV。
图5的曲线18示出在温度25℃(298K)时的本实施方式的基准电压电路的输出电压VREF1的电源电压VDD相关性。在电源电压VDD从1.2V向5V变化时，输出电压VREF1变化7.2mV。
(第二实施方式)
基于图2对第二实施方式的基准电压电路进行说明。
图2所示的基准电压电路是将第一实施方式的基准电压电路的电流源电路9置换成NMOS晶体管11的构成。
NMOS晶体管11的漏极端子连接至NMOS晶体管1的源极端子和NMOS晶体管2的源极端子，栅极端子与NMOS晶体管3的栅极端子连接，源极端子和背栅极端子连接至GND端子。
本实施方式的基准电压电路是作为如下的自偏置型构成的电路：利用由NMOS晶体管3和NMOS晶体管11构成的电流镜电路来使差动放大器12的输出即电流I3作为驱动差动放大器12自身的电流I02而反馈。本实施方式的基准电压电路将输出电压VREF1输出。
NMOS晶体管11的沟道宽度(W)设定成NMOS晶体管3的沟道宽度(W)的2倍，电流I02是电流I3的2倍。关于本实施方式的基准电压电路，在作为基准的温度的平衡状态(稳定状态)下，I1=I2=I3的关系成立。即，本实施方式的基准电压电路成为自偏置构成，能够以较少的元件代替第一实施方式的基准电压电路的电流源电路9。
使本电路中的ΔVREF1的线性温度系数成为零的条件式与第一实施方式的基准电压电路相同。可是，第一实施方式的基准电压电路的电流源电路9是恒定的电流，与此相对，本电路的电流I02是利用NMOS晶体管3和NMOS晶体管11的电流镜电路来对PTAT电流即I3进行反馈的电流，因而电流I02是与绝对温度成比例的电流。因此，使输出电压的线性温度系数成为零的电路常数如后述的一个示例那样成为与第一实施方式的电路不同的值。
在本实施方式的电路构成中，在0.18μmCMOS工艺的条件下进行了电路模拟。各元件的条件如下。
NMOS晶体管1：沟道长度(L)=5μm，沟道宽度(W)=16μm
NMOS晶体管2：沟道长度(L)=5μm，沟道宽度(W)=64μm
NMOS晶体管3：沟道长度(L)=100μm，沟道宽度(W)=1.2μm
NMOS晶体管11：沟道长度(L)=100μm，沟道宽度(W)=2.4μm
PMOS晶体管4、5、6：沟道长度(L)=20μm，沟道宽度(W)=2.4μm
电阻7：R1=6.2MΩ，TC1=-5100ppm/K
电阻8：R2=17.5MΩ，TC1=-5100ppm/K
电路电流：I1=I2=I3=10nA(在VDD=3V、T=298K下)
图4的曲线16示出在电源电压VDD为3V时的本实施方式的基准电压电路的输出电压VREF1的温度特性。输出电压VREF1在25℃下是1.148V，温度处于-20℃至100℃的范围内的输出电压VREF1的变动幅度是7.10mV。
图5的曲线19示出在温度25℃(=298K)时的本实施方式的基准电压电路的输出电压VREF1的电源电压VDD相关性。在电源电压VDD从1.2V向5V变化时，输出电压VREF1变化6.8mV。
(第三实施方式)
基于图3对第三实施方式的基准电压电路进行说明。第三实施方式的基准电压电路是将连接第二实施方式的基准电压电路中的NMOS晶体管3的栅极端子的部位进行变更的电路。NMOS晶体管3的栅极端子连接至电阻7、电阻8以及NMOS晶体管1的栅极端子的连接点即连接点n3这一点与第二实施方式的基准电压电路不同。本实施方式的基准电压电路将输出电压VREF2输出。
本实施方式的电流源电路作为与第二实施方式同样的电路构成，但也能够作为与第一实施方式的电流源电路同样的电路构成。如同第一实施方式的输出电压与第二实施方式的输出电压不相同那样，将本实施方式的电流源电路作为与第一实施方式的电流源电路同样的电路构成的情况下的输出电压与将本实施方式的电流源电路作为与第二实施方式的电流源电路同样的电路构成的情况下的输出电压不相同。
关于由NMOS晶体管3和NMOS晶体管11构成的电流镜电路，与第二实施方式同样地，NMOS晶体管11的沟道宽度(W)设定成NMOS晶体管3的沟道宽度(W)的2倍，电流I02是电流I3的2倍。关于本实施方式的基准电压电路，在作为基准的温度的平衡状态(稳定状态)下，I1=I2=I3的关系成立。
关于本实施方式的基准电压电路，连接点n3的电位固定成NMOS晶体管3的栅极源极间电压Vgs3，如果与第二实施方式的基准电压电路比较，则连接点n3的电压保持得较低。因此，关于本实施方式的基准电压电路，有必要调整NMOS晶体管3的沟道长度(L)和沟道宽度(W)，使得NMOS晶体管3的栅极源极间电压Vgs3成为NMOS晶体管1、NMOS晶体管2以及NMOS晶体管11充分地进行动作的电压。本实施方式的基准电压电路为了满足该条件而使NMOS晶体管3(和NMOS晶体管11)在饱和区域中进行动作，设定成NMOS晶体管3的Vgs3成为比阈值电压Vth高0.3V左右的电压。
本实施方式的基准电压电路的输出电压VREF2是将NMOS晶体管3的栅极源极间电压Vgs3和电阻8的端子间的电压VR2相加而得到的电压，如式(9)那样表示。
[数9]
Figure 491248DEST_PATH_IMAGE018
本实施方式的基准电压电路的输出电压VREF2的温度变动量ΔVREF2通过利用绝对温度T来对式(9)求微分而得到，成为式(10)。
[数10]
Figure 484612DEST_PATH_IMAGE020
在式(10)的右边，与先前示出的实施方式同样地，如果以用第二项抵消第一项的NMOS晶体管3的栅极源极间电压Vgs3的温度变化量即(∂Vgs3)/(∂T)的方式，将(R2/R1)的值和NMOS晶体管1与NMOS晶体管2的沟道宽度(W)的比即M值调整成适当的值，则输出电压VREF2的线性温度系数成为零，无论温度的变动如何，都得到稳定的基准电压。
在本实施方式的电路构成中，在0.18μmCMOS工艺的条件下进行了电路模拟。各元件的条件如下。
NMOS晶体管1：沟道长度(L)=5μm，沟道宽度(W)=16μm
NMOS晶体管2：沟道长度(L)=5μm，沟道宽度(W)=64μm
NMOS晶体管3：沟道长度(L)=100μm，沟道宽度(W)=1.2μm
NMOS晶体管11：沟道长度(L)=100μm，沟道宽度(W)=2.4μm
PMOS晶体管4、5、6：沟道长度(L)=20μm，沟道宽度(W)=2.4μm
电阻7：R1=6.2MΩ，TC1=-5100ppm/K
电阻8：R2=23.2MΩ，TC1=-5100ppm/K
电路电流：I1=I2=I3=10nA(在VDD=3V、T=298K下)
图4的曲线17示出在电源电压VDD为3V时的本实施方式的基准电压电路的输出电压VREF2的温度特性。输出电压VREF2在25℃下是1.144V，温度处于-20℃至100℃的范围内的输出电压VREF2的变动幅度是7.03mV。
图5的曲线20示出在温度25℃(298K)时的本实施方式的基准电压电路的输出电压VREF2的电源电压VDD相关性。在电源电压VDD从1.2V向5V变化时，输出电压VREF2变化6.6mV。
关于图4，电源电压VDD是在3V下的与第一至第三实施方式的电路构成对应的输出电压VREF1、VREF2的温度特性。在该图中，温度处于-20℃至100℃的范围内的输出电压的变动幅度为与使用双极晶体管的现有的BGR电路同等的性能。
图5是与温度25℃下的第一至第三实施方式的电路构成对应的输出电压VREF1、VREF2相对于电源电压VDD的变动的特性。在电源电压VDD为1.2V以上的区域中，无论是哪个实施方式的电路，输出电压都大体上变得恒定。本模拟结果示出：即使电源电压VDD在大范围内变化，第一至第三实施方式的电路的输出电压也被稳定地保持，作为基准电压电路发挥作用。
另外，无论是哪个实施方式的电路，消耗电流都合计小至30nA。关于电源电压VDD，在作为基准电压电路发挥作用的一个干电池的电压为1.5V的情况下的消耗电力仅仅是45nW。
以上，第一至第三实施方式的基准电压电路以微小电流进行动作，能够相对于温度变动而生成与现有的BGR电路同等的稳定电压。即，第一至第三实施方式的基准电压电路是同时满足IoT设备所要求的条件（即，以微小电力进行动作）和无论周围温度或电源电压的变动如何都能够生成稳定电压的基准电压电路。
此外，在此以使沟道宽度(W)变化的设定示例说明了各晶体管，但也可以并联连接有多个晶体管，变更并联连接的数量，由此等价地使各晶体管的沟道宽度(W)变化。并联连接的数量的变更能够精心制作许多晶体管，利用激光微调法等来进行。
此外，在第一至第三实施方式的说明中，进行了利用将MOS晶体管的背栅极连接至GND端子或电源端子13的方式的电路来进行动作的说明，但即使是使用能够将背栅极从基板电位分离的特殊CMOS工艺来将背栅极连接至自身的漏极的方式的电路，也得到同等特性。
【符号说明】
1、2、3、11：NMOS晶体管
4、5、6：PMOS晶体管
7、8：电阻
9：电流源电路
10：电容
12：差动放大器。

Claims (4)

1.一种基准电压电路，其特征在于，
具备第一至第六MOS晶体管、第一电阻、第二电阻、电流源电路以及输出端子，
所述第一MOS晶体管和所述第二MOS晶体管的源极端子连接至所述电流源电路的第一端子，
所述第二电阻的第一端子连接至所述第六MOS晶体管的漏极端子和所述输出端子，第二端子连接至所述第一MOS晶体管的栅极端子和所述第一电阻的第一端子，
所述第一电阻的第二端子连接至所述第二MOS晶体管的栅极端子以及所述第三MOS晶体管的漏极端子和栅极端子，
所述第三MOS晶体管的源极端子和所述电流源电路的第二端子连接至第一既定电位，
所述第四MOS晶体管的漏极端子和栅极端子连接至所述第一MOS晶体管的漏极端子和所述第五MOS晶体管的栅极端子，
所述第五MOS晶体管的漏极端子连接至所述第二MOS晶体管的漏极端子和所述第六MOS晶体管的栅极端子，
所述第四至第六MOS晶体管的源极端子连接至第二既定电位。
2.一种基准电压电路，其特征在于，
具备第一至第六MOS晶体管、第一电阻、第二电阻、电流源电路以及输出端子，
所述第一MOS晶体管和所述第二MOS晶体管的源极端子连接至所述电流源电路的第一端子，
所述第二电阻的第一端子连接至所述第六MOS晶体管的漏极端子和所述输出端子，第二端子连接至所述第一MOS晶体管的栅极端子、所述第三MOS晶体管的栅极端子以及所述第一电阻的第一端子，
所述第一电阻的第二端子连接至所述第二MOS晶体管的栅极端子和所述第三MOS晶体管的漏极端子，
所述第三MOS晶体管的源极端子和所述电流源电路的第二端子连接至第一既定电位，
所述第四MOS晶体管的漏极端子和栅极端子连接至所述第一MOS晶体管的漏极端子和所述第五MOS晶体管的栅极端子，
所述第五MOS晶体管的漏极端子连接至所述第二MOS晶体管的漏极端子和所述第六MOS晶体管的栅极端子，
所述第四至第六MOS晶体管的源极端子连接至第二既定电位。
3.根据权利要求1或权利要求2所述的基准电压电路，其特征在于，所述第一MOS晶体管和所述第二MOS晶体管在弱反转区域中进行动作。
4.根据权利要求1或权利要求2所述的基准电压电路，其特征在于，所述电流源电路是形成所述第三MOS晶体管和电流镜电路的第七MOS晶体管。
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