JP4745349B2 - 半導体回路及びその制御方法 - Google Patents

Description

本発明は、半導体回路及びその制御方法に関する。

システムＬＳＩにおけるアナログ回路の重要性が高まっている。ＣＭＯＳプロセスにおいてアナログ回路を実現する上では、半導体の製造プロセスにおけるトランジスタの製造ばらつき、及び動作時の周囲温度に依存した、トランジスタの特性の変動への対策が大きな課題になる。例えば、トランジスタのドレイン電流Ｉｄ及び相互コンダクタンスｇｍは、同じ駆動電圧を与えた場合においても製造プロセスにおける酸化膜厚やポリシリコンの幅のばらつき等により変動し、また周囲温度によっても変動する。これによりアナログ回路の動作速度や消費電流がばらつくことが問題になる。

また、下記の特許文献１には、複数Ｎ個のアナログ回路ブロックと、共通の制御信号を受けて前記複数Ｎ個のアナログ回路ブロックに対応してバイアスを供給する複数Ｎ個のバイアス回路ブロックと、該複数Ｎ個のバイアス回路ブロックへの前記共通の制御信号を出力する制御回路とを含むことを特徴とするＭＯＳアナログ集積回路が記載されている。

また、下記の特許文献２には、製造ばらつきもしくは温度変動で回路を構成するＭＯＳＦＥＴのしきい値が変動すると内部信号中心電圧も同じように変動するため、この内部信号中心電圧を基準電圧として一方の入力端子に受ける差動アンプを有する半導体集積回路が記載されている。

また、下記の特許文献３には、低電源電圧しかも広い電源電圧範囲でバイアス電圧を供給し、低消費電力化を実現でき、かつ製造プロセスのバラツキや動作温度条件の変動による影響を抑制できるバイアス電圧発生回路が記載されている。

特開昭６１−１１４３１９号公報 特開平８−３２１５８４号公報 特開２００３−１５０２５８号公報

本発明の目的は、トランジスタの特性の製造ばらつき及び／又は温度によらず、回路の消費電流、動作速度及び駆動電圧を自動的に一定に保つことができる半導体回路及びその制御方法を提供することである。

本発明の一観点によれば、トランジスタの電流駆動能力を反映した信号を生成するバイアス回路と、前記信号をアナログ形式からデジタル形式に変換するアナログデジタル変換回路と、前記アナログデジタル変換回路により変換された信号を制御信号として、部分的に動作状態又は非動作状態に制御される信号処理回路とを有する半導体回路が提供される。

図１は、本発明の第１の実施形態による半導体回路の構成例を示すブロック図である。 図２は、図１のバイアス回路の構成例を示す回路図である。 図３は、図１のアナログデジタル変換回路の構成例を示す回路図である。 図４は、図１の要素回路の構成例を示す回路図である。 図５は、図１の信号処理回路の構成例を示す図である。 図６は、本発明の第２の実施形態によるバイアス回路の構成例を示す回路図である。 図７は、本発明の第３の実施形態によるアナログデジタル変換回路の構成例を示す回路図である。 図８は、図３及び図９の一定電流源の構成例を示す回路図である。 図９は、図５の信号処理回路の構成例に一定の電流を供給するための回路の構成例を示す回路図である。 図１０は、本発明の第４の実施形態による図５の信号処理回路の構成例に電流を供給するための回路の構成例を示す回路図である。

以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。トランジスタのドレイン電流Ｉｄ及び相互コンダクタンスｇｍは、次式（１）及び（２）で与えられる。

Ｉｄ＝（β／２）×Ｖｏｄ^２ （１）
ｇｍ＝β×Ｖｏｄ （２）

ただし、ここでＶｏｄはトランジスタのゲート及びソース間電圧をＶｇｓ、トランジスタの閾値電圧をＶｔｈとしたときのトランジスタの駆動電圧Ｖｏｄ＝Ｖｇｓ−Ｖｔｈである。βはトランジスタのチャネル幅Ｗに比例し、チャネル長Ｌに反比例するトランジスタの係数である。また、係数β及び閾値電圧Ｖｔｈは、プロセス条件及び温度に依存して変動する。

閾値電圧Ｖｔｈの変動は、例えばカレントミラーのように閾値電圧Ｖｔｈに依存せずに回路の電流を制御するバイアス手法を用いることで、トランジスタの駆動電圧Ｖｏｄを閾値電圧Ｖｔｈによらず一定に保つことができ、閾値電圧Ｖｔｈの変動がトランジスタのドレイン電流Ｉｄ及び相互コンダクタンスｇｍに与える影響を抑えることができる。

一方、係数βの変動については、ドレイン電流Ｉｄ及び相互コンダクタンスｇｍの係数として作用するため、ドレイン電流Ｉｄ又は相互コンダクタンスｇｍを一定に保つためには係数βの変動に応じて、駆動電圧Ｖｏｄが変動するような制御を行う必要がある。このような場合、トランジスタの特性のうち駆動電圧Ｖｏｄに強く依存するような特性、例えばノイズやマッチングの特性はプロセス条件及び温度により変動することになるため、別途これらの特性を考慮して特性の変動に対してマージンを持たせた回路設計が必要になる。逆に、駆動電圧Ｖｏｄを一定に保つようなバイアス状態にトランジスタを制御した場合、係数βの変動によってドレイン電流Ｉｄ及び相互コンダクタンスｇｍが変動し、回路の消費電力及び動作速度が変動する。

そこで、プロセス条件及び温度による係数βの変動に対して、トランジスタの相互コンダクタンスｇｍを一定に保つようなドレイン電流Ｉｄを生成し、回路の動作速度を一定に保つようなバイアス回路が考えられる。しかし、この場合、係数βの変動に応じてドレイン電流Ｉｄ及び駆動電圧Ｖｏｄが変動する。また、ドレイン電流Ｉｄを一定とするバイアス回路を用いた場合は、プロセス条件及び温度による係数βの変動に対してトランジスタの相互コンダクタンスｇｍ及び駆動電圧Ｖｏｄが変動する。

バイアス手法においては、プロセス条件及び温度の変動に対してトランジスタの相互コンダクタンスｇｍ、ドレイン電流Ｉｄ及び駆動電圧Ｖｏｄを同時に一定に制御することは困難である。したがって、回路設計においてはトランジスタの特性の変動を考慮して、プロセス条件及び温度の変動に対するマージンを持たせる必要がある。そのため、設計の難易度が高くなると同時に回路の高性能化が妨げられる。

本発明の実施形態は、トランジスタの特性の製造ばらつき及び／又は温度によらず、回路の消費電流、動作速度及び駆動電圧を自動的に一定に保つ半導体回路を実現する。

（第１の実施形態）
図１は、本発明の第１の実施形態による半導体回路の構成例を示すブロック図である。回路１は、バイアス回路であり、トランジスタの電流駆動能力を反映した電圧信号又は電流信号を生成する。回路２は、アナログデジタル変換回路であり、バイアス回路１が生成する信号を任意の精度でアナログ形式からデジタル形式に変換し、Ｎビットのデジタル信号を制御信号として回路３に出力する。回路３は、実際に信号処理を行う信号処理回路であり、回路の一部分又は全体は並列接続構造を持ち、それぞれ制御信号により部分的に動作状態又は非動作状態に制御される要素回路３０〜３Ｎで構成される。並列接続構造は、任意の数の要素回路３０〜３Ｎが並列に接続されてよく、また各要素回路３０〜３Ｎの回路規模は必ずしも等しい必要はなく、任意の回路規模の比で構成されてよい。例えば、信号処理回路３は、Ｎ＋１個の要素回路３０〜３Ｎからなる。要素回路３０は常に動作状態にある。要素回路３１〜３Ｎは、それぞれＮビットの制御信号毎に設けられ、Ｎビットの制御信号により動作状態又は非動作状態に制御される。

図２は、図１のバイアス回路１の構成例を示す回路図である。ｐチャネルトランジスタＭ１３は、ソースが電源電圧に接続され、ゲート及びドレインがｎチャネルトランジスタＭ１１のドレインに接続される。ｎチャネルトランジスタＭ１１は、ゲートがｎチャネルトランジスタＭ１２のゲート及びドレインに接続され、ソースが抵抗Ｒ１１を介してグランドに接続される。ｐチャネルトランジスタＭ１４は、ゲートがトランジスタＭ１３のゲート及びドレインに接続され、ソースが電源電圧に接続され、ドレインがトランジスタＭ１２のゲート及びドレインに接続される。トランジスタＭ１２のソースは、グランドに接続される。ｎチャネルトランジスタＭ１５は、ゲートがトランジスタＭ１１及びＭ１２のゲートに接続され、ソースがグランドに接続され、ドレインが電流端子Ｉ１１に接続される。

例えば、トランジスタＭ１１のチャネル幅は、トランジスタＭ１２のチャネル幅の４倍であり、トランジスタＭ１３及びＭ１４のチャネル幅は等しい。このとき、トランジスタＭ１２の相互コンダクタンスｇｍは、抵抗素子Ｒ１１の抵抗値に関連付けられ、プロセス条件及び温度によらず、一定の値に制御される。このとき、カレントミラーによりトランジスタＭ１２のドレイン電流ＩｄをトランジスタＭ１５で複製して端子Ｉ１１に出力する。抵抗素子Ｒ１１は、例えば、プロセス条件及び温度の影響を受けにくい、半導体チップ外部の抵抗素子を用いる。

このとき、バイアス回路の端子Ｉ１１の出力電流は、トランジスタの相互インダクタンスｇｍを一定に制御するような電流であるため、上式（２）から、トランジスタの駆動電圧Ｖｏｄは係数βの変動に対して反比例するように制御されている。上式（２）を次式（３）に変形し、次式（３）を上式（１）に代入すると、次式（４）になる。

Ｖｏｄ＝ｇｍ／β （３）
Ｉｄ＝ｇｍ^２／（２×β） （４）

式（４）より、相互コンダクタンスｇｍが一定であるとすると、ドレイン電流Ｉｄは係数βの変動に対して反比例することがわかる。トランジスタＭ１１、Ｍ１２及びＭ１５は、カレントミラーを構成する。端子Ｉ１１の出力電流は、トランジスタの係数βの変動に対して反比例し、係数βの変動を反映した電流信号として用いることができる。このバイアス回路は、トランジスタの相互コンダクタンスｇｍがある一定の値になるように制御される電流信号を端子Ｉ１１において生成する。

図３は、図１のアナログデジタル変換回路２の構成例を示す回路図である。ｐチャネルトランジスタＭ２１は、ソースが電源電圧に接続され、ゲート及びドレインが端子Ｉ１１に接続される。ｐチャネルトランジスタＭ２２は、ゲートがトランジスタＭ２１のゲート及びドレインに接続され、ソースが電源電圧に接続され、ドレインが端子Ｑ２１に接続される。電流源Ｉ２１は、端子Ｑ２１及びグランド間に接続される。ｐチャネルトランジスタＭ２３は、ゲートがトランジスタＭ２１及びＭ２２のゲートに接続され、ソースが電源電圧に接続され、ドレインが端子Ｑ２２に接続される。電流源Ｉ２２は、端子Ｑ２２及びグランド間に接続される。トランジスタＭ２１、Ｍ２２及びＭ２３は、カレントミラーを構成する。

図２のバイアス回路１の電流出力端子Ｉ１１の電流をトランジスタＭ２１、Ｍ２２及びＭ２３で構成したカレントミラーで複製し、基準電流源Ｉ２１及びＩ２２と比較し、出力端子Ｑ２１及びＱ２２から制御信号を出力する。バイアス回路１の端子Ｉ１１の出力電流が、基準電流源Ｉ２１の電流より大きい場合には端子Ｑ２１の制御信号がハイレベル状態、小さい場合には端子Ｑ２１の制御信号がローレベル状態になり、基準電流源Ｉ２２の電流より大きい場合には端子Ｑ２２の制御信号がハイレベル状態、小さい場合には端子Ｑ２２の制御信号がローレベル状態になる。この例は分解能が３値の例である。基準電流源Ｉ２１及びＩ２２の電流をそれぞれ適切に設定することで、端子Ｉ１１の電流を３レベルに判定することができる。

以下、端子Ｉ１１、基準電流源Ｉ２１及びＩ２２の電流をそれぞれＩ１１、Ｉ２１及びＩ２２として説明する。例えば、Ｉ２１＜Ｉ２２の場合を仮定すると、Ｉ１１＜Ｉ２１の場合には端子Ｑ２１及びＱ２２は共にローレベル状態を出力する。Ｉ２１＜Ｉ１１＜Ｉ２２の場合には、端子Ｑ２１はハイレベル状態、端子Ｑ２２はローレベル状態を出力する。Ｉ２２＜Ｉ１１の場合には、端子Ｑ２１及びＱ２２は共にハイレベル状態を出力する。このアナログデジタル変換回路２は、端子Ｉ１１のアナログ信号を、端子Ｑ２１及びＱ２２の２ビットのデジタル信号に変換する。出力端子Ｑ２１及びＱ２２には、ノイズの影響により出力が不安定になる現象を防止するために、ローパスフィルタやシュミットトリガゲートを挿入してもよい。

例えば、プロセス条件及び温度がそのばらつきにおける平均の状態、すなわちもっとも標準的な状態における端子Ｉ１１の電流をＩ０と見積もり、例えば基準電流源Ｉ２１の電流を０．７５×Ｉ０、基準電流源Ｉ２２の電流を１．２５×Ｉ０に設定すると、端子Ｉ１１の電流が標準的な場合には端子Ｑ２１はハイレベル状態、端子Ｑ２２はローレベル状態を出力する。端子Ｉ１１の電流が比較的小さい場合には、端子Ｑ２１及びＱ２２はローレベル状態を出力する。端子Ｉ１１の電流が比較的大きい場合には、端子Ｑ２１及びＱ２２はハイレベル状態を出力する。すなわち、端子Ｑ２１及びＱ２２の信号のうちハイレベル状態にある信号の数は、０〜２の範囲であり、端子Ｉ１１の電流信号の大小を反映する。

図４は、図１の要素回路３０〜３Ｎの各構成例を示す回路図である。ｐチャネルトランジスタＭ３２は、ゲートがスイッチＳ３２に接続され、ソースが電源電圧に接続され、ドレインが出力端子Ｖｏｕｔに接続される。ｎチャネルトランジスタＭ３１は、ゲートが入力端子Ｖｉｎに接続され、ドレインがスイッチＳ３１を介して出力端子Ｖｏｕｔに接続され、ソースがグランドに接続される。端子Ｑは、図３の端子Ｑ２１又はＱ２２に接続される。スイッチＳ３１は、端子Ｑがハイレベル状態になると閉じ、端子Ｑがローレベル状態になると開く。スイッチＳ３２は、端子Ｑがハイレベル状態になるとバイアス端子ＶｂｉａｓをトランジスタＭ３２のゲートに接続してトランジスタＭ３２をオンさせ、端子Ｑがローレベル状態になると電源電圧をトランジスタＭ３２のゲートに接続してトランジスタＭ３２をオフさせる。バイアス端子Ｖｂｉａｓには、バイアス電圧又はバイアス電流が供給される。

この要素回路３０〜３Ｎは、ソース接地アンプ（増幅回路）であり、入力端子Ｖｉｎの入力電圧を増幅し、出力端子Ｖｏｕｔから出力電圧を出力する。ｎチャネルトランジスタＭ３１が入力トランジスタ、ｐチャネルトランジスタＭ３２がバイアス電流を供給するトランジスタである。また、このソース接地アンプは、スイッチＳ３１及びＳ３２により動作状態又は非動作状態に切り替えられる。図の状態は動作状態を示しており、非動作状態においてはスイッチＳ３１及びＳ３２はそれぞれ異なった状態に切り替えられる。スイッチＳ３１及びＳ３２は、端子Ｑの制御信号により制御される。ここでは、端子Ｑがハイレベル状態において図の動作状態が実現され、端子Ｑがローレベル状態において非動作状態が実現される。実際には、スイッチＳ３１及びＳ３２は、トランジスタにより構成可能である。

図５は、図１の信号処理回路３の構成例を示す図である。信号処理回路３は、例えば、３個の要素回路３０、３１及び３２の並列接続構造を有する。要素回路３０、３１及び３２は、それぞれ図４の回路構成を有する。要素回路３０〜３２は、入力端子Ｖｉｎ及び出力端子Ｖｏｕｔがそれぞれ接続される。要素回路３１の制御端子Ｑには、図３の端子Ｑ２１が接続される。要素回路３２の制御端子Ｑには、図３の端子Ｑ２２が接続される。要素回路３１及び３２は、それぞれ制御端子Ｑ２１及びＱ２２の制御信号に応じて、動作状態又は非動作状態に制御される。要素回路３０の制御端子Ｑには、ハイレベル状態が常に与えられており、要素回路３０は制御端子Ｑ２１及びＱ２２の信号によらず常に動作状態にある。

このとき、ハイレベル状態の制御端子Ｑ２１及びＱ２２により動作状態におかれる要素回路３０〜３２の数は、制御端子Ｑ２１及びＱ２２のハイレベル状態の数に応じて１〜３の範囲で制御される。前述の通り、バイアス回路１の出力電流の大小を反映したハイレベル状態の数により、信号処理回路３の回路規模が制御される。信号処理回路３の動作状態の回路規模を３値の分解能でバイアス回路１の出力電流に比例させることができる。バイアス回路１の出力電流は、トランジスタの係数βの変動に反比例するため、信号処理回路３の動作状態の回路規模は同様に係数βの変動に反比例すると言え、動作状態のトランジスタのチャネル幅と個数の積とβの積によりあらわされる信号処理回路３の実効的な係数βは、プロセス条件及び温度によらず一定に保たれる。

バイアス回路１は、トランジスタの相互コンダクタンスｇｍがある一定の値になるように制御される電流信号を生成する。また、アナログデジタル変換回路２は、バイアス回路１が生成する電流信号を任意の精度で離散値に変換する。信号処理回路３は、並列接続構造をなす要素回路３０〜３Ｎのうち、動作状態に制御される要素回路３０〜３Ｎのトランジスタのチャネル幅及び個数の積の総計が、バイアス回路１の電流信号に比例するように、回路規模が制御される。

信号処理回路３は、制御端子Ｑ２１及びＱ２２の制御信号を受け取る。要素回路３１及び３２は、それぞれ制御端子Ｑ２１及びＱ２２がハイレベル状態のときに動作状態におかれ、ローレベル状態のときに非動作状態におかれる。端子Ｉ１１の電流が大きい場合には動作状態にある回路規模を大きくし、端子Ｉ１１の電流が小さい場合には動作状態にある回路規模を小さくすることができ、端子Ｉ１１の電流信号に比例した回路規模を制御することができる。

次に、係数βとチャネル幅Ｗとの関係を説明する。係数βは、次式（５）で表される。ここで、μは移動度、Ｃｏｘはゲート酸化膜の容量、Ｗはチャネル幅、Ｌはチャネル長である。

β＝μ×Ｃｏｘ×Ｗ／Ｌ （５）

バイアス回路１は、相互コンダクタンスｇｍが一定であるので、上式（４）より、係数βが小さくなると、端子Ｉ１１の電流が大きくなる。信号処理回路３は、端子Ｉ１１の電流が大きくなると、動作状態に制御されるトランジスタの個数が増える。これは、トランジスタのチャネル幅Ｗが増えることを意味し、式（５）より係数βが増えることを意味する。この制御により、実効的な係数βを一定に維持することができる。

逆に、バイアス回路１は、係数βが大きくなると、端子Ｉ１１の電流が小さくなる。信号処理回路３は、端子Ｉ１１の電流が小さくなると、動作状態に制御されるトランジスタの個数が減る。これは、トランジスタのチャネル幅Ｗが減ることを意味し、式（５）より係数βが減ることを意味する。この制御により、実効的な係数βを一定に維持することができる。

信号処理回路３は、動作状態にある要素回路３０〜３Ｎの回路規模の総計を、プロセス条件や温度により変動する係数βの値に反比例するよう制御することができる。係数βは、トランジスタのチャネル幅Ｗと個数の積に比例する値であるので、動作状態にある要素回路３０〜３Ｎの係数βの総計、すなわち信号処理回路３の実効的な係数βについては、動作状態にある要素回路３０〜３Ｎのトランジスタのチャネル幅Ｗと個数の積の総計に比例する。したがって、動作状態にある要素回路３０〜３Ｎの回路規模を、変動する係数βの値に反比例するように制御することで、信号処理回路３の実効的な係数βを一定に保つことができる。このとき、信号処理回路３の動作状態にある要素回路３０〜３Ｎの端子Ｖｂｉａｓには、一定の電流を供給することで、信号処理回路３の実効的なドレイン電流Ｉｄ、相互コンダクタンスｇｍ、駆動電圧Ｖｏｄを、プロセス条件及び温度によらず一定に制御することができる。

図９は、図５の信号処理回路の構成例に一定の電流を供給するための回路の構成例を示す回路図である。ｐチャネルトランジスタＭ７１は、ゲートが端子Ｖｂｉａｓに接続され、ソースが電源電圧に接続され、ドレインがスイッチＳ７１を介して端子Ｖｂｉａｓに接続される。ｐチャネルトランジスタＭ７２は、ゲートがトランジスタＭ７１のゲートに接続され、ソースが電源電圧に接続され、ドレインがスイッチＳ７２を介して端子Ｖｂｉａｓに接続される。ｐチャネルトランジスタＭ７３は、ゲートがトランジスタＭ７１及びＭ７２のゲートに接続され、ソースが電源電圧に接続され、ドレインがスイッチＳ７３を介して端子Ｖｂｉａｓに接続される。定電流源Ｉ７１は、端子Ｖｂｉａｓ及びグランド間に接続される。スイッチＳ７１は、制御信号としてハイレベルが入力され、要素回路３０のスイッチＳ３１と同様に、常に閉じている。スイッチＳ７２は、制御信号として端子Ｑ２１の信号が入力され、要素回路３１のスイッチＳ３１と同じ動作をする。スイッチＳ７３は、制御信号として端子Ｑ２２の信号が入力され、要素回路３２のスイッチＳ３１と同じ動作をする。すなわち、スイッチＳ７１〜Ｓ７３は、それぞれ要素回路３０〜３２のスイッチＳ３１と同じ動作を行う。また、トランジスタＭ７１〜Ｍ７３は、要素回路３０〜３２のトランジスタＭ３２と共にカレントミラーを構成する。この構成により図５の信号処理回路の構成例には、一定の電流を供給することができる。

信号処理回路３は、複数の要素回路３０〜３２が基準電流に応じて電流を複製するカレントミラーを構成する。そのカレントミラーは、制御端子Ｑ２１及びＱ２２の信号にかかわらず動作状態になる第１の要素回路３０と、制御端子Ｑ２１及びＱ２２の信号に応じて動作状態又は非動作状態になる第２の要素回路３１及び３２とを有する。端子Ｖｂｉａｓのカレントミラーの基準電流は、一定の電流である。

信号処理回路３は、並列接続構造のうち動作状態に制御可能な要素回路３１及び３２が前述のような端子Ｑ２１及びＱ２２の制御信号により制御されるので、動作状態にある要素回路３０〜３２の電流の総計を、プロセス条件及び温度によらず一定に制御することができる。

図８は、図３及び図９の一定電流源Ｉ２１，Ｉ２２及びＩ７１の各構成例を示す回路図である。差動増幅器Ａ６１は、反転入力端子が抵抗Ｒ６１を介してグランドに接続され、非反転入力端子が電圧源Ｖ６１を介してグランドに接続され、出力端子がｎチャネルトランジスタＭ６１のゲートに接続される。ｎチャネルトランジスタＭ６１は、ソースが差動増幅器Ａ６１の反転入力端子に接続され、ドレインが電流出力端子Ｉ６１に接続される。

差動増幅器Ａ６１の働きにより、反転入力端子の電圧が電圧源Ｖ６１の電圧と等しくなるように負帰還系が構成される。抵抗Ｒ６１を流れる電流は、Ｖ６１／Ｒ６１に制御される。この電流は、ｎチャネルトランジスタＭ６１の電流と共通であるから、電流出力端子Ｉ６１から取り出される電流もＶ６１／Ｒ６１に制御される。

このように、端子Ｉ６１の出力電流は、電圧源Ｖ６１及び抵抗Ｒ６１で決定されるため、電圧源Ｖ６１が示す電圧値と抵抗Ｒ６１が示す抵抗値が、製造ばらつきや温度による影響をうけないよう意図することで、一定の電流を発生することができる。実際には、電圧源Ｖ６１としては、バンドギャップリファレンス回路の出力電圧を用いることができる。また、抵抗Ｒ６１としては、製造ばらつきや温度の影響を受けにくい、半導体チップ外部の抵抗素子を用いることができる。

以上の構成で作られる端子Ｉ６１の出力電流を、カレントミラー等により任意の倍率で任意の数だけ複製することができる。この電流を基にして、図９の基準電流源Ｉ７１、図３の基準電流源Ｉ２１及びＩ２２等として用いることができる。

（第２の実施形態）
図６は、本発明の第２の実施形態によるバイアス回路１の構成例を示す回路図である。アナログデジタル変換回路２及び信号処理回路３は、第１の実施形態のものと同様である。以下、本実施形態が第１の実施形態と異なる点を説明する。

図６を参照しながら、バイアス回路１の構成を説明する。ｐチャネルトランジスタＭ４５及びＭ４６のゲートは、ｐチャネルトランジスタＭ４４のドレインに接続される。ｐチャネルトランジスタＭ４３及びＭ４４のゲートは、トランジスタＭ４３のドレインに接続される。トランジスタＭ４３〜Ｍ４６のソースは、電源電圧に接続される。ｐチャネルトランジスタＭ４８は、ゲートが電圧源Ｖ４１を介してグランドに接続され、ソースがトランジスタＭ４６のドレインに接続され、ドレインがグランドに接続される。ｐチャネルトランジスタＭ４７は、ゲート及びドレインがグランドに接続され、ソースがトランジスタＭ４５のドレインに接続される。ｎチャネルトランジスタＭ４２は、ゲートがトランジスタＭ４６のドレインに接続され、ドレインがトランジスタＭ４４のドレインに接続され、ソースがグランドに接続される。ｎチャネルトランジスタＭ４１及びＭ４９は、ゲートがトランジスタＭ４５のドレインに接続され、ソースがグランドに接続される。トランジスタＭ４１のドレインは、トランジスタＭ４３のドレインに接続される。トランジスタＭ４９のドレインは、電流端子Ｉ４１に接続される。

例えば、ｎチャネルトランジスタＭ４１のチャネル幅は、トランジスタＭ４２のチャネル幅の４倍で構成し、他のｐチャネルトランジスタＭ４３〜Ｍ４８のチャネル幅は等しい構成をとることができる。トランジスタＭ４３及びＭ４４はカレントミラーを構成し、トランジスタＭ４５及びＭ４７並びにトランジスタＭ４６及びＭ４８はソースフォロワを構成している。トランジスタＭ４８のゲートには、電圧源Ｖ４１の電圧が与えられ、トランジスタＭ４７のゲートは接地されている。

このとき、トランジスタＭ４１の駆動電圧Ｖｏｄは、トランジスタＭ４８のゲートに与える電圧源Ｖ４１の電圧と関連付けられ、プロセス条件及び温度によらず、一定の駆動電圧Ｖｏｄに制御される。このときのトランジスタＭ４１のドレイン電流をトランジスタＭ４９で複製して端子Ｉ４１に出力する。

このとき、バイアス回路１の端子Ｉ４１の出力電流は、トランジスタの駆動電圧Ｖｏｄを一定に制御するような電流であるため、上式（１）よりドレイン電流Ｉｄは係数βの変動に対して比例することがわかる。したがって、端子Ｉ４１の出力電流は、トランジスタの係数βの変動に対して比例し、係数βの変動を反映した電流信号として用いることができる。

本実施形態のアナログデジタル変換回路２は、第１の実施形態のアナログデジタル変換回路２と同様に、図３の回路を利用して構成することができる。図６のバイアス回路１の電流出力端子Ｉ４１の電流を図３の電流入力端子Ｉ１１に接続し、すでに説明した動作原理で、制御端子Ｑ２１及びＱ２２に制御信号を出力する。すなわち、例えば、Ｉ２１＜Ｉ２２の場合を仮定すると、Ｉ４１＜Ｉ２１の場合には、端子Ｑ２１及びＱ２２は共にローレベル状態を出力する。Ｉ２１＜Ｉ４１＜Ｉ２２の場合には、端子Ｑ２１はハイレベル状態、端子Ｑ２２はローレベル状態を出力する。Ｉ２２＜Ｉ４１の場合には、端子Ｑ２１及びＱ２２は共にハイレベル状態を出力する。

したがって、制御端子Ｑ２１及びＱ２２のうちハイレベル状態にある信号の数は、０〜２の範囲で端子Ｉ４１の電流信号の大小を反映する。したがって、信号処理回路３がこれら２つの制御端子Ｑ２１及びＱ２２の信号を受け取り、それぞれを受け取る要素回路３１及び３２は制御端子Ｑ２１及びＱ２２の信号がハイレベル状態のときに非動作状態におかれ、ローレベル状態のときに動作状態におかれるとすればよい。すなわち、本実施形態では、第１の実施形態に対して、図４の要素回路のスイッチＳ３１及びＳ３２が、制御端子Ｑのハイレベル及びローレベルのときの動作が逆になればよい。これにより、端子Ｉ４１の電流が大きい場合には動作状態にある回路規模を小さくし、端子Ｉ４１の電流が小さい場合には動作状態にある回路規模を大きくすることができ、電流信号に反比例した回路規模の制御をすることができる。

バイアス回路１は、駆動電圧Ｖｏｄが一定であるので、上式（１）より、係数βが小さくなると、端子Ｉ４１の電流も小さくなる。信号処理回路３は、端子Ｉ４１の電流が小さくなると、動作状態に制御されるトランジスタの個数が増える。これは、トランジスタのチャネル幅Ｗが増えることを意味し、上式（５）より係数βが増えることを意味する。この制御により、実効的な係数βを一定に維持することができる。

逆に、バイアス回路１は、係数βが大きくなると、端子Ｉ４１の電流も大きくなる。信号処理回路３は、端子Ｉ１１の電流が大きくなると、動作状態に制御されるトランジスタの個数が減る。これは、トランジスタのチャネル幅Ｗが減ることを意味し、上式（５）より係数βが減ることを意味する。この制御により、実効的な係数βを一定に維持することができる。

このとき、信号処理回路３の動作状態にある要素回路３０〜３Ｎの端子Ｖｂｉａｓには、一定の電流を供給することで、信号処理回路３の実効的なドレイン電流Ｉｄ、相互コンダクタンスｇｍ、駆動電圧Ｖｏｄを、プロセス条件及び温度によらず一定に制御することができる。

本実施形態によれば、バイアス回路１は、トランジスタの駆動電圧Ｖｏｄがある一定の値になるように制御される電流信号を生成する。アナログデジタル変換回路２は、バイアス回路１が生成する電流信号を任意の精度で離散値に変換する。信号処理回路３は、並列接続構造をなす要素回路３０〜３２のうち、動作状態に制御される要素回路のトランジスタのチャネル幅及び個数の積の総計が、バイアス回路１の電流信号に反比例するように、回路規模が制御される。

（第３の実施形態）
図７は、本発明の第３の実施形態によるアナログデジタル変換回路２の構成例を示す回路図である。バイアス回路１及び信号処理回路３は、第２の実施形態のものと同様である。以下、本実施形態が第２の実施形態と異なる点を説明する。

図７のアナログデジタル変換回路２は、図３のアナログデジタル変換回路２に対して、インバータＸ２１及びＸ２２を追加したものである。インバータＸ２１は、端子Ｑ２１及びトランジスタＭ２２のドレイン間に接続される。インバータＸ２２は、端子Ｑ２２及びトランジスタＭ２３のドレイン間に接続される。端子Ｉ１１は、図６の端子Ｉ４１に接続される。図７のアナログデジタル変換回路２は、図３のアナログデジタル変換回路２の出力端子Ｑ２１及びＱ２２の信号を反転させて出力する回路の例である。

図７の回路は、図３の回路と同様に、インバータＸ２１及びＸ２２の入力あるいは端子Ｑ２１及びＱ２２には、ノイズの影響により出力が不安定になる現象を防止するために、ローパスフィルタやシュミットトリガゲートを挿入してもよい。

例えば、Ｉ２１＜Ｉ２２の場合を仮定すると、Ｉ４１＜Ｉ２１の場合には、端子Ｑ２１及びＱ２２は共にハイレベル状態を出力する。Ｉ２１＜Ｉ４１＜Ｉ２２の場合には、端子Ｑ２１はローレベル状態、端子Ｑ２２はハイレベル状態を出力する。Ｉ２２＜Ｉ４１の場合には、端子Ｑ２１及びＱ２２は共にローレベル状態を出力する。

このとき、制御端子Ｑ２１及びＱ２２のうちローレベル状態にある信号の数は、０〜２の範囲で端子Ｉ４１の電流信号の大小を反映する。信号処理回路３は、第１の実施形態と同様に、２つの制御端子Ｑ２１及びＱ２２の信号を受け取り、それぞれを受け取る要素回路２１及び２２は制御端子Ｑ２１及びＱ２２がハイレベル状態のときに動作状態におかれ、ローレベル状態のときに非動作状態におかれる。これにより、端子Ｉ４１の電流が大きい場合には動作状態にある回路規模を小さくし、端子Ｉ４１の電流が小さい場合には動作状態にある回路規模を大きくすることができ、第２の実施形態と同様に、電流信号に反比例した回路規模の制御をすることができる。

（第４の実施形態）
図１０は、本発明の第４の実施形態による図５の信号処理回路の構成例に電流を供給するための回路の構成例を示す回路図である。端子Ｖｂｉａｓには、図９の回路の代わりに、図１０の回路を接続することができる。

ｐチャネルトランジスタＭ８１は、ソースが電源電圧に接続され、ゲート及びドレインが端子Ｖｂｉａｓ及びバイアス回路８２に接続される。バイアス回路８２は、図６のバイアス回路と同じ構成を有する。バイアス回路８２の端子Ｉ４１は、端子Ｖｂａｉｓ及びトランジスタＭ８１に接続される。

バイアス回路８２の端子Ｉ４１の出力電流を基に信号処理回路３のトランジスタがトランジスタＭ４１と同様の電流密度になるよう、バイアス電流を端子Ｉ４１に供給することにより、信号処理回路３のトランジスタを一定の駆動電圧Ｖｏｄに制御することができる。

信号処理回路３は、複数の要素回路３０〜３２が基準電流に応じて電流を複製するカレントミラーを構成する。そのカレントミラーは、制御端子Ｑ２１及びＱ２２の信号にかかわらず動作状態になる第１の要素回路３０と、制御端子Ｑ２１及びＱ２２の信号に応じて動作状態又は非動作状態になる第２の要素回路３１及び３２とを有する。端子Ｖｂｉａｓのカレントミラーの基準電流は、トランジスタの駆動電圧Ｖｏｄが一定になるように制御された電流信号に比例した電流である。

信号処理回路３は、第１〜第３の実施形態と同様に、要素回路３０〜３２の動作状態を制御することにより、動作状態にある要素回路の電流の総計を、プロセス条件及び温度によらず一定に制御することができる。

以上のように、第１〜第４の実施形態によれば、製造されたトランジスタの速度を反映した制御信号を生成するバイアス回路１を備える。信号処理回路３は、並列接続構造をもち、各要素回路３０〜３Ｎは制御信号により個別に動作状態又は非動作状態に制御される。これにより、トランジスタの特性の製造ばらつき及び温度によらず、回路の消費電流、動作速度、駆動電圧を自動的に一定に保つことができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

トランジスタの電流駆動能力に応じて動作状態又は非動作状態を制御することにより、トランジスタの特性の製造ばらつき及び／又は温度によらず、回路の消費電流、動作速度及び駆動電圧を自動的に一定に保つことができる。

Claims (10)

1. トランジスタの電流駆動能力を反映した信号を生成するバイアス回路と、
   前記信号をアナログ形式からデジタル形式に変換するアナログデジタル変換回路と、
   前記アナログデジタル変換回路により変換された信号を制御信号として、部分的に動作状態又は非動作状態に制御される信号処理回路と
   を有することを特徴とする半導体回路。
2. 前記信号処理回路は、部分的に動作状態又は非動作状態に制御される要素回路が並列に接続されていることを特徴とする請求項１記載の半導体回路。
3. 前記バイアス回路が生成する信号は、電圧信号又は電流信号であることを特徴とする請求項１記載の半導体回路。
4. 前記バイアス回路は、トランジスタの相互コンダクタンスがある一定の値になるように制御される電流信号を生成し、
   前記信号処理回路は、動作状態に制御される要素回路のトランジスタのチャネル幅及び個数の積の総計が、前記電流信号に比例することを特徴とする請求項２記載の半導体回路。
5. 前記バイアス回路は、トランジスタの駆動電圧がある一定の値になるように制御される電流信号を生成し、
   前記信号処理回路は、動作状態に制御される要素回路のトランジスタのチャネル幅及び個数の積の総計が、前記電流信号に反比例することを特徴とする請求項２記載の半導体回路。
6. 前記信号処理回路は、前記複数の要素回路が基準電流に応じて電流を複製するカレントミラーを構成することを特徴とする請求項２記載の半導体回路。
7. 前記カレントミラーは、前記制御信号にかかわらず動作状態になる第１の要素回路と、前記制御信号に応じて動作状態又は非動作状態になる第２の要素回路とを有することを特徴とする請求項６記載の半導体回路。
8. 前記基準電流は、一定の電流であることを特徴とする請求項６記載の半導体回路。
9. 前記基準電流は、トランジスタの駆動電圧が一定になるように制御された電流信号に比例した電流であることを特徴とする請求項６記載の半導体回路。
10. トランジスタの電流駆動能力を反映した信号を生成する信号生成ステップと、
    前記信号をアナログ形式からデジタル形式に変換するアナログデジタル変換ステップと、
    前記変換された信号を制御信号として、部分的に信号処理回路を動作状態又は非動作状態に制御する制御ステップと
    を有することを特徴とする半導体回路の制御方法。

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