JPH08321584A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08321584A JPH08321584A JP7128498A JP12849895A JPH08321584A JP H08321584 A JPH08321584 A JP H08321584A JP 7128498 A JP7128498 A JP 7128498A JP 12849895 A JP12849895 A JP 12849895A JP H08321584 A JPH08321584 A JP H08321584A
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- voltage
- output terminal
- reference voltage
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- Control Of Voltage And Current In General (AREA)
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Abstract
(57)【要約】
【目的】
【構成】 基準電圧発生回路１と、この基準電圧発生回
路の出力端子に接続された基準電圧トリミング回路２
と、基準電圧トリミング回路２の出力端子に接続された
抵抗Ｒ1と容量Ｃ1からなるフィルタ３と、上記フィルタ
３に接続されたバッファアンプＡＭＰ２と、このバッフ
ァアンプの出力端子にソースが接続された第１導電型の
ＭＯＳＦＥＴ Ｍ１と、上記基準電圧トリミング回路２
の出力端子に接続されたしきい値キャンセル型バイアス
回路４と、このしきい値キャンセル型バイアス回路の出
力電圧がゲートに入力され上記ＭＯＳＦＥＴ Ｍ１のド
レインにドレインが接続されソースが電源Ｖ1に接続さ
れた第２導電型のＭＯＳＦＥＴＭ２と、上記ＭＯＳＦＥ
Ｔ Ｍ１のドレイン電圧を入力とするバッファアンプＡ
ＭＰ３とから構成された内部信号中心電圧発生回路。 【効果】 入力信号の振幅範囲を大きくすることができ
るとともに、製造ばらつきによる信号歪みの少ないアナ
ログ回路を実現することができる。
路の出力端子に接続された基準電圧トリミング回路２
と、基準電圧トリミング回路２の出力端子に接続された
抵抗Ｒ1と容量Ｃ1からなるフィルタ３と、上記フィルタ
３に接続されたバッファアンプＡＭＰ２と、このバッフ
ァアンプの出力端子にソースが接続された第１導電型の
ＭＯＳＦＥＴ Ｍ１と、上記基準電圧トリミング回路２
の出力端子に接続されたしきい値キャンセル型バイアス
回路４と、このしきい値キャンセル型バイアス回路の出
力電圧がゲートに入力され上記ＭＯＳＦＥＴ Ｍ１のド
レインにドレインが接続されソースが電源Ｖ1に接続さ
れた第２導電型のＭＯＳＦＥＴＭ２と、上記ＭＯＳＦＥ
Ｔ Ｍ１のドレイン電圧を入力とするバッファアンプＡ
ＭＰ３とから構成された内部信号中心電圧発生回路。 【効果】 入力信号の振幅範囲を大きくすることができ
るとともに、製造ばらつきによる信号歪みの少ないアナ
ログ回路を実現することができる。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳＦＥＴにより
構成された半導体集積回路さらにはアナログＬＳＩにお
ける内部信号中心電圧発生回路に適用して有効な技術に
関するものである。
構成された半導体集積回路さらにはアナログＬＳＩにお
ける内部信号中心電圧発生回路に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】アナログＬＳＩは、図６に示すような差
動増幅回路（以下、差動アンプと称する）と抵抗、容量
を組み合わせて各種フィルタ回路や図７に示されている
ような演算回路等を構成し、入力アナログ信号を処理す
るように構成されている。従来のアナログＬＳＩにおい
ては、内部信号の中心電圧となる基準電圧（いわゆるア
ナロググランド）が固定されていた。
動増幅回路（以下、差動アンプと称する）と抵抗、容量
を組み合わせて各種フィルタ回路や図７に示されている
ような演算回路等を構成し、入力アナログ信号を処理す
るように構成されている。従来のアナログＬＳＩにおい
ては、内部信号の中心電圧となる基準電圧（いわゆるア
ナロググランド）が固定されていた。
【０００３】
【発明が解決しようとする課題】半導体集積回路にあっ
ては、製造ばらつきや温度変動によって回路を構成する
ＭＯＳＦＥＴ等の素子の特性（例えばしきい値電圧）が
変動することが知られている。ＭＯＳＦＥＴからなる図
６に示されているような差動アンプにおいては、信号に
歪みを与えないで増幅できる入力信号ＶINの振幅範囲
（上限と下限）が図５に示すように変化してしまう。そ
のため、一方の入力端子に印加される内部信号中心電圧
ＶAGが固定された状態でＭＯＳＦＥＴのしきい値電圧Ｖ
thpが変動すると、入力信号の振幅の許容範囲が狭くさ
れてしまったり、出力信号に歪みが生じたりするという
問題点があることが明らかになった。
ては、製造ばらつきや温度変動によって回路を構成する
ＭＯＳＦＥＴ等の素子の特性（例えばしきい値電圧）が
変動することが知られている。ＭＯＳＦＥＴからなる図
６に示されているような差動アンプにおいては、信号に
歪みを与えないで増幅できる入力信号ＶINの振幅範囲
（上限と下限）が図５に示すように変化してしまう。そ
のため、一方の入力端子に印加される内部信号中心電圧
ＶAGが固定された状態でＭＯＳＦＥＴのしきい値電圧Ｖ
thpが変動すると、入力信号の振幅の許容範囲が狭くさ
れてしまったり、出力信号に歪みが生じたりするという
問題点があることが明らかになった。
【０００４】この発明の目的は、入力信号の振幅範囲を
大きくすることができるとともに、製造ばらつきによる
信号歪みの少ないアナログ回路を提供することにある。
大きくすることができるとともに、製造ばらつきによる
信号歪みの少ないアナログ回路を提供することにある。
【０００５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００７】すなわち、基準電圧発生回路と、該基準電
圧発生回路の出力端子に接続された基準電圧トリミング
回路と、該基準電圧トリミング回路の出力端子に接続さ
れた抵抗と容量とからなるフィルタ回路と、該フィルタ
回路に接続されたバッファアンプと、該バッファアンプ
の出力端子がソースに接続されるとともにゲートとドレ
インが結合された第１導電型のＭＯＳＦＥＴ（Ｍ１）
と、上記基準電圧トリミング回路の出力端子が入力端子
に接続されたしきい値キャンセル型バイアス回路と、該
しきい値キャンセル型バイアス回路の出力電圧がゲート
に入力されるとともに上記第１導電型ＭＯＳＦＥＴとド
レイン同士が共通接続されソースが電源端子に接続され
た第２導電型のＭＯＳＦＥＴ（Ｍ２）と、上記第１導電
型ＭＯＳＦＥＴのゲート，ドレイン共通端子に接続され
た第２のバッファアンプとにより基準電圧となる内部信
号中心電圧（ＶAG）を発生させる内部信号中心電圧自動
調整回路を構成するようにしたものである。
圧発生回路の出力端子に接続された基準電圧トリミング
回路と、該基準電圧トリミング回路の出力端子に接続さ
れた抵抗と容量とからなるフィルタ回路と、該フィルタ
回路に接続されたバッファアンプと、該バッファアンプ
の出力端子がソースに接続されるとともにゲートとドレ
インが結合された第１導電型のＭＯＳＦＥＴ（Ｍ１）
と、上記基準電圧トリミング回路の出力端子が入力端子
に接続されたしきい値キャンセル型バイアス回路と、該
しきい値キャンセル型バイアス回路の出力電圧がゲート
に入力されるとともに上記第１導電型ＭＯＳＦＥＴとド
レイン同士が共通接続されソースが電源端子に接続され
た第２導電型のＭＯＳＦＥＴ（Ｍ２）と、上記第１導電
型ＭＯＳＦＥＴのゲート，ドレイン共通端子に接続され
た第２のバッファアンプとにより基準電圧となる内部信
号中心電圧（ＶAG）を発生させる内部信号中心電圧自動
調整回路を構成するようにしたものである。
【０００８】また、望ましくは、上記第２導電型のＭＯ
ＳＦＥＴ（Ｍ２）と並列に接続され、上記基準電圧トリ
ミング回路の出力電圧がゲートに入力されるようにされ
た第２導電型のＭＯＳＦＥＴ（Ｍ３）を別個に設ける。
ＳＦＥＴ（Ｍ２）と並列に接続され、上記基準電圧トリ
ミング回路の出力電圧がゲートに入力されるようにされ
た第２導電型のＭＯＳＦＥＴ（Ｍ３）を別個に設ける。
【０００９】さらに、上記中心電圧自動調整回路に、電
源電圧間に直列に接続された複数の抵抗からなる抵抗分
圧回路と、この抵抗分圧回路で形成された電圧を受ける
フィルタ回路と、該フィルタ回路に接続されたバッファ
アンプと、該バッファアンプの出力端子に接続された第
１の抵抗およびこの第１抵抗と一端が接続され他端が上
記中心電圧自動調整回路の出力端子に接続された第２の
抵抗からなる加算回路と、この加算回路に接続されたフ
ィルタ回路と、該フィルタ回路に接続されたバッファア
ンプとにより構成されたレベルシフト回路を付加するよ
うにする。
源電圧間に直列に接続された複数の抵抗からなる抵抗分
圧回路と、この抵抗分圧回路で形成された電圧を受ける
フィルタ回路と、該フィルタ回路に接続されたバッファ
アンプと、該バッファアンプの出力端子に接続された第
１の抵抗およびこの第１抵抗と一端が接続され他端が上
記中心電圧自動調整回路の出力端子に接続された第２の
抵抗からなる加算回路と、この加算回路に接続されたフ
ィルタ回路と、該フィルタ回路に接続されたバッファア
ンプとにより構成されたレベルシフト回路を付加するよ
うにする。
【００１０】
【作用】上記のような回路構成によれば、製造ばらつき
もしくは温度変動で回路を構成するＭＯＳＦＥＴのしき
い値が変動すると内部信号中心電圧も同じように変動す
るため、この内部信号中心電圧を基準電圧として一方の
入力端子に受ける差動アンプにおいては、入力信号の振
幅範囲が制限されたり出力信号が歪んだりすることがな
い。
もしくは温度変動で回路を構成するＭＯＳＦＥＴのしき
い値が変動すると内部信号中心電圧も同じように変動す
るため、この内部信号中心電圧を基準電圧として一方の
入力端子に受ける差動アンプにおいては、入力信号の振
幅範囲が制限されたり出力信号が歪んだりすることがな
い。
【００１１】また、上記第２導電型のＭＯＳＦＥＴと並
列に、上記基準電圧トリミング回路の出力電圧がゲート
に入力されるようにされた第２導電型のＭＯＳＦＥＴを
設けることにより、ＣＭＯＳアナログＬＳＩにおいて
は、第１導電型と第２導電型のいずれのＭＯＳＦＥＴの
しきい値の変動に対しても内部信号中心電圧を依存させ
ることができる。
列に、上記基準電圧トリミング回路の出力電圧がゲート
に入力されるようにされた第２導電型のＭＯＳＦＥＴを
設けることにより、ＣＭＯＳアナログＬＳＩにおいて
は、第１導電型と第２導電型のいずれのＭＯＳＦＥＴの
しきい値の変動に対しても内部信号中心電圧を依存させ
ることができる。
【００１２】さらに、上記中心電圧自動調整回路に、抵
抗分圧回路と第１のフィルタ回路と第１のバッファアン
プと加算回路と第２のフィルタ回路と第２のバッファア
ンプとにより構成されたレベルシフト回路を付加するこ
とにより、中心電圧自動調整回路で発生される内部中心
電圧の変動に依存しない出力中心電圧を得ることができ
る。
抗分圧回路と第１のフィルタ回路と第１のバッファアン
プと加算回路と第２のフィルタ回路と第２のバッファア
ンプとにより構成されたレベルシフト回路を付加するこ
とにより、中心電圧自動調整回路で発生される内部中心
電圧の変動に依存しない出力中心電圧を得ることができ
る。
【００１３】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１４】図１は、この発明の内部信号中心電圧自動
調整回路の一実施例を示したものである。この実施例の
内部信号中心電圧自動調整回路は、例えばバンドギャッ
プリファレンス回路のような定電圧回路からなる基準電
圧発生回路１と、この基準電圧発生回路１から出力され
る基準電圧Ｖrefが差動アンプＡＭＰ１の非反転入力端
子に入力され出力端子と低電位側電源電圧Ｖ１との間に
接続されたラダー抵抗Ｒｄの任意のノード電位がスイッ
チＳＷ１，‥‥，ＳＷｎを介して上記差動アンプＡＭＰ
１の反転入力端子に入力されるように接続された基準電
圧トリミング回路２と、該基準電圧トリミング回路２の
出力電圧ＶA1が入力されるようにされたフィルタ３と、
該フィルタ３の出力電圧ＶA2が入力されるようにされた
第１のバッファアンプＡＭＰ２と、該バッファアンプＡ
ＭＰ２の出力端子と電源電圧Ｖ１との間に直列接続され
たＰチャンネル型ＭＯＳＦＥＴ Ｍ１およびＮチャンネ
ル型ＭＯＳＦＥＴ Ｍ２と、上記ラダー抵抗Ｒｄと上記
ＭＯＳＦＥＴ Ｍ２のゲートとの間に接続されたしきい
値キャンセル型バイアス回路４と、上記ＭＯＳＦＥＴ
Ｍ１のドレイン電圧が非反転入力端子に供給されるよう
に接続された第２のバッファアンプＡＭＰ３とから構成
されている。
調整回路の一実施例を示したものである。この実施例の
内部信号中心電圧自動調整回路は、例えばバンドギャッ
プリファレンス回路のような定電圧回路からなる基準電
圧発生回路１と、この基準電圧発生回路１から出力され
る基準電圧Ｖrefが差動アンプＡＭＰ１の非反転入力端
子に入力され出力端子と低電位側電源電圧Ｖ１との間に
接続されたラダー抵抗Ｒｄの任意のノード電位がスイッ
チＳＷ１，‥‥，ＳＷｎを介して上記差動アンプＡＭＰ
１の反転入力端子に入力されるように接続された基準電
圧トリミング回路２と、該基準電圧トリミング回路２の
出力電圧ＶA1が入力されるようにされたフィルタ３と、
該フィルタ３の出力電圧ＶA2が入力されるようにされた
第１のバッファアンプＡＭＰ２と、該バッファアンプＡ
ＭＰ２の出力端子と電源電圧Ｖ１との間に直列接続され
たＰチャンネル型ＭＯＳＦＥＴ Ｍ１およびＮチャンネ
ル型ＭＯＳＦＥＴ Ｍ２と、上記ラダー抵抗Ｒｄと上記
ＭＯＳＦＥＴ Ｍ２のゲートとの間に接続されたしきい
値キャンセル型バイアス回路４と、上記ＭＯＳＦＥＴ
Ｍ１のドレイン電圧が非反転入力端子に供給されるよう
に接続された第２のバッファアンプＡＭＰ３とから構成
されている。
【００１５】上記Ｐチャンネル型ＭＯＳＦＥＴ Ｍ１は
そのゲートとドレインとが結合されている。上記のしき
い値キャンセル型バイアス回路４は、例えば図２に示す
ように構成されている。すなわち、上記基準電圧トリミ
ング回路２の出力電圧ＶBがゲートに入力されソースが
低電位側の電源電圧Ｖ1に接続されたＮチャンネル型Ｍ
ＯＳＦＥＴ ＭＢ１と、上記ＭＯＳＦＥＴ ＭＢ１のド
レインにドレインおよびゲートが接続されソースが高電
位側の電源電圧Ｖ2に接続されたＰチャンネル型ＭＯＳ
ＦＥＴ ＭＢ２と、該ＭＯＳＦＥＴ ＭＢ２とゲートが
共通接続されソースが電源電圧Ｖ2に接続されたＰチャ
ンネル型ＭＯＳＦＥＴ ＭＢ３と、該ＭＯＳＦＥＴ Ｍ
Ｂ３のドレインにドレインおよびゲートが接続されたＮ
チャンネル型ＭＯＳＦＥＴ ＭＢ４と、該ＭＯＳＦＥＴ
ＭＢ４のソースにドレインおよびゲートが接続されソ
ースが電源電圧Ｖ1に接続されたＮチャンネル型ＭＯＳ
ＦＥＴ ＭＢ５と、該ＭＯＳＦＥＴ ＭＢ５とゲートが
共通に接続されソースが電源電圧Ｖ1に接続されたＮチ
ャンネル型ＭＯＳＦＥＴ ＭＢ６と、該ＭＯＳＦＥＴ
ＭＢ６のドレインにドレインおよびゲートが接続されソ
ースが電源電圧Ｖ2に接続されたＰチャンネル型ＭＯＳ
ＦＥＴ ＭＢ７と、該ＭＯＳＦＥＴ ＭＢ７とゲートが
共通に接続され電源電圧Ｖ2にソースが接続されたＰチ
ャンネル型ＭＯＳＦＥＴ ＭＢ８と、該ＭＯＳＦＥＴ
ＭＢ８のドレインにゲートとドレインが接続されソース
が電源電圧Ｖ1に接続されたＮチャンネル型ＭＯＳＦＥ
Ｔ ＭＢ９とから構成され、このＭＯＳＦＥＴ ＭＢ９
のドレインが出力端子ＶGNに接続されている。
そのゲートとドレインとが結合されている。上記のしき
い値キャンセル型バイアス回路４は、例えば図２に示す
ように構成されている。すなわち、上記基準電圧トリミ
ング回路２の出力電圧ＶBがゲートに入力されソースが
低電位側の電源電圧Ｖ1に接続されたＮチャンネル型Ｍ
ＯＳＦＥＴ ＭＢ１と、上記ＭＯＳＦＥＴ ＭＢ１のド
レインにドレインおよびゲートが接続されソースが高電
位側の電源電圧Ｖ2に接続されたＰチャンネル型ＭＯＳ
ＦＥＴ ＭＢ２と、該ＭＯＳＦＥＴ ＭＢ２とゲートが
共通接続されソースが電源電圧Ｖ2に接続されたＰチャ
ンネル型ＭＯＳＦＥＴ ＭＢ３と、該ＭＯＳＦＥＴ Ｍ
Ｂ３のドレインにドレインおよびゲートが接続されたＮ
チャンネル型ＭＯＳＦＥＴ ＭＢ４と、該ＭＯＳＦＥＴ
ＭＢ４のソースにドレインおよびゲートが接続されソ
ースが電源電圧Ｖ1に接続されたＮチャンネル型ＭＯＳ
ＦＥＴ ＭＢ５と、該ＭＯＳＦＥＴ ＭＢ５とゲートが
共通に接続されソースが電源電圧Ｖ1に接続されたＮチ
ャンネル型ＭＯＳＦＥＴ ＭＢ６と、該ＭＯＳＦＥＴ
ＭＢ６のドレインにドレインおよびゲートが接続されソ
ースが電源電圧Ｖ2に接続されたＰチャンネル型ＭＯＳ
ＦＥＴ ＭＢ７と、該ＭＯＳＦＥＴ ＭＢ７とゲートが
共通に接続され電源電圧Ｖ2にソースが接続されたＰチ
ャンネル型ＭＯＳＦＥＴ ＭＢ８と、該ＭＯＳＦＥＴ
ＭＢ８のドレインにゲートとドレインが接続されソース
が電源電圧Ｖ1に接続されたＮチャンネル型ＭＯＳＦＥ
Ｔ ＭＢ９とから構成され、このＭＯＳＦＥＴ ＭＢ９
のドレインが出力端子ＶGNに接続されている。
【００１６】上記のように構成されたしきい値キャンセ
ル型バイアス回路４は、ＭＯＳＦＥＴ ＭＢ２とＭＢ
３、ＭＢ５とＭＢ６、ＭＢ７とＭＢ８がそれぞれカレン
トミラー回路を構成しており、ＭＯＳＦＥＴ ＭＢ１に
流れる電流をＩMB1、ＭＯＳＦＥＴ ＭＢ５に流れる電
流ＩMB5、ＭＯＳＦＥＴ ＭＢ６に流れる電流をＩMB6と
すると、
ル型バイアス回路４は、ＭＯＳＦＥＴ ＭＢ２とＭＢ
３、ＭＢ５とＭＢ６、ＭＢ７とＭＢ８がそれぞれカレン
トミラー回路を構成しており、ＭＯＳＦＥＴ ＭＢ１に
流れる電流をＩMB1、ＭＯＳＦＥＴ ＭＢ５に流れる電
流ＩMB5、ＭＯＳＦＥＴ ＭＢ６に流れる電流をＩMB6と
すると、
【００１７】
【数１】
【００１８】と表される。ここで、αはα＝（β／２）
（Ｗ／Ｌ）で表される定数（Ｗ／ＬはＭＯＳＦＥＴのゲ
ート幅とゲート長の比）であり、ＶthNはＮチャンネル
型ＭＯＳＦＥＴのしきい値電圧、ＶGSは対応するＭＯＳ
ＦＥＴのゲート・ソース間電圧である。上記（１）
（２）（３）式から、
（Ｗ／Ｌ）で表される定数（Ｗ／ＬはＭＯＳＦＥＴのゲ
ート幅とゲート長の比）であり、ＶthNはＮチャンネル
型ＭＯＳＦＥＴのしきい値電圧、ＶGSは対応するＭＯＳ
ＦＥＴのゲート・ソース間電圧である。上記（１）
（２）（３）式から、
【００１９】
【数２】
【００２０】となる。上記数２の式（４）から４α1＝
α5にすると、ＩMB6は、ＶthNの変動の影響を受けない
電流が流れることが分かる。さらに、電流ＩMB6が流れ
るＭＯＳＦＥＴ ＭＢ７とＭＢ８とがカレントミラー接
続されているため、ＭＢ９を流れる電流もＶthNの変動
の影響を受けず一定となる。
α5にすると、ＩMB6は、ＶthNの変動の影響を受けない
電流が流れることが分かる。さらに、電流ＩMB6が流れ
るＭＯＳＦＥＴ ＭＢ７とＭＢ８とがカレントミラー接
続されているため、ＭＢ９を流れる電流もＶthNの変動
の影響を受けず一定となる。
【００２１】従って、上記しきい値キャンセル型バイア
ス回路４の出力電圧ＶGNを上記Ｎチャンネル型ＭＯＳＦ
ＥＴ Ｍ２のゲートに入力することにより、Ｍ２とＭＢ
９がカレントミラーを構成し、Ｍ２を流れる電流もＶth
Nの変動の影響を受けず一定となり、ＭＯＳＦＥＴ Ｍ
２のＶE（＝ＶGS−Ｖth）は一定に保たれる。これによ
って、上記ＭＯＳＦＥＴ Ｍ２のゲート電圧ＶA4は、ド
レイン電圧ＶA3よりもＶE＋ＶthPだけ低い電圧となる。
すなわち、 ＶA4＝ＶA3−（ＶE＋ＶthP） ＝ＶA3−（ＶE＋Ｖthp(TYP)±△Ｖthp） 式（５） となる。ここで、Ｖthp(TYP)は、設計どおり形成された
ＭＯＳＦＥＴが、想定した温度条件下で動作するときの
典型的なしきい値電圧である。
ス回路４の出力電圧ＶGNを上記Ｎチャンネル型ＭＯＳＦ
ＥＴ Ｍ２のゲートに入力することにより、Ｍ２とＭＢ
９がカレントミラーを構成し、Ｍ２を流れる電流もＶth
Nの変動の影響を受けず一定となり、ＭＯＳＦＥＴ Ｍ
２のＶE（＝ＶGS−Ｖth）は一定に保たれる。これによ
って、上記ＭＯＳＦＥＴ Ｍ２のゲート電圧ＶA4は、ド
レイン電圧ＶA3よりもＶE＋ＶthPだけ低い電圧となる。
すなわち、 ＶA4＝ＶA3−（ＶE＋ＶthP） ＝ＶA3−（ＶE＋Ｖthp(TYP)±△Ｖthp） 式（５） となる。ここで、Ｖthp(TYP)は、設計どおり形成された
ＭＯＳＦＥＴが、想定した温度条件下で動作するときの
典型的なしきい値電圧である。
【００２２】上記式（５）において、バッファアンプＡ
ＭＰ２の出力電圧ＶA3は一定である。また、バッファア
ンプＡＭＰ３はボルテージフォロワとして動作するの
で、その出力電圧ＶAGは入力電圧ＶA4と等しい。従っ
て、式（５）よりバッファアンプＡＭＰ３の出力電圧Ｖ
AGは、しきい値Ｖthpの変動△Ｖthpに合わせて変動する
ことが分かる。そのため、上記出力電圧ＶAGを図６の差
動アンプ等の入力端子に基準電圧として供給すれば、内
部信号中心電圧ＶAGは図４に示すようにＭＯＳＦＥＴの
しきい値Ｖthpの変動に応じて変動するので、ＭＯＳＦ
ＥＴのしきい値Ｖthpの変動により差動アンプの入力信
号ＶINの振幅範囲が制限されることがないとともに、し
きい値が変動しても振幅許容範囲内では出力信号が歪ん
だりすることがない。
ＭＰ２の出力電圧ＶA3は一定である。また、バッファア
ンプＡＭＰ３はボルテージフォロワとして動作するの
で、その出力電圧ＶAGは入力電圧ＶA4と等しい。従っ
て、式（５）よりバッファアンプＡＭＰ３の出力電圧Ｖ
AGは、しきい値Ｖthpの変動△Ｖthpに合わせて変動する
ことが分かる。そのため、上記出力電圧ＶAGを図６の差
動アンプ等の入力端子に基準電圧として供給すれば、内
部信号中心電圧ＶAGは図４に示すようにＭＯＳＦＥＴの
しきい値Ｖthpの変動に応じて変動するので、ＭＯＳＦ
ＥＴのしきい値Ｖthpの変動により差動アンプの入力信
号ＶINの振幅範囲が制限されることがないとともに、し
きい値が変動しても振幅許容範囲内では出力信号が歪ん
だりすることがない。
【００２３】さらに、図３に示すように、上記ＭＯＳＦ
ＥＴ Ｍ１のドレインと電源電圧Ｖ１との間にＭ１と並
列にＮチャンネル型ＭＯＳＦＥＴ Ｍ３を設け、そのゲ
ートに基準電圧トリミング回路２の出力電圧ＶBを入力
するように構成すると良い。このようにすると、ＭＯＳ
ＦＥＴ Ｍ３のしきい値ＶthNが高くなるとＭＯＳＦＥ
Ｔ Ｍ１に流れる電流が減少してドレイン電圧ＶA4すな
わちＶAGが上昇し、逆にＭＯＳＦＥＴ Ｍ３のしきい値
ＶthNが低くなるとＭＯＳＦＥＴ Ｍ１に流れる電流が増
加してドレイン電圧ＶA4すなわちＶAGが降下するため、
バッファアンプＡＭＰ３の出力電圧ＶAGをＮチャンネル
型ＭＯＳＦＥＴのしきい値ＶthNの変動にも依存させる
ことが可能となる。
ＥＴ Ｍ１のドレインと電源電圧Ｖ１との間にＭ１と並
列にＮチャンネル型ＭＯＳＦＥＴ Ｍ３を設け、そのゲ
ートに基準電圧トリミング回路２の出力電圧ＶBを入力
するように構成すると良い。このようにすると、ＭＯＳ
ＦＥＴ Ｍ３のしきい値ＶthNが高くなるとＭＯＳＦＥ
Ｔ Ｍ１に流れる電流が減少してドレイン電圧ＶA4すな
わちＶAGが上昇し、逆にＭＯＳＦＥＴ Ｍ３のしきい値
ＶthNが低くなるとＭＯＳＦＥＴ Ｍ１に流れる電流が増
加してドレイン電圧ＶA4すなわちＶAGが降下するため、
バッファアンプＡＭＰ３の出力電圧ＶAGをＮチャンネル
型ＭＯＳＦＥＴのしきい値ＶthNの変動にも依存させる
ことが可能となる。
【００２４】また、図３には本発明の他の実施例が示さ
れている。この実施例は、例えば音声処理用ＬＳＩのよ
うな回路に適用したもので、正弦波用のディジタル信号
がＤ／Ａ変換器２１でアナログ信号に変換され、フィル
タ２２を通して正弦波信号としてアンプＡＭＰ６の反転
入力端子に入力され増幅されるようにされている。この
実施例では、内部信号中心電圧自動調整回路の出力電圧
ＶAGを、レベルシフト回路１０の加算部に抵抗Ｒ６を介
して入力して、このレベルシフト回路１０の出力電圧Ｖ
Cを上記反転アンプＡＭＰ６の非反転入力端子に入力す
るようにしている。レベルシフト回路１０に入力される
出力電圧ＶAGを、図１に示されている内部信号中心電圧
自動調整回路（ＭＯＳＦＥＴ Ｍ３を有しないタイプ）
から供給するようにしてもよいことは言うまでもない。
れている。この実施例は、例えば音声処理用ＬＳＩのよ
うな回路に適用したもので、正弦波用のディジタル信号
がＤ／Ａ変換器２１でアナログ信号に変換され、フィル
タ２２を通して正弦波信号としてアンプＡＭＰ６の反転
入力端子に入力され増幅されるようにされている。この
実施例では、内部信号中心電圧自動調整回路の出力電圧
ＶAGを、レベルシフト回路１０の加算部に抵抗Ｒ６を介
して入力して、このレベルシフト回路１０の出力電圧Ｖ
Cを上記反転アンプＡＭＰ６の非反転入力端子に入力す
るようにしている。レベルシフト回路１０に入力される
出力電圧ＶAGを、図１に示されている内部信号中心電圧
自動調整回路（ＭＯＳＦＥＴ Ｍ３を有しないタイプ）
から供給するようにしてもよいことは言うまでもない。
【００２５】上記レベルシフト回路１０は、特に制限さ
れないが、電源電圧Ｖ１とＶ２との間に直列に接続され
た抵抗Ｒ２とＲ３とからなる抵抗分圧回路１１と、抵抗
Ｒ４と容量Ｃ２とからなるフィルタ１２と、バッファア
ンプＡＭＰ４と、抵抗Ｒ５とＲ６とからなる加算回路１
３と、抵抗Ｒ７と容量Ｃ３とからなるフィルタ１４と、
バッファアンプＡＭＰ５とにより構成されている。ここ
でレベルシフト回路１０の出力電圧ＶCは、 ＶC＝１／２・｛１／２・（Ｖ1＋Ｖ2）＋ＶAG｝ 式（６） で示され、反転アンプＡＭＰ６を通した後のアナログ信
号の出力中心電圧ＶDは ＶD＝２・ＶC−ＶAG 式（７） で示される。上記式（６）を式（７）に代入することに
より、 ＶD＝１／２・（Ｖ1＋Ｖ2）＋ＶAG−ＶAG ＝１／２・（Ｖ1＋Ｖ2） 式（８） となり、内部中心電圧ＶAGの変動に依存しない出力中心
電圧ＶDが得られることが分かる。これによって、図３
のアンプＡＭＰ６からは、出力中心電圧が電源電圧Ｖ１
とＶ２の中間に固定された信号（正弦波）が得られる。
信号を受ける側の回路にとっては、信号の中心電圧がＭ
ＯＳＦＥＴのしきい値の変動に応じて変動するよりも、
電源電圧Ｖ１とＶ２の中間に固定されていた方が望まし
いためである。
れないが、電源電圧Ｖ１とＶ２との間に直列に接続され
た抵抗Ｒ２とＲ３とからなる抵抗分圧回路１１と、抵抗
Ｒ４と容量Ｃ２とからなるフィルタ１２と、バッファア
ンプＡＭＰ４と、抵抗Ｒ５とＲ６とからなる加算回路１
３と、抵抗Ｒ７と容量Ｃ３とからなるフィルタ１４と、
バッファアンプＡＭＰ５とにより構成されている。ここ
でレベルシフト回路１０の出力電圧ＶCは、 ＶC＝１／２・｛１／２・（Ｖ1＋Ｖ2）＋ＶAG｝ 式（６） で示され、反転アンプＡＭＰ６を通した後のアナログ信
号の出力中心電圧ＶDは ＶD＝２・ＶC−ＶAG 式（７） で示される。上記式（６）を式（７）に代入することに
より、 ＶD＝１／２・（Ｖ1＋Ｖ2）＋ＶAG−ＶAG ＝１／２・（Ｖ1＋Ｖ2） 式（８） となり、内部中心電圧ＶAGの変動に依存しない出力中心
電圧ＶDが得られることが分かる。これによって、図３
のアンプＡＭＰ６からは、出力中心電圧が電源電圧Ｖ１
とＶ２の中間に固定された信号（正弦波）が得られる。
信号を受ける側の回路にとっては、信号の中心電圧がＭ
ＯＳＦＥＴのしきい値の変動に応じて変動するよりも、
電源電圧Ｖ１とＶ２の中間に固定されていた方が望まし
いためである。
【００２６】なお、上記実施例において、内部信号中心
電圧のレベルは、例えば電源電圧Ｖ１として−３Ｖのよ
うな負電源を用い電源電圧Ｖ２として３Ｖのような正電
源を用いる場合は０Ｖとされ、電源電圧Ｖ１を０Ｖとし
電源電圧Ｖ２を５Ｖとするような場合には電源電圧Ｖ１
とＶ２の中間の２．５Ｖのような電位とされる。
電圧のレベルは、例えば電源電圧Ｖ１として−３Ｖのよ
うな負電源を用い電源電圧Ｖ２として３Ｖのような正電
源を用いる場合は０Ｖとされ、電源電圧Ｖ１を０Ｖとし
電源電圧Ｖ２を５Ｖとするような場合には電源電圧Ｖ１
とＶ２の中間の２．５Ｖのような電位とされる。
【００２７】以上説明したように、この発明は、基準電
圧発生回路と、該基準電圧発生回路の出力端子に接続さ
れた基準電圧トリミング回路と、該基準電圧トリミング
回路の出力端子に接続された抵抗と容量とからなるフィ
ルタ回路と、該フィルタ回路に接続されたバッファアン
プと、該バッファアンプの出力端子がソースに接続され
るとともにゲートとドレインが結合された第１導電型の
ＭＯＳＦＥＴと、上記基準電圧トリミング回路の出力端
子が入力端子に接続されたしきい値キャンセル型バイア
ス回路と、該しきい値キャンセル型バイアス回路の出力
電圧がゲートに入力されるとともに上記第１導電型ＭＯ
ＳＦＥＴとドレイン同士が共通接続され、ソースが電源
端子に接続された第２導電型のＭＯＳＦＥＴと、上記第
１導電型ＭＯＳＦＥＴのゲート，ドレイン共通端子に接
続された第２のバッファアンプとにより基準電圧となる
内部信号中心電圧を発生させる内部信号中心電圧自動調
整回路を構成するようにしたので、製造ばらつきもしく
は温度の変動で回路を構成するＭＯＳＦＥＴのしきい値
が変動しても発生される内部信号中心電圧も同じように
変動するため、この内部信号中心電圧を基準電圧として
一方の入力端子に受ける差動アンプにおいては、入力信
号の振幅範囲が制限されたり出力信号が歪んだりするこ
とがないという効果がある。
圧発生回路と、該基準電圧発生回路の出力端子に接続さ
れた基準電圧トリミング回路と、該基準電圧トリミング
回路の出力端子に接続された抵抗と容量とからなるフィ
ルタ回路と、該フィルタ回路に接続されたバッファアン
プと、該バッファアンプの出力端子がソースに接続され
るとともにゲートとドレインが結合された第１導電型の
ＭＯＳＦＥＴと、上記基準電圧トリミング回路の出力端
子が入力端子に接続されたしきい値キャンセル型バイア
ス回路と、該しきい値キャンセル型バイアス回路の出力
電圧がゲートに入力されるとともに上記第１導電型ＭＯ
ＳＦＥＴとドレイン同士が共通接続され、ソースが電源
端子に接続された第２導電型のＭＯＳＦＥＴと、上記第
１導電型ＭＯＳＦＥＴのゲート，ドレイン共通端子に接
続された第２のバッファアンプとにより基準電圧となる
内部信号中心電圧を発生させる内部信号中心電圧自動調
整回路を構成するようにしたので、製造ばらつきもしく
は温度の変動で回路を構成するＭＯＳＦＥＴのしきい値
が変動しても発生される内部信号中心電圧も同じように
変動するため、この内部信号中心電圧を基準電圧として
一方の入力端子に受ける差動アンプにおいては、入力信
号の振幅範囲が制限されたり出力信号が歪んだりするこ
とがないという効果がある。
【００２８】また、上記第２導電型のＭＯＳＦＥＴと並
列に、上記基準電圧トリミング回路の出力電圧がゲート
に入力されるようにされた第２導電型のＭＯＳＦＥＴを
別個に設けることにより、第１導電型と第２導電型のい
ずれのＭＯＳＦＥＴのしきい値の変動に対しても発生さ
れる内部信号中心電圧を依存させることができるという
効果がある。
列に、上記基準電圧トリミング回路の出力電圧がゲート
に入力されるようにされた第２導電型のＭＯＳＦＥＴを
別個に設けることにより、第１導電型と第２導電型のい
ずれのＭＯＳＦＥＴのしきい値の変動に対しても発生さ
れる内部信号中心電圧を依存させることができるという
効果がある。
【００２９】さらに、上記中心電圧自動調整回路に、抵
抗分圧回路と第１のフィルタ回路と第１のバッファアン
プと加算回路と第２のフィルタ回路と第２のバッファア
ンプとにより構成されたレベルシフト回路を付加するこ
とにより、中心電圧自動調整回路で発生される内部中心
電圧の変動に依存しない出力中心電圧を得ることができ
るという効果がある。
抗分圧回路と第１のフィルタ回路と第１のバッファアン
プと加算回路と第２のフィルタ回路と第２のバッファア
ンプとにより構成されたレベルシフト回路を付加するこ
とにより、中心電圧自動調整回路で発生される内部中心
電圧の変動に依存しない出力中心電圧を得ることができ
るという効果がある。
【００３０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３２】すなわち、入力信号の振幅範囲を大きくす
ることができるとともに、製造ばらつきによる信号歪み
の少ないアナログ回路を実現することができる。
ることができるとともに、製造ばらつきによる信号歪み
の少ないアナログ回路を実現することができる。
【図１】本発明に係る内部信号中心電圧自動調整回路の
一実施例を示す回路図である。
一実施例を示す回路図である。
【図２】しきい値キャンセル型バイアス回路の実施例を
示す回路図である。
示す回路図である。
【図３】本発明に係る内部信号中心電圧自動調整回路の
第２の実施例およびそれを適用したアナログ回路の一例
を示す回路図である。
第２の実施例およびそれを適用したアナログ回路の一例
を示す回路図である。
【図４】本発明に係る内部信号中心電圧自動調整回路か
らの電圧を内部信号中心電圧として差動アンプの入力端
子に印加した場合のＭＯＳＦＥＴのしきい値の変動と入
力信号の振幅範囲との関係を示す相関図である。
らの電圧を内部信号中心電圧として差動アンプの入力端
子に印加した場合のＭＯＳＦＥＴのしきい値の変動と入
力信号の振幅範囲との関係を示す相関図である。
【図５】従来の内部信号中心電圧が固定の差動アンプに
おけるＭＯＳＦＥＴのしきい値の変動と入力信号の振幅
範囲との関係を示す相関図である。
おけるＭＯＳＦＥＴのしきい値の変動と入力信号の振幅
範囲との関係を示す相関図である。
【図６】一般的なＭＯＳ差動アンプの構成例を示す回路
図である。
図である。
【図７】図６の差動アンプを使用して演算回路を構成す
る場合の回路接続例を示す図である。
る場合の回路接続例を示す図である。
１ 基準電圧発生回路 ２ 基準電圧トリミング回路 ３ フィルタ ４ しきい値キャンセル型バイアス回路 １０ レベルシフト回路 ＡＭＰ１〜ＡＭＰ６ 差動アンプ
Claims (3)
- 【請求項１】 基準電圧発生回路と、該基準電圧発生回
路の出力端子に接続された基準電圧トリミング回路と、
該基準電圧トリミング回路の出力端子に接続された抵抗
と容量とからなるフィルタ回路と、該フィルタ回路に接
続されたバッファアンプと、該バッファアンプの出力端
子がソースに接続されるとともにゲートとドレインが結
合された第１導電型のＭＯＳＦＥＴと、上記基準電圧ト
リミング回路の出力端子が入力端子に接続されたしきい
値キャンセル型バイアス回路と、該しきい値キャンセル
型バイアス回路の出力電圧がゲートに入力されるととも
に上記第１導電型ＭＯＳＦＥＴとドレイン同士が共通接
続されソースが電源端子に接続された第２導電型のＭＯ
ＳＦＥＴと、上記第１導電型ＭＯＳＦＥＴのゲート，ド
レイン共通端子に接続された第２のバッファアンプとに
より構成された内部信号中心電圧発生回路を備えてなる
ことを特徴とする半導体集積回路。 - 【請求項２】 上記第２導電型のＭＯＳＦＥＴと並列に
接続され、上記基準電圧トリミング回路の出力電圧がゲ
ートに入力されるようにされた第２導電型のＭＯＳＦＥ
Ｔを具備することを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項３】 請求項１または２に記載の中心電圧自動
調整回路と、 電源電圧間に直列に接続された複数の抵抗からなる抵抗
分圧回路と、この抵抗分圧回路で形成された電圧を受け
るフィルタ回路と、該フィルタ回路に接続されたバッフ
ァアンプと、該バッファアンプの出力端子に一端が接続
された第１の抵抗およびこの第１抵抗の他端に一端が接
続され他端が上記中心電圧自動調整回路の出力端子に接
続された第２の抵抗からなる加算回路と、この加算回路
に接続されたフィルタ回路と、該フィルタ回路に接続さ
れたバッファアンプとにより構成されたレベルシフト回
路と、を備えてなることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7128498A JPH08321584A (ja) | 1995-05-26 | 1995-05-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7128498A JPH08321584A (ja) | 1995-05-26 | 1995-05-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321584A true JPH08321584A (ja) | 1996-12-03 |
Family
ID=14986235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7128498A Pending JPH08321584A (ja) | 1995-05-26 | 1995-05-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321584A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100801032B1 (ko) * | 2006-11-15 | 2008-02-04 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치의 입력회로 및 비휘발성반도체 메모리 장치의 데이터 입력방법 |
| JP2010176538A (ja) * | 2009-01-30 | 2010-08-12 | Mitsumi Electric Co Ltd | 基準電圧発生回路 |
| US7800432B2 (en) | 2005-12-07 | 2010-09-21 | Fujitsu Limited | Semiconductor circuit and controlling method thereof |
| WO2014035006A1 (ko) * | 2012-08-29 | 2014-03-06 | (주)태진기술 | 발광 다이오드 구동 장치 |
-
1995
- 1995-05-26 JP JP7128498A patent/JPH08321584A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7800432B2 (en) | 2005-12-07 | 2010-09-21 | Fujitsu Limited | Semiconductor circuit and controlling method thereof |
| KR100801032B1 (ko) * | 2006-11-15 | 2008-02-04 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치의 입력회로 및 비휘발성반도체 메모리 장치의 데이터 입력방법 |
| JP2010176538A (ja) * | 2009-01-30 | 2010-08-12 | Mitsumi Electric Co Ltd | 基準電圧発生回路 |
| WO2014035006A1 (ko) * | 2012-08-29 | 2014-03-06 | (주)태진기술 | 발광 다이오드 구동 장치 |
| KR101453005B1 (ko) * | 2012-08-29 | 2014-10-23 | (주)태진기술 | 발광 다이오드 구동 장치 |
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