JP2010176538A - 基準電圧発生回路 - Google Patents

Abstract

【課題】高耐圧のデプレッション型ＭＯＳトランジスタを用いることなく耐圧を高めるとともに、占有面積および消費電流の増加を抑制することができる基準電圧発生回路を提供する。
【解決手段】デプレッション型のＭＯＳトランジスタ（Ｑ１）とエンハンスメント型のＭＯＳトランジスタ（Ｑ２）とを直列形態に接続してなる基準電圧回路（１１）を備えた基準電圧発生回路において、基準電圧回路の電源端子と前記ＭＯＳトランジスタの耐圧よりも高い電源電圧が印加される第１の電源電圧端子との間に接続された前記通常の耐圧よりも高い耐圧を有するクランプ用ＭＯＳトランジスタ（Ｑ３）と、該クランプ用ＭＯＳトランジスタのゲート端子に印加されるバイアス電圧を生成するバイアス回路（１２）とを設け、基準電圧回路の電源端子にバイアス電圧に応じてクランプされた電圧を供給するようにした。
【選択図】図１

Description

本発明は、デプレッション型ＭＯＳＦＥＴを使用した基準電圧発生回路に関し、特に高耐圧特性を有する基準電圧発生回路に関するものである。

従来より、ゲートとソースを結合したデプレッション型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ：以下ＭＯＳトランジスタと称する）と、ゲートとドレインを結合したエンハンスメント型のＭＯＳトランジスタとを、図２のように、電源電圧端子ＶＤＤと接地電位点ＧＮＤとの間に直列に接続した基準電圧発生回路が知られている。

この基準電圧発生回路は、デプレッション型ＭＯＳトランジスタが定電流源として動作し、エンハンスメント型ＭＯＳトランジスタのソース・ドレイン間に発生する定電圧を基準電圧Ｖrefとして取り出すものであり、Ｖrefは２つのＭＯＳトランジスタのしきい値電圧Ｖt(d)とＶt(e)の差分Ｖt(e)−Ｖt(d)として表わされる。

上記デプレッション型ＭＯＳトランジスタを使用した基準電圧発生回路は、素子数が少ない上、デプレッション型ＭＯＳトランジスタとエンハンスメント型のＭＯＳトランジスタの温度特性がほぼ同一であるため、温度依存性の小さな基準電圧Ｖrefを発生できるという利点がある。なお、デプレッション型ＭＯＳトランジスタを使用した基準電圧発生回路に関する発明としては、例えば特許文献１や特許文献２に記載されているものがある。

特開２００２−０９１５９０号公報 特開２００５−１３４９３９号公報

液晶パネルやＣＣＤ（チャージカップルドデバイス）は１０Ｖ以上の高電圧を必要とすることがあるため、かかるデバイス用の電源電圧を発生する昇圧型のレギュレータのような電源装置を構成する電源制御用ＩＣ（半導体集積回路）に使用される基準電圧発生回路は、高耐圧である必要がある。そのため、従来の回路構成のまま基準電圧発生回路の耐圧を高めるには、デプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとして高耐圧プロセスで製造したＭＯＳトランジスタを使用しなければならない。

しかしながら、従来の高耐圧プロセスでは、高耐圧のエンハンスメント型ＭＯＳトランジスタと同一の工程で高耐圧のデプレッション型ＭＯＳトランジスタを製造することができないため、従来の回路構成のまま基準電圧発生回路の耐圧を高めることができない。また、デプレッション型ＭＯＳトランジスタも高耐圧とするには別途オプションプロセスが必要であり、コストアップを招くという課題がある。

なお、特許文献１や特許文献２に記載されている発明は、プロセスばらつきや温度変化に対する依存性が低くばらつきの小さな基準電圧Ｖrefを発生できるようにすることを目的としており、本発明とは目的および解決手段が異なっている。

この発明の目的は、高耐圧のデプレッション型ＭＯＳトランジスタを用いることなく、つまりオプションプロセスの追加による大幅なコストアップを招くことなく耐圧を高めることができる基準電圧発生回路を提供することにある。

この発明の他の目的は、高耐圧のデプレッション型ＭＯＳトランジスタを用いることなく耐圧を高めるとともに、占有面積および消費電流の増加を抑制することができる基準電圧発生回路を提供することにある。

上記目的を達成するため、この発明は、通常の耐圧を有するデプレッション型のＭＯＳトランジスタを有し所定の基準電圧を発生する基準電圧回路と、該基準電圧回路の電源端子と前記ＭＯＳトランジスタの耐圧よりも高い電源電圧が印加される第１の電源電圧端子との間に接続された前記通常の耐圧よりも高い耐圧を有するクランプ用ＭＯＳトランジスタと、該クランプ用ＭＯＳトランジスタのゲート端子に印加されるバイアス電圧を生成するバイアス回路と、を備え、前記基準電圧回路の電源端子に前記バイアス電圧に応じてクランプされた電圧を供給するようにした基準電圧発生回路において、前記バイアス回路は、カレントミラー回路と、該カレントミラー回路の第１の電流出力端子と第２の電源電圧端子との間に直列に接続された第１のＭＯＳトランジスタ、抵抗および第１のダイオードを有する第１回路と、前記カレントミラー回路の第２の電流出力端子と第２の電源電圧端子との間に直列に接続された第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタおよび前記第１のダイオードよりもサイズの小さな第２のダイオードを有する第２回路と、を備え、前記第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタは各々ゲート端子とドレイン端子が結合され、前記第３のＭＯＳトランジスタと前記第１のＭＯＳトランジスタは互いのゲート端子同士が接続されてなり、前記第２のＭＯＳトランジスタのドレイン端子から前記バイアス電圧が出力されるように構成したものである。

上記した構成によれば、デプレッション型のＭＯＳトランジスタとエンハンスメント型のＭＯＳトランジスタとを直列形態に接続してなる基準電圧回路を有する基準電圧発生回路において、基準電圧回路の電源電圧がバイアス回路からのバイアス電圧に応じてクランプされるため、高耐圧のデプレッション型ＭＯＳトランジスタを用いることなく耐圧を高めることができる。

ここで、望ましくは、前記カレントミラー回路の第１の電流出力端子から出力される電流と第２の電流出力端子から出力される電流との比が１：１となるように構成する。これにより、バイアス回路の回路設計を容易にすることができる。

また、望ましくは、前記第１、第２および第３のＭＯＳトランジスタは前記通常の耐圧よりも高い耐圧を有する素子を用いる。これにより、バイアス回路を構成する素子数を減らして回路面積の増大を抑えることができる。

さらに、望ましくは、前記基準電圧回路は、前記通常の耐圧を有するデプレッション型のＭＯＳトランジスタと通常の耐圧を有するエンハンスメント型のＭＯＳトランジスタとが直列形態に接続され、前記デプレッション型のＭＯＳトランジスタはそのゲート端子とソース端子とが結合され、前記エンハンスメント型のＭＯＳトランジスタはそのゲート端子とドレイン端子とが結合された構成とする。これにより、デプレッション型のＭＯＳトランジスタのしきい値電圧とエンハンスメント型のＭＯＳトランジスタのしきい値電圧との差に相当する基準電圧を発生することができる。

また、望ましくは、前記ＭＯＳトランジスタはすべてＮチャネル型のＭＯＳトランジスタで構成する。これにより、基準電圧発生回路が単独のＩＣとして構成される場合には、プロセスを簡略化してコストアップを回避することができる。

さらに、望ましくは、前記カレントミラー回路の第１の電流出力端子に接続され、前記カレントミラー回路から一時的に電流を引き込んで前記バイアス回路を起動させる起動回路を備えるようにする。これにより、電源電圧の立ち上がり時にバイアス回路を確実に起動させ、基準電圧発生回路を速やかに立ち上げることができる。

本発明によれば、高耐圧のデプレッション型ＭＯＳトランジスタを用いることなく、つまりオプションプロセスの追加による大幅なコストアップを招くことなく耐圧を高めることができる基準電圧発生回路を実現できる。また、高耐圧のデプレッション型ＭＯＳトランジスタを用いることなく耐圧を高めるとともに、占有面積および消費電流の増加を抑制することができるという効果がある。

本発明に係る基準電圧発生回路の一実施形態を示す回路図である。 デプレッション型ＭＯＳトランジスタを用いた従来の基準電圧発生回路の一例を示す回路図である。

以下、本発明の好適な実施の形態を図面に基づいて説明する。

図１に、本発明に係る基準電圧発生回路の一実施形態が示されている。

本実施形態の高耐圧基準電圧発生回路は、電源電圧端子ＶＤＤと接地電位点ＧＮＤとの間に直列に接続されたＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２とが直列形態に接続されてなる基準電圧回路１１と、上記トランジスタＱ１のドレイン端子と電源電圧端子ＶＤＤとの間に接続されたＭＯＳトランジスタＱ３と、該トランジスタＱ３のゲート電圧を生成するバイアス回路１２と、該バイアス回路１２を起動させる起動回路１３とを備える。

なお、上記ＭＯＳトランジスタＱ１〜Ｑ３はすべてＮチャネル型である。また、上記トランジスタＱ１〜Ｑ３のうち、Ｑ１はデプレッション型（ノーマリオン型）、Ｑ２とＱ３およびバイアス回路１２を構成するトランジスタはエンハンスメント型（ノーマリオフ型）である。ノーマリオン素子であるデプレッション型トランジスタＱ１はゲートとソースが結合されていることにより、定電流源として動作する。

エンハンスメント型ＭＯＳトランジスタＱ２は、ゲートとドレインが結合されたいわゆるダイオード接続とされ、デプレッション型トランジスタＱ１からの定電流が流されることにより、Ｑ２のソース・ドレイン間に定電圧が発生する。この定電圧が基準電圧Ｖrefとして取り出される。Ｖrefは、２つのＭＯＳトランジスタＱ１，Ｑ２のしきい値電圧Ｖt(d)とＶt(e)の差分Ｖt(e)−Ｖt(d)として表わされる。

さらに、本実施形態では、ＭＯＳトランジスタＱ３として高耐圧構造のトランジスタが使用されるとともに、Ｑ３のゲート端子にバイアス回路１２からバイアス電圧Ｖｂが印加されることによって、Ｑ３のソース電圧すなわちデプレッション型トランジスタＱ１のドレイン電圧をＶｂ−ＶGS3にクランプするように構成されている。このようにエンハンスメント型であるＭＯＳトランジスタＱ３に高耐圧の素子を使用し、デプレッション型トランジスタＱ１のドレイン電圧をクランプすることによって、電源電圧Ｖｄｄとして例えば３０Ｖのような高い電圧が供給される場合にも、Ｑ１を高耐圧の素子でなく標準耐圧（低耐圧）の素子とすることができる。

バイアス回路１２は、電源電圧端子ＶＤＤに接続されたカレントミラー回路ＣＭと、該カレントミラーの一方の電流出力端子と接地点との間に直列に接続されたＭＯＳトランジスタＱ４、Ｑ５およびダイオードとして動作するバイポーラトランジスタＴＲ１と、カレントミラー回路ＣＭの他方の電流出力端子と接地点との間に直列に接続されたＭＯＳトランジスタＱ６、抵抗Ｒ１およびダイオードとして動作するバイポーラトランジスタＴＲ２とを備える。そして、上記ＭＯＳトランジスタＱ４〜Ｑ６のうちＱ４とＱ５は各々そのゲートとドレインが結合され、トランジスタＱ４のドレイン端子Ｎ１にトランジスタＱ３のゲート端子が接続されている。カレントミラー回路ＣＭにおける電流比は、任意の値をとることができるが後述のように、１：１とすることによって回路設計が容易となる。ＭＯＳトランジスタＱ５とＱ６は同一サイズでよいが、バイポーラトランジスタＴＲ２のサイズはＴＲ１のサイズのｎ倍（ｎ＞１）とする。

また、上記ＭＯＳトランジスタＱ５のゲート端子とＱ６のゲート端子同士が接続されているとともに、トランジスタＱ６のドレイン端子に起動回路１３が接続されている。なお、上記ＭＯＳトランジスタＱ４〜Ｑ６はすべてＮチャネル型でありかつ高耐圧構造のＭＯＳトランジスタが使用されているが、エンハンスメント型であり、前述したように、デプレッション型ＭＯＳトランジスタＱ１には標準耐圧（低耐圧）のトランジスタを使用しているため、オプションプロセスを追加せずに回路全体を高耐圧化して、コストアップを回避することができる。本実施形態の基準電圧発生回路は、電源電圧Ｖｄｄと接地電位との電位差が、使用する標準耐圧のトランジスタの耐圧以上ある場合に有効である。

また、この実施形態の基準電圧発生回路では、バイアス回路１２とその出力であるバイアス電圧Ｖｂがゲート端子に印加されたＭＯＳトランジスタＱ３によって基準電圧回路１１の電源電圧すなわちデプレッション型ＭＯＳトランジスタＱ１のドレイン電圧がクランプされる。そして、トランジスタＴＲ１，ＴＲ２のベース・エミッタ間電圧をＶBE1，ＶBE2とすると、バイアス回路１２の出力であるバイアス電圧Ｖｂは、
Ｖｂ＝ＶBE1＋ＶGS5＋ＶGS4
であり、トランジスタＱ１のドレイン電圧ＶDは、
ＶD＝Ｖｂ−ＶGS3
＝ＶBE1＋ＶGS5＋ＶGS4−ＶGS3
にクランプされるため、電源電圧Ｖｄｄに依存しない基準電圧Ｖｒｅｆを基準電圧回路１１より発生させることができる。

さらに、この実施形態で用いているバイアス回路１２は、ダイオードとして動作するトランジスタＴＲ１，ＴＲ２を設けることにより消費電流が少なくて済むとともに、抵抗Ｒ１として抵抗値の小さな素子を使用できるため、回路面積の増加を抑制することができるという利点がある。以下、その理由について説明する。

図１のバイアス回路１２においては、ＭＯＳトランジスタＱ５とＱ６のゲート端子同士が接続されているため、カレントミラーＣＭの電流比を１：１に設定してカレントミラーＣＭから同一の電流ＩをＱ５，Ｑ６に流したとき、ＶGS5＝ＶGS6であるため、Ｑ５のソース電圧とＱ６のソース電圧は同一の電位となる。そのため、Ｑ５のドレイン電圧をＶａ、抵抗Ｒ１の端子間にかかる電圧をΔＶとおくと、Ｖａは次式
Ｖａ−ＶGS5＝ＶBE2＋ΔＶ＝ＶBE1 ……（１）
で表わされる。

また、トランジスタＴＲ１，ＴＲ２のベース・エミッタ間電圧ＶBE1，ＶBE2は、それぞれの飽和電流をＩs1，Ｉs2とすると、
ＶBE1＝ＶT・ln(Ｉ／Ｉsｌ) ……（２）
ＶBE2＝ＶT・ln(Ｉ／ｎＩs2) ……（３）
で表わされる。ここで、ＶTは熱電圧と呼ばれる定数、ｎはＴＲ１とＴＲ２のサイズ比である。上記式（１）〜（３）より、
ΔＶ＝ＶBE1−ＶBE2
＝ＶT・ln(Ｉ／Ｉsｌ)−ＶT・ln(Ｉ／ｎＩs2)
＝ＶT・ln{(Ｉ／Ｉsｌ)・(ｎＩs2／Ｉ)} ……（４）
となる。カレントミラーＣＭの電流比を１：１に設定するとＩsｌ＝Ｉs2となるので、上記式（４）は、
ΔＶ＝ＶT・ln(ｎ)
となる。熱電圧ＶTは常温で約２６ｍＶであることが知られているので、ＴＲ１とＴＲ２のサイズ比ｎを「８」とすると、ΔＶ≒５４ｍＶが得られる。

ここで、カレントミラーＣＭから抵抗Ｒ１に流す電流Ｉを１μＡ程度にしたい場合を考えると、抵抗Ｒ１の抵抗値ｒは、ｒ＝ΔＶ／Ｉより、５４ｋΩとすればよいことが分かる。図１のバイアス回路１２は、トランジスタＴＲ１，ＴＲ２を使用しなくても構成することができるが、その場合には抵抗値として３０ＭΩもの大きな抵抗が必要になる。従って、本実施形態のようにトランジスタ（ダイオード）ＴＲ１，ＴＲ２を使用することで、抵抗のサイズを小さくしひいては回路の面積の増大を抑制することができる。また、本実施形態のバイアス回路は、上述したように、カレントミラーＣＭによって１μＡ程度の小さな電流を流すだけでよいので、バイアス回路を設けることによる消費電流の増加を抑えることができるという利点がある。

ところで、一般にカレントミラー回路は電源立ち上がり時に電流を引いてやらないと正常に立ち上がって動作することが困難である。そこで、本実施形態の基準電圧発生回路においては、例えば定電流源ＣＳとスイッチＳＷとからなる起動回路１３を設け、電源立ち上がり時にスタート信号（パルス）φｓによってスイッチＳＷを一時的にオンして定電流源ＣＳでカレントミラー回路１２から電流を引くように構成している。これにより、カレントミラー回路に確実に電流を流してバイアス回路を起動し、基準電圧発生回路を速やかに立ち上げることができる。

上記カレントミラー回路１２はゲート共通接続された一対のＭＯＳトランジスタで構成することができるが、本実施形態におけるカレントミラー回路１２には、ゲート共通接続されたＭＯＳトランジスタ対を複数個縦積みにしたカスコード型のカレントミラーを使用することも可能である。

以上、本発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、前記実施形態では、基準電圧回路として、デプレッション型トランジスタＱ１とエンハンスメント型ＭＯＳトランジスタＱ２を直列に接続した回路を使用したものを説明したが、他の構成の基準電圧回路を使用する場合にも適用することができる
また、図１の基準電圧回路１１にあっても、トランジスタＱ１とＱ２の基体（バックゲート）をそれぞれのソースに接続してしきい値電圧の差Ｖt(e)−Ｖt(d)に相当する基準電圧Ｖｒｅｆを発生するように構成したものの他、Ｑ１とＱ２の基体をＱ２のソース（接地電位）に接続して、Ｖt(e)−Ｖt(d)の１／２に相当する基準電圧Ｖｒｅｆを発生する基準電圧回路として構成するようにしても良い。さらに、図１において、高耐圧のＭＯＳトランジスタＱ３〜Ｑ６を、複数の直列形態のＭＯＳトランジスタに置き換えるようにしても良い。

１１ 基準電圧回路
１２ バイアス回路
１３ 起動回路
ＣＭ カレントミラー回路
Ｑ１ デプレッション型ＭＯＳトランジスタ（標準耐圧ＮＭＯＳ）
Ｑ２ エンハンスメント型ＭＯＳトランジスタ（標準耐圧ＮＭＯＳ）
Ｑ３ クランプ用のＭＯＳトランジスタ（高耐圧ＮＭＯＳ）
Ｑ４，Ｑ５，Ｑ６ ＭＯＳトランジスタ（高耐圧ＮＭＯＳ）

Claims (6)

1. 通常の耐圧を有するデプレッション型のＭＯＳトランジスタを有し所定の基準電圧を発生する基準電圧回路と、
   該基準電圧回路の電源端子と前記ＭＯＳトランジスタの耐圧よりも高い電源電圧が印加される第１の電源電圧端子との間に接続された前記通常の耐圧よりも高い耐圧を有するクランプ用ＭＯＳトランジスタと、
   該クランプ用ＭＯＳトランジスタのゲート端子に印加されるバイアス電圧を生成するバイアス回路と、
   を備え、前記基準電圧回路の電源端子に前記バイアス電圧に応じてクランプされた電圧を供給するようにした基準電圧発生回路であって、
   前記バイアス回路は、
   カレントミラー回路と、
   該カレントミラー回路の第１の電流出力端子と第２の電源電圧端子との間に直列に接続された第１のＭＯＳトランジスタ、抵抗および第１のダイオードを有する第１回路と、
   前記カレントミラー回路の第２の電流出力端子と第２の電源電圧端子との間に直列に接続された第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタおよび前記第１のダイオードよりもサイズの小さな第２のダイオードを有する第２回路と、を備え、
   前記第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタは各々ゲート端子とドレイン端子が結合され、前記第３のＭＯＳトランジスタと前記第１のＭＯＳトランジスタは互いのゲート端子同士が接続されてなり、前記第２のＭＯＳトランジスタのドレイン端子から前記バイアス電圧が出力されるように構成されていることを特徴とする基準電圧発生回路。
2. 前記カレントミラー回路の第１の電流出力端子から出力される電流と第２の電流出力端子から出力される電流との比は１：１であることを特徴とする請求項１に記載の基準電圧発生回路。
3. 前記第１、第２および第３のＭＯＳトランジスタは前記通常の耐圧よりも高い耐圧を有する素子であることを特徴とする請求項１または２に記載の基準電圧発生回路。
4. 前記基準電圧回路は、前記通常の耐圧を有するデプレッション型のＭＯＳトランジスタと通常の耐圧を有するエンハンスメント型のＭＯＳトランジスタとが直列形態に接続され、前記デプレッション型のＭＯＳトランジスタはそのゲート端子とソース端子とが結合され、前記エンハンスメント型のＭＯＳトランジスタはそのゲート端子とドレイン端子とが結合されていることを特徴とする請求項１〜３に記載の基準電圧発生回路。
5. 前記ＭＯＳトランジスタはすべてＮチャネル型のＭＯＳトランジスタであることを特徴とする請求項１〜４のいずれかに記載の基準電圧発生回路。
6. 前記カレントミラー回路の第１の電流出力端子に接続され、前記カレントミラー回路から一時的に電流を引き込んで前記バイアス回路を起動させる起動回路を備えることを特徴とする請求項１〜５のいずれかに記載の基準電圧発生回路。

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