JP7323473B2 - 基準電流源回路 - Google Patents

Description

本発明は、基準電流源回路に関する。

一般的に半導体集積回路は、電源電圧等に依存しない一定の基準電流を生成する基準電流源回路を備え、この基準電流がコピーされて、半導体集積回路内のさまざまな回路ブロックにバイアス電流として分配される。

図１は、本発明者らが検討した基準電流源回路１００ｒの回路図である。基準電流源回路１００ｒは、主として定電流回路１０ｒおよび起動回路２０ｒを備える。なお図１の基準電流源回路１００ｒを公知技術と認定してはならない。

定電流回路１０ｒは、トランジスタＭ２０１～Ｍ２０４、抵抗Ｒ２０１を含む。トランジスタＭ２０３～Ｍ２０４はＰチャンネルＭＯＳＦＥＴであり、ゲート同士、ソース同士が共通に接続され、ミラー比が１のカレントミラーを構成している。

またトランジスタＭ２０１，Ｍ２０２はＮＭＯＳトランジスタであり、ゲート同士が接続され、カレントミラーを構成している。抵抗Ｒ２０１はトランジスタＭ２０１のエミッタと接地の間に挿入され、逆ワイドラーカレントミラー回路（逆ワイドラー電流源）を構成している。トランジスタＭ２０１とＭ２０２のサイズ比は１：ｎである。

トランジスタＭ２０１～Ｍ２０４に流れる電流をＩ_ｒｅｆとする。トランジスタＭ２０１，Ｍ２０２それぞれのゲートソース間電圧をＶ_ｇｓ１，Ｖ_ｇｓ２とするとき、式（１）が成り立つ。
Ｉ_ｒｅｆ＝（Ｖ_ｇｓ１－Ｖ_ｇｓ２）／Ｒ …（１）

トランジスタＭ２０１およびＭ２０２は、飽和領域で動作する。トランジスタＭ２０１に関して式（２）が、トランジスタＭ２０２に関して式（３）が成り立つ。
Ｉ_ｒｅｆ＝１／２×μ_ｎＣ_ｏｘ・（Ｗ／Ｌ）（Ｖ_ｇｓ１－Ｖ_ＴＨ）^２ …（２）
Ｉ_ｒｅｆ＝１／２×μ_ｎＣ_ｏｘ・（ｎ・Ｗ／Ｌ）（Ｖ_ｇｓ２－Ｖ_ＴＨ）^２ …（３）
μ_ｎ： ＮＭＯＳトランジスタの移動度
Ｃ_ｏｘ： 単位面積当たりの容量
Ｗ／Ｌ： ゲート幅とゲート長の比
Ｖ_ＴＨ： しきい値電圧

Ｋ＝Ｗ／Ｌとする。式（２），（３）は、式（４），（５）に変形できる。
√（２Ｉ_ｒｅｆ／μ_ｎＣ_ｏｘＫ）＝Ｖ_ｇｓ１－Ｖ_ＴＨ …（４）
√（２Ｉ_ｒｅｆ／μ_ｎＣ_ｏｘ・ｎＫ）＝Ｖ_ｇｓ２－Ｖ_ＴＨ …（５）

式（４），（５）を式（１）に代入して整理する。

以上より、基準電流は、式（６）で表される。

一般に定電流回路１０ｒは、複数の安定動作点を有しており、そのひとつは電流がゼロの状態である。基準電流源回路１００ｒの起動時には、定電流回路１０ｒを、電流が非ゼロの通常の安定動作点に遷移させる必要があり、そのために起動回路２０ｒが設けられる。起動回路２０ｒは、トランジスタＭ２１１～Ｍ２１５および抵抗Ｒ２０３を含む。

電源電圧Ｖ_ＤＤの立ち上げによる起動時の動作を説明する。電源電圧Ｖ_ＤＤが立ち上がると、抵抗Ｒ２０３に電源電圧Ｖ_ＤＤが印加され、抵抗Ｒ２０３およびトランジスタＭ２１１を含む経路に、電流Ｉ_Ａが流れ始める。電流Ｉ_Ａは、トランジスタＭ２１１，Ｍ２１２が構成するカレントミラーにより定数倍され、起動電流Ｉ_Ｓが流れる。

この起動電流Ｉ_Ｓが、定電流回路１０ｒのトランジスタＭ２０４に流れ、トランジスタＭ２０４，Ｍ２０５からなるカレントミラー回路が動作を開始し、電流Ｉ_Ｂ１，Ｉ_Ｂ２が流れ始める。その結果、定電流回路１０ｒが活性化され、やがて安定動作点に移行する。

定電流回路１０ｒが活性化されると、起動回路２０ｒのトランジスタＭ２１３にも電流Ｉ_Ｃが流れる。カレントミラーＭ２１４，Ｍ２１５は、電流Ｉ_Ｃを定数倍して電流Ｉ_Ｄを生成する。Ｉ_Ｄ＞Ｉ_Ａとなるように素子サイズが設計されており、トランジスタ電流Ｉ_Ｄが流れると、トランジスタＭ２１１に流れる電流が０となり、起動電流Ｉ_Ｓがゼロとなる。

特開２００１－３４４０２８号公報 特開２００６－１３３８６９号公報

本発明者らは、図１の基準電流源回路１００ｒの起動について検討した結果、以下の課題を認識するに至った。

図１の基準電流源回路１００ｒでは、トランジスタＭ２０４とＭ２１３がカレントミラー回路を形成している。したがって起動完了後においても、トランジスタＭ２１３には、トランジスタＭ２０４に流れる電流Ｉ_Ｂ２に比例した電流Ｉ_Ｃが流れ続け、それがコピーされ、電流Ｉ_Ｄが流れ続ける。

これらの電流Ｉ_Ｃ，Ｉ_Ｄは、数μＡのオーダーであり、従来の回路ではそれほど問題とはならなかったが、電池の交換が困難な機器に使用されるＩＣ（Integrated Circuit）では、起動回路の電流をさらに低減することが望まれる。

本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、基準電流源回路の電流の低減にある。

一実施の形態に係る基準電流源回路は、基準電流を生成する定電流回路と、起動時に、定電流回路から起動電流をシンクする起動回路と、を備える。起動回路は、第１トランジスタと、第１トランジスタと接地ラインの間に設けられるインピーダンス回路と、第１トランジスタと電源ラインの間に設けられ、第１トランジスタに流れる電流を折り返す第１カレントミラー回路と、第１カレントミラー回路の出力電流を折り返し、起動電流を生成する第２カレントミラー回路と、入力が第１トランジスタと第１カレントミラー回路の接続ノードと接続され、出力が第１トランジスタの制御端子と接続されるインバータと、電源ラインの電源電圧が第１しきい値を超えると第１電流を生成する第１電流源と、第１電流に比例した電流を、第２カレントミラー回路の入力側から引き抜く第３カレントミラー回路と、電源電圧が第１しきい値より高い第２しきい値を超えると、第２電流を、第１トランジスタと第１カレントミラー回路の接続ノードに供給する第２電流源と、を含む。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、基準電流源回路の消費電流を低減できる。

本発明者らが検討した基準電流源回路の回路図である。 実施の形態に係る基準電流源回路を備える半導体集積回路のブロック図である。 図２の基準電流源回路の動作波形図である。 一実施例に係る基準電流源回路の回路図である。 一実施例に係る定電流回路の回路図である。 一実施例に係る基準電流源回路の回路図である。 図６の基準電流源回路の動作波形図を示す図である。 図８（ａ）～（ｄ）は、インピーダンス回路の変形例を示す回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る基準電流源回路１００を備える半導体集積回路２００のブロック図である。半導体集積回路２００は、基準電流源回路１００と、基準電流源回路１００が生成するカレントミラー電圧Ｖ_ＣＭＰによってバイアスされ、基準電流Ｉ_ＲＥＦをコピーするＰＭＯＳトランジスタＭＰ３１、ＭＰ３２…を備える。

基準電流源回路１００は、定電流回路１０および起動回路２０を備える。

定電流回路１０の構成は特に限定されず、公知の、あるいは将来利用可能なさまざまな形式を採用することができる。定電流回路１０の基本構成および原理は、たとえばBehzad Razavi著の「Design of Analog CMOS Integrated Circuits」の第１１章あるいはP. R. Gray著の「Analysis and Design of Analog Integrated Circuits」の第４．４章に記載されている。当業者によれば、定電流回路１０には様々な構成例が存在しうることが理解され、本発明の適用は、定電流回路１０に関して特定の回路形式に限定されない。

起動回路２０は、半導体集積回路２００の起動時に電源電圧Ｖ_ＤＤが供給されると、定電流回路１０から起動電流Ｉ_ＵＰをシンクする。典型的には定電流回路１０は、カレントミラー回路１２を含んでおり、起動位Ｉ_ＵＰは、カレントミラー回路１２のゲートからシンクされる。

起動回路２０は、第１トランジスタＭ１、インピーダンス回路２２、第１カレントミラー回路２４、第２カレントミラー回路２６、インバータ２８、第１電流源３０、第３カレントミラー回路３２、第２電流源３４を備える。

第１トランジスタＭ１は、ＮＭＯＳトランジスタである。インピーダンス回路２２は、第１トランジスタＭ１のソースと接地ライン２０４の間に設けられる。

第１カレントミラー回路２４は、第１トランジスタＭ１のドレインと電源ライン２０２の間に設けられ、第１トランジスタＭ１に流れる電流Ｉ_０を折り返す。第２カレントミラー回路２６は、第１カレントミラー回路２４の出力電流Ｉ_１を折り返し、起動電流Ｉ_ＵＰを生成する。

インバータ２８は、入力が第１トランジスタＭ１と第１カレントミラー回路２４の接続ノードＡと接続され、出力が第１トランジスタＭ１の制御端子（ゲート）Ｂと接続される。

第１電流源３０は、回路の起動時に、電源ライン２０２の電源電圧Ｖ_ＤＤが第１しきい値Ｖ_ＴＨ１を超えると、基準電流Ｉ_ＲＥＦに比例する第１電流Ｉ_αを生成する。第３カレントミラー回路３２は、第１電流Ｉ_αに比例した電流Ｉ_βを、第２カレントミラー回路２６の入力側から引き抜く。Ｉ_β＞Ｉ_１が成り立つように素子サイズが設計されている。

第２電流源３４は、電源電圧Ｖ_ＤＤが第１しきい値Ｖ_ＴＨ１より高い第２しきい値Ｖ_ＴＨ２を超えると、基準電流Ｉ_ＲＥＦに比例する第２電流Ｉ_γを、第１トランジスタＭ１と第１カレントミラー回路２４の接続ノードＡ、すなわち第１トランジスタＭ１のドレインに供給する。

以上が基準電流源回路１００の構成である。続いてその動作を説明する。

図３は、図２の基準電流源回路１００の動作波形図である。基準電流源回路１００の起動前に、電源電圧Ｖ_ＤＤは０Ｖである。図３には、電源電圧Ｖ_ＤＤ、ノードＡ，ノードＢの電圧、起動電流Ｉ_ＵＰが示される。

電源電圧Ｖ_ＤＤが上昇し始めると、第１トランジスタＭ１のドレイン（ノードＡ）の電圧が電源電圧Ｖ_ＤＤとともに増大する。起動直後、ノードＡの電圧Ｖ_Ａは、インバータ２８のしきい値より低いため、インバータ２８の出力はハイであり、したがってインバータ２８の出力Ｂの電圧Ｖ_Ｂは、電源電圧Ｖ_ＤＤに沿って増大する。

第１トランジスタＭ１はソースフォロアとして動作し、インピーダンス回路２２の両端間には、Ｖ_Ｂ－Ｖ_ＧＳ１が印加され、インピーダンス回路２２および第１トランジスタＭ１に、電流Ｉ_０が流れ始める。Ｖ_ＧＳ１は、第１トランジスタＭ１のゲートソース間電圧であり、Ｒはインピーダンス回路２２のインピーダンスである。
Ｉ_０＝（Ｖ_Ｂ－Ｖ_ＧＳ１）／Ｒ＝（Ｖ_ＤＤ－Ｖ_ＧＳ１）／Ｒ

この電流Ｉ_０が、第１カレントミラー回路２４、第２カレントミラー回路２６によってコピーされ、起動電流Ｉ_ＵＰが定電流回路１０からシンクされる。起動電流Ｉ_ＵＰをトリガーとして定電流回路１０が動作を開始し、定電流回路１０により基準電流Ｉ_ＲＥＦが生成される。

電源電圧Ｖ_ＤＤが第１しきい値Ｖ_ＴＨ１を超えると、第１電流源３０がアクティブとなり、基準電流Ｉ_ＲＥＦに比例した第１電流Ｉ_αが流れ始める。この第１電流Ｉ_αが第３カレントミラー回路３２によりコピーされ、第２カレントミラー回路２６のゲートから電流Ｉ_βが引き抜かれる。Ｉ_β＞Ｉ_１であるため、第２カレントミラー回路２６の入力側（図中右側）のＮＭＯＳトランジスタの電流がゼロとなり、出力側の起動電流Ｉ_ＵＰもゼロとなる。

さらに電源電圧Ｖ_ＤＤが増大し、第２しきい値Ｖ_ＴＨ２を超えると、第２電流源３４がアクティブとなり、基準電流Ｉ_ＲＥＦに比例する第２電流Ｉ_γを、第１トランジスタＭ１と第１カレントミラー回路２４の接続ノードＡ、すなわち第１トランジスタＭ１のドレインに供給する。第２電流Ｉ_γは、第１トランジスタＭ１に流れる電流Ｉ_０より大きい。そのため、第１トランジスタＭ１のドレインＡの電圧が、電源電圧Ｖ_ＤＤ付近まで上昇する。この時点で第２電流源３４が生成する第２電流Ｉ_γはゼロとなる。

そしてノードＡの電圧Ｖ_Ａが、インバータ２８のしきい値を超えると、インバータ２８の出力Ｂがローとなり、電圧Ｖ_Ｂが接地電圧０Ｖに固定される。これにより、第１トランジスタＭ１がオフ状態で固定され、電流Ｉ_０が完全に遮断される。

以上が基準電流源回路１００の動作である。

この基準電流源回路１００によれば、起動完了後において、起動回路２０に電流が流れないため、消費電力を低減できる。

続いて基準電流源回路１００の具体的な構成例を説明する。図４は、一実施例に係る基準電流源回路１００Ａの回路図である。

起動回路２０Ａを参照する。インピーダンス回路２２は、ゲートが接地されたデプレッション型のＮＭＯＳトランジスタＭ２と、そのソースと接地ライン２０４の間に設けられた抵抗Ｒ１を含む。

インバータ２８は、ハイサイド側の２個のＰＭＯＳトランジスタＭＰ１＿１，ＭＰ１＿２と、ローサイド側の２個のＮＭＯＳトランジスタＭＮ２＿１，ＭＮ２＿２を含む。ＰＭＯＳトランジスタＭＰ１＿１，ＭＰ１＿２は並列に接続され、２個のＮＭＯＳトランジスタＭＮ２＿１，ＭＮ２＿２は直列に接続される。ＰＭＯＳトランジスタＭＰ１＿２のサイズは、ＰＭＯＳトランジスタＭＰ１＿１のサイズより小さい。２個のＰＭＯＳトランジスタＭＰ１＿１，ＭＰ１＿２を並列に接続して、インバータの上側ＰＭＯＳトランジスタのサイズを最適化できる。これにより、インバータ２８が状態遷移する遷移時間を最適化できる。

第１電流源３０は、ＰＭＯＳトランジスタＭＰ３，ＭＰ４を含む。ＰＭＯＳトランジスタＭＰ３のゲートは、定電流回路１０の出力と接続され、定電流回路１０の内部のトランジスタとカレントミラー回路を形成しており、基準電流Ｉ_ＲＥＦに比例した第１電流Ｉ_αを生成する。ＰＭＯＳトランジスタＭＰ４のゲートは、定電流回路１０の定電圧Ｖ_Ｃが発生する内部ノードＣと接続されている。

ＰＭＯＳトランジスタＭＰ３の飽和電圧をＶ_ｓａｔ、ＰＭＯＳトランジスタＭＰ４のゲートしきい値電圧をＶ_{ｇｓ（ｔｈ）}とする。電源電圧Ｖ_ＤＤが、Ｖ_ＴＨ１＝Ｖ_Ｃ＋Ｖ_{ｇｓ（ｔｈ）}＋Ｖ_ｓａｔを超えると、ＰＭＯＳトランジスタＭＰ４がオンとなり、第１電流源３０がイネーブル状態となる。第１電流源３０がイネーブルとなる第１しきい値電圧Ｖ_ＴＨ１は、定電圧Ｖ_Ｃに応じて設計できる。

第２電流源３４は、ＰＭＯＳトランジスタＭＰ５，ＭＰ６を含む。ＰＭＯＳトランジスタＭＰ５のゲートは、定電流回路１０の出力と接続され、定電流回路１０の内部のトランジスタとカレントミラー回路を形成しており、基準電流Ｉ_ＲＥＦに比例した第２電流Ｉ_γを生成する。ＰＭＯＳトランジスタＭＰ６のゲートには、定電流回路１０の定電圧Ｖ_Ｄが発生する内部ノードＤの電圧Ｖ_Ｄが印加されている。

ＰＭＯＳトランジスタＭＰ５の飽和電圧をＶ_ｓａｔ、ＰＭＯＳトランジスタＭＰ６のゲートしきい値電圧をＶ_{ｇｓ（ｔｈ）}とする。電源電圧Ｖ_ＤＤが、Ｖ_ＴＨ１＝Ｖ_Ｄ＋Ｖ_{ｇｓ（ｔｈ）}＋Ｖ_ｓａｔを超えると、ＰＭＯＳトランジスタＭＰ６がオンとなり、第２電流源３４がイネーブル状態となる。第２電流源３４がイネーブルとなる第２しきい値電圧Ｖ_ＴＨ２は、定電圧Ｖ_Ｄに応じて設計できる。

続いて定電流回路１０Ａを参照する。定電流回路１０Ａは、第４カレントミラー回路１２、第５カレントミラー回路１４、ＮＭＯＳトランジスタＭ１３，Ｍ１４、抵抗Ｒ１１を含む。

第４カレントミラー回路１２は、入力側の第１ＮＭＯＳトランジスタＭ１１，出力側の第２ＮＭＯＳトランジスタＭ１２を含む。第５カレントミラー回路１４は、ＰＭＯＳトランジスタＭ１５～Ｍ１７を含む。第２ＮＭＯＳトランジスタＭ１２を含む第１経路ｐ１に流れる電流Ｉ_ＲＥＦと同量の電流Ｉ_ＲＥＦを、第１ＮＭＯＳトランジスタＭ１１を含む第２経路ｐ２に供給し、それとは別の第３経路ｐ３に、第１経路の電流の所定数（ｍ）倍の電流量ｍ×Ｉ_ＲＥＦの電流を供給する。

第３ＮＭＯＳトランジスタＭ１３は、第３経路ｐ３上に設けられ、そのソースが第１ＮＭＯＳトランジスタＭ１１の一端（ソース）と接続される。第４ＮＭＯＳトランジスタＭ１４は、第３経路ｐ３上に第３ＮＭＯＳトランジスタＭＰ１３より低電位側に設けられる。第４ＮＭＯＳトランジスタＭ１４のゲートは、第３ＮＭＯＳトランジスタＭ１３のゲートと共通に接続され、バイアス電圧Ｖｂが印加される。抵抗Ｒ１は、第４ＮＭＯＳトランジスタＭ１４のソースと第２ＮＭＯＳトランジスタＭ１２の一端（ソース）の間に設けられる。

第３ＮＭＯＳトランジスタＭ１３および第４ＮＭＯＳトランジスタＭ１４は、サブスレッショルド領域で動作するとする。サブスレッド領域では、ドレイン電流Ｉ_Ｄは式（７）で表される。

Ｖ_Ｔ： 熱電圧 （＝ｋＴ／ｑ）
η： サブスレッショルド係数
ｋ： ボルツマン定数
ｑ： 電子電荷
Ｔ： 絶対温度
ρ： 抵抗温度係数

抵抗Ｒの両端間の電圧（電圧降下）を求める。トランジスタＭ１３とＭ１４のゲートソース間電圧Ｖ_ｇｓ３，Ｖ_ｇｓ４に関して以下の式が成り立つ。
Ｖ_ｂ－Ｖ_ｇｓ３＝Ｖ_Ｒ１
Ｖ_ｂ－Ｖ_ｇｓ４＝Ｖ_Ｒ２

本実施の形態では、トランジスタＭ１１，Ｍ１２のサイズは等しい。したがってトランジスタＭ１１，Ｍ１２に関して以下の式が成り立つ。
Ｖ_Ｒ１＋Ｖ_ｇｓ１－Ｖ_ｇｓ２＝Ｖ_Ｒ２Ａ
Ｖ_ｇｓ１＝Ｖ_ｇｓ２
したがって、Ｖ_Ｒ１＝Ｖ_Ｒ２Ａ

基準電流Ｉ_ｒｅｆは式（８）で表される。

式（７）を変形すると式（９）を得る。

第３ＮＭＯＳトランジスタＭ１３に着目する。第３ＮＭＯＳトランジスタＭ１３には、ｍ×Ｉ_ｒｅｆが流れるから、式（９）にＩ_Ｄ＝ｍ×Ｉ_ｒｅｆを代入することによりゲートソース間電圧Ｖ_ｇｓ３は、式（１０）で与えられる。Ｋ_３は、第３ＮＭＯＳトランジスタＭ１３のＷ／Ｌである。

また第４ＮＭＯＳトランジスタＭ１４に着目する。第４ＮＭＯＳトランジスタＭ１４には、第３ＮＭＯＳトランジスタＭ１３に流れる電流ｍ×Ｉ_ｒｅｆと、第１トランジスタＭ１に流れる電流Ｉ_ｒｅｆの合計電流（ｍ＋１）×Ｉ_ｒｅｆが流れるから、式（９）にＩ_Ｄ＝（ｍ＋１）×Ｉ_ｒｅｆを代入することによりゲートソース間電圧Ｖ_ｇｓ４は、式（１１）で与えられる。Ｋ_４は、第４ＮＭＯＳトランジスタＭ１４のＷ／Ｌである。

式（８）に、式（１０）、（１１）を代入すると、基準電流Ｉ_ｒｅｆは、式（１２）で与えられる。

式（１２）を整理すると、基準電流Ｉ_ｒｅｆは式（１３）で表すことができる。

抵抗Ｒの温度特性は、式（１４）で表される。
Ｒ＝Ｒ_０＋ρＴ …（１４）
Ｒ_０は、Ｔ＝０のときの抵抗値である。

式（１４）を式（１３）に代入すると、式（１５）を得る。

すなわち、図４の定電流回路１０Ａによれば、熱電圧Ｖ_Ｔ、サブスレッショルド係数および抵抗に応じた基準電流Ｉ_ｒｅｆを生成できる。そして、第３ＮＭＯＳトランジスタＭ１３および第４ＮＭＯＳトランジスタＭ１４のサイズＫ_３，Ｋ_４、あるいはミラー比ｍを調整することにより、基準電流Ｉ_ｒｅｆの温度特性を調節することができる。

図５は、一実施例に係る定電流回路１０Ｂの回路図である。トランジスタＭ１８は、第３経路ｐ３上の第４ＮＭＯＳトランジスタＭ１４より低電位側に設けられ、その一端（ソース）は接地ライン１０４と接続される。トランジスタＭ１８には、第４ＮＭＯＳトランジスタＭ１４に流れる電流（ｍ＋１）×Ｉ_ｒｅｆと、第２ＮＭＯＳトランジスタＭ１２に流れる電流Ｉ_ｒｅｆの合計電流（ｍ＋２）×Ｉ_ｒｅｆが流れる。

トランジスタＭ１８の制御端子（すなわちゲート）の電圧Ｖ_ｇｓ５が、図４におけるバイアス電圧Ｖ_ｂとして、ＮＭＯＳトランジスタＭ１３，Ｍ１４のゲートに印加される。

図５において第４カレントミラー回路１２のミラー比はｍ＝１であり、第３経路ｐ３に流れる電流は、基準電流Ｉ_ｒｅｆと等しい。

第３経路ｐ３上であって、第３トランジスタＭ３のドレイン側には、少なくともひとつのＰＭＯＳトランジスタを挿入することができる。図５では、２個のＮＭＯＳトランジスタＭ１９，Ｍ２０が挿入されており、それらのゲートには、バイアス電圧Ｖ_ｂが印加されている。

トランジスタＭ１９，Ｍ２０を挿入し、トランジスタＭ２０のドレインをトランジスタＭ１８のゲートと接続することにより、トランジスタＭ３，Ｍ４をサブスレッショルド領域で動作させることができる。

ｍ＝１であるから、基準電流Ｉ_ｒｅｆは式（１６）で与えられる。

すなわち、図５の定電流回路１０Ｂによれば、熱電圧Ｖ_Ｔ、サブスレッショルド係数および抵抗Ｒに応じた基準電流Ｉ_ｒｅｆを生成できる。そして、トランジスタＭ１３，Ｍ１４のサイズＫ_３，Ｋ_４を調整することにより、基準電流Ｉ_ｒｅｆの温度特性を調節することができる。

図６は、一実施例に係る基準電流源回路１００Ｃの回路図である。起動回路２０Ｃの構成は、図４の起動回路２０Ａと同様である。

定電流回路１０Ｃは、図４の定電流回路１０Ａの変形である。第５カレントミラー回路１４は、低電圧カスコードカレントミラーである。第５カレントミラー回路１４のバイアス電圧Ｖｂｎが、ノードＤの電圧Ｖ_Ｄである。

バイアス電圧Ｖｂは、第４カレントミラー回路１２のトランジスタＭ１７ｂと、ＮＭＯＳトランジスタＭ２１および第３経路上のトランジスタＭ１９、Ｍ１３，Ｍ１４，Ｍ１８によって生成される。

また第５カレントミラー回路１４のトランジスタＭ１１，Ｍ１２のゲートが、ノードＣである。

この構成によれば、第１電流源３０、第２電流源３４に、適切なしきい値電圧Ｖ_ＴＨ１、Ｖ_ＴＨ２を設定できる。

図７は、図６の基準電流源回路１００Ｃの動作波形図（シミュレーション結果）を示す図である。モンテカルロ法によって、基準電流源回路１００Ｃの全電流を素子ばらつきを考慮して計算したものである。０．６～１．４４ｓの間が、起動期間であり、基準電流Ｉ_ＲＥＦと起動電流Ｉ_ＵＰが流れる。１．４４ｓ以降は、一定の基準電流Ｉ_ＲＥＦが生成され、その典型値は５ｎＡである。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

図８（ａ）～（ｄ）は、インピーダンス回路２２の変形例を示す回路図である。図８（ａ）のインピーダンス回路２２は、抵抗Ｒ２を含む。図８（ｂ）は、ゲートが接地されたデプレッショントランジスタＭ２を含む。図８（ｃ）のインピーダンス回路２２は電流源である。図８（ｄ）のインピーダンス回路２２は、ゲートが接地されたＰＭＯＳトランジスタＭ３と、ＰＭＯＳトランジスタＭ３に流れる電流をコピーするカレントミラー回路２３を含む。

上述したように、定電流回路１０の構成は限定されない。

また第１電流源３０、第２電流源３４は、電源電圧Ｖ_ＤＤの上昇にともなって順にイネーブルとなるように構成されていればよく、その構成は限定されない。

実施の形態でＭＯＳトランジスタで示される素子は、バイポーラトランジスタに置換してもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００ 基準電流源回路
２００ 半導体集積回路
２０２ 電源ライン
２０４ 接地ライン
１０ 定電流回路
１２ 第４カレントミラー回路
１４ 第５カレントミラー回路
２０ 起動回路
２２ インピーダンス回路
Ｍ１ 第１トランジスタ
２４ 第１カレントミラー回路
２６ 第２カレントミラー回路
２８ インバータ
３０ 第１電流源
３２ 第３カレントミラー回路
３４ 第２電流源

Claims (8)

1. 基準電流を生成する定電流回路と、
   起動時に、前記定電流回路から起動電流をシンクする起動回路と、
   を備え、
   前記起動回路は、
   第１トランジスタと、
   前記第１トランジスタと接地ラインの間に設けられるインピーダンス回路と、
   前記第１トランジスタと電源ラインの間に設けられ、前記第１トランジスタに流れる電流を折り返す第１カレントミラー回路と、
   前記第１カレントミラー回路の出力電流を折り返し、前記起動電流を生成する第２カレントミラー回路と、
   入力が前記第１トランジスタと前記第１カレントミラー回路の接続ノードと接続され、出力が前記第１トランジスタの制御端子と接続されるインバータと、
   前記電源ラインの電源電圧が第１しきい値を超えると第１電流を生成する第１電流源と、
   前記第１電流に比例した電流を、前記第２カレントミラー回路の入力側から引き抜く第３カレントミラー回路と、
   前記電源電圧が前記第１しきい値より高い第２しきい値を超えると、第２電流を、前記第１トランジスタと前記第１カレントミラー回路の前記接続ノードに供給する第２電流源と、
   を含むことを特徴とする基準電流源回路。
2. 前記インピーダンス回路は、抵抗を含むことを特徴とする請求項１に記載の基準電流源回路。
3. 前記インピーダンス回路は、ゲートが接地されたデプレッション型のＮＭＯＳトランジスタを含むことを特徴とする請求項１に記載の基準電流源回路。
4. 前記インピーダンス回路は、前記ＮＭＯＳトランジスタと直列に接続される抵抗をさらに含むことを特徴とする請求項３に記載の基準電流源回路。
5. 前記インピーダンス回路は、電流源を含むことを特徴とする請求項１に記載の基準電流源回路。
6. 前記インバータは、
   並列に接続される２個のＰＭＯＳトランジスタと、
   直列に接続される２個のＮＭＯＳトランジスタと、
   を含むことを特徴とする請求項１から４のいずれかに記載の基準電流源回路。
7. 前記２個のＰＭＯＳトランジスタのサイズは異なることを特徴とする請求項６に記載の基準電流源回路。
8. 前記定電流回路は、
   入力側に第１ＮＭＯＳトランジスタが設けられ、出力側に第２ＮＭＯＳトランジスタが設けられた第４カレントミラー回路と、
   前記第２ＮＭＯＳトランジスタを含む第１経路に流れる電流と同量の電流を、前記第１ＮＭＯＳトランジスタを含む第２経路に供給し、それとは別の第３経路に、前記第１経路の電流の所定数倍の電流量の電流を供給する第５カレントミラー回路と、
   前記第３経路上に設けられ、そのソースが前記第１ＮＭＯＳトランジスタの一端と接続される第３ＮＭＯＳトランジスタと、
   前記第３経路上に前記第３ＮＭＯＳトランジスタより低電位側に設けられ、ゲートが前記第３ＮＭＯＳトランジスタのゲートと共通に接続される第４ＮＭＯＳトランジスタと、
   前記第４ＮＭＯＳトランジスタのソースと前記第２ＮＭＯＳトランジスタの一端の間に設けられた抵抗と、
   を含むことを特徴とする請求項１から６のいずれかに記載の基準電流源回路。

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