JP2017059056A - 基準電流源回路 - Google Patents

Abstract

【課題】位相補償容量が付加される基準電流源回路の起動時間を短縮する。【解決手段】定電流回路１０は、電源ライン１０２および接地ライン１０４の一方である第１ライン側に設けられ、第１電流Ｉ１を生成する第１トランジスタＭ１および第２電流Ｉ２を生成する第２トランジスタＩ２を有する電流源と、電源ライン１０２および接地ライン１０４の他方である第２ライン側に設けられ、第１電流Ｉ１および第２電流Ｉ２を所定比率に安定化するカレントミラー回路１８と、を含む。位相補償用のキャパシタＣ１は、定電流回路１０と接続される。起動回路２０は起動時に、キャパシタＣ１と定電流回路１０との接続ノードＮ１に起動電流ＩＳを供給する。【選択図】図２

Description

本発明は、基準電流源回路に関する。

一般的に半導体集積回路は、電源電圧等に依存しない一定の基準電流を生成する基準電流源回路を備え、この基準電流がコピーされて、半導体集積回路内のさまざまな回路ブロックにバイアス電流として分配される。

図１は、本発明者らが検討した基準電流源回路１００ｒの回路図である。基準電流源回路１００ｒは、主として定電流回路１０ｒおよび起動回路２０ｒを備える。なお図１の基準電流源回路１００ｒを公知技術と認定してはならない。

定電流回路１０ｒは、トランジスタＭ２０１〜Ｍ２０６、抵抗Ｒ２０１、およびキャパシタＣ２０１を含む。トランジスタＭ２０４〜Ｍ２０６はＰチャンネルＭＯＳＦＥＴであり、ゲート同士、ソース同士が共通に接続され、カレントミラーを構成している。

またトランジスタＭ２０１，Ｍ２０２はＮＰＮ型バイポーラトランジスタであり、ベース同士が共通に接続され、カレントミラーを構成している。抵抗Ｒ２０１はトランジスタＭ２０１のエミッタと接地の間に挿入され、逆ワイドラーカレントミラー回路（逆ワイドラー電流源）を構成している。

トランジスタＭ２０３のゲートはトランジスタＭ２０２のコレクタと接続される。キャパシタＣ２０１は、位相補償を目的としてトランジスタＭ２０３のゲート、トランジスタＭ２０２のコレクタに接続される。トランジスタＭ２０３に流れる電流が、トランジスタＭ２０６とＭ２０８のペアであるカレントミラーによってコピーされ、基準電流Ｉ_ＲＥＦとして他の回路に供給される。

一般に定電流回路１０ｒは、複数の安定動作点を有しており、そのひとつは電流がゼロの状態である。基準電流源回路１００ｒの起動時には、定電流回路１０ｒを、電流が非ゼロの通常の安定動作点に遷移させる必要があり、そのために起動回路２０ｒが設けられる。起動回路２０ｒは、トランジスタＭ２１１〜Ｍ２１５および抵抗Ｒ２０３を含む。

またトランジスタＭ３１〜Ｍ３５およびインバータ４２は、シャットダウン回路４０ｒを構成する。シャットダウン回路４０ｒのトランジスタは、シャットダウン信号ＳＨＴＤＮがアサート（たとえばハイレベル）の間、定電流回路１０ｒおよび起動回路２０ｒの電流経路を遮断するように配置される。

電源電圧Ｖ_ＤＤの立ち上げ前、あるいはシャットダウン信号ＳＨＴＤＮがアサートされるシャットダウン状態の間、基準電流源回路１００ｒのトランジスタＭ２０３のゲート電圧は接地電圧（０Ｖ）まで低下している。

電源電圧Ｖ_ＤＤの立ち上げによる起動時の動作を説明する。電源電圧Ｖ_ＤＤが立ち上がると、抵抗Ｒ２０３に電源電圧Ｖ_ＤＤが印加され、抵抗Ｒ２０３およびトランジスタＭ２１１を含む経路に、電流Ｉ_Ａが流れ始める。電流Ｉ_Ａは、トランジスタＭ２１１，Ｍ２１２が構成するカレントミラーにより定数倍され、起動電流Ｉ_Ｓが流れる。

この起動電流Ｉ_Ｓが、定電流回路１０ｒのトランジスタＭ２０６に流れ、トランジスタＭ２０４，Ｍ２０５に電流Ｉ_Ｂ１，Ｉ_Ｂ２が流れ始める。その結果、定電流回路１０ｒが活性化され、やがて安定動作点に移行する。

定電流回路１０ｒが活性化されると、起動回路２０ｒのトランジスタＭ２１３にも電流Ｉ_Ｃが流れる。カレントミラーＭ２１４，Ｍ２１５は、電流Ｉ_Ｃを定数倍して電流Ｉ_Ｄを生成する。定電流回路１０ｒの安定動作状態において、Ｉ_Ｄ＞Ｉ_Ｓとなるようにトランジスタのサイズ比が決定されており、したがって定電流回路１０ｒの起動完了とともに、カレントミラーＭ２１１，Ｍ２１２が停止し、電流Ｉ_ＳおよびＩ_Ｃがゼロとなり、起動シーケンスが終了する。シャットダウン状態からの復帰起動についても同様である。

特開２００１−３４４０２８号公報 特開２００６−１３３８６９号公報

本発明者らは、図１の基準電流源回路１００ｒの起動について検討した結果、以下の課題を認識するに至った。

定電流回路１０ｒが活性化されるには、トランジスタＭ２０３がオン状態でなければならず、そのためにはトランジスタＭ２０３のゲート電圧Ｖ_Ｇを上昇させる必要がある。定電流回路１０ｒを活性化する過程において、電流Ｉ_ＳがトランジスタＭ２０６に流れると、それに比例した電流Ｉ_Ｂ２がトランジスタＭ２０３のゲートに供給され、キャパシタＣ２０１が充電され、ゲート電圧Ｖ_Ｇが上昇する。

一般的に、基準電流源回路１００ｒに流れる電流は、消費電力を小さくするために微小であり、位相補償キャパシタＣ２０１への充電電流Ｉ_Ｂ２も小さい。このことが位相補償キャパシタＣ２０１の電圧、つまりゲート電圧Ｖ_Ｇの立ち上がりを遅くし、基準電流源回路１００ｒの起動時間が長くなる原因となる。

なお、以上の考察を当業者の一般的な認識としてとらえてはならない。

本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、位相補償容量が付加される基準電流源回路の起動時間の短縮にある。

本発明のある態様は基準電流源回路に関する。基準電流源回路は、電源ラインおよび接地ラインの一方である第１ライン側に設けられる電流源と、電源ラインおよび接地ラインの他方である第２ライン側に設けられるカレントミラー回路と、を含む定電流回路と、定電流回路と接続される位相補償用のキャパシタと、起動時に、キャパシタと定電流回路との接続ノードに起動電流を供給する起動回路と、を備える。

この態様によると、起動回路が生成する起動電流を、定電流回路のカレントミラー回路や電流源に供給する代わりに、あるいはそれに加えて、位相補償用のキャパシタの接続ノードに供給することで、キャパシタを直接充電することができ、短時間で定電流回路を起動することが可能となる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、基準電流源回路の起動時間を短縮できる。

本発明者らが検討した基準電流源回路の回路図である。 実施の形態に係る基準電流源回路のブロック図である。 第１実施例に係る基準電流源回路の回路図である。 図４（ａ）、（ｂ）は、図３の基準電流源回路の電源起動時の動作波形図である。 図３の基準電流源回路の変形例を示す回路図である。 第２実施例に係る基準電流源回路の回路図である。 図７は、図６の基準電流源回路の電源起動時の動作波形図である。 第３実施例に係る基準電流源回路の回路図である。 図８の基準電流源回路の電源起動時の動作波形図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る基準電流源回路１００のブロック図である。基準電流源回路１００は、定電流回路１０、キャパシタＣ１、起動回路２０および出力回路３０を備える。定電流回路１０は、電流源１２およびカレントミラー回路１８を含む。電流源１２は、電源ライン１０２および接地ライン１０４の一方（図２では接地ライン１０４）である第１ライン側に設けられる。電流源１２は、第１電流Ｉ_１を生成する第１トランジスタ１４、第２電流Ｉ_２を生成する第２トランジスタ１６を有するカレントミラーを利用して構成されるのが一般的である。

カレントミラー回路１８は、電源ライン１０２および接地ライン１０４の他方（図２では電源ライン１０２）である第２ライン側に設けられ、第１電流Ｉ_１および第２電流Ｉ_２を所定比率（ミラー比Ｋ）に安定化する。

定電流回路１０の基本構成および原理は、たとえばBehzad Razavi著の「Design of Analog CMOS Integrated Circuits」の第１１章あるいはP. R. Gray著の「Analysis and Design of Analog Integrated Circuits」の第４．４章に記載されている。当業者によれば、定電流回路１０には様々な構成例が存在しうることが理解され、本発明の適用は、定電流回路１０に関して特定の回路形式に限定されない。

出力回路３０は、電流源１２あるいはカレントミラー回路１８に流れる電流Ｉ_１，Ｉ_２に比例した基準電流Ｉ_ＲＥＦを生成し、図示しない回路ブロックに供給する。たとえば出力回路３０は、電流源１２に流れる電流に比例した基準電流Ｉ_ＲＥＦａが流れるように接続される出力トランジスタＭ０ａを含んでもよいし、あるいはカレントミラー回路１８に流れる電流に比例した基準電流Ｉ_ＲＥＦｂが流れるように接続される出力トランジスタＭ０ｂを含んでもよい。出力回路３０の構成に関しても、本発明は特に限定されない。

キャパシタＣ１は、位相補償を目的として定電流回路１０と接続される。キャパシタＣ１は、定電流回路１０のフィードバックループを安定させることが可能な箇所に接続すればよく、定電流回路１０の回路形式に応じて適切に選ぶことができる。また後述するように位相補償用のキャパシタは、複数個、設けてもよい。

起動回路２０は、基準電流源回路１００の起動時に、キャパシタＣ１と定電流回路１０との接続ノードＮ１に起動電流Ｉ_Ｓを供給する。

図１の基準電流源回路１００ｒにおいては、起動時に起動回路２０ｒが生成する起動電流Ｉ_Ｓは、定電流回路１０ｒの上側のカレントミラーＭ２０４〜Ｍ２０６に供給されていた。これに対して本実施の形態では、起動電流Ｉ_Ｓは、位相補償用のキャパシタＣ１と電流源１２との接続ノードＮ１に供給される。これにより起動電流Ｉ_ＳによってキャパシタＣ１を直接充電することができ、短時間で定電流回路１０を起動することが可能となる。

図２において、天地を反転してもよく、すなわち定電流回路１０を電源ライン１０２側に、カレントミラー回路１８を接地ライン１０４側に配置してもよい。この場合、ＮＰＮとＰＮＰを入れかえ、ＮチャンネルとＰチャンネルを入れかえればよい。

以上が基準電流源回路１００の基本構成および原理である。本発明は、図２のブロック図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な実施例を説明する。

（第１実施例）
図３は、第１実施例に係る基準電流源回路１００ａの回路図である。電流源１２ａは、第１トランジスタＭ１〜第３トランジスタＭ３および第１抵抗Ｒ１を含む。第１トランジスタＭ１および第２トランジスタＭ２はＮＰＮ型バイポーラトランジスタであり、図２の第１トランジスタ１４および第２トランジスタ１６に相当する。第１トランジスタＭ１のコレクタとベースは結線される。第２トランジスタＭ２のベースは第１トランジスタＭ１のベースと接続され、そのエミッタは接地ライン１０４と接続される。

第１抵抗Ｒ１は、第１トランジスタＭ１のエミッタと接地ライン１０４の間に挿入されている。第１トランジスタＭ１、第２トランジスタＭ２および第１抵抗Ｒ１はいわゆる逆ワイドラーカレントミラー（逆ワイドラー電流源）である。

なお第１抵抗Ｒ１は、第２トランジスタＭ２のエミッタと接地ライン１０４の間に挿入されてもよく、この場合、第１トランジスタＭ１、第２トランジスタＭ２および第１抵抗Ｒ１はいわゆるワイドラーカレントミラーである。第１トランジスタＭ１および第２トランジスタＭ２には、それらのサイズ比および第１抵抗Ｒ１の抵抗値に応じた電流Ｉ_１，Ｉ_２が流れる。

第３トランジスタＭ３はＮチャンネルＭＯＳＦＥＴであり、そのゲートは、第２トランジスタＭ２のコレクタと接続され、そのソースは接地ライン１０４と接続される。第３トランジスタＭ３には第３電流Ｉ_３が流れる。

カレントミラー回路１８ａは、第４トランジスタＭ４〜第６トランジスタＭ６を含む。第４トランジスタＭ４〜第６トランジスタＭ６は、ＰチャンネルＭＯＳＦＥＴであり、それらのソースは電源ライン１０２と接続され、それらのゲートは共通に接続される。また第６トランジスタＭ６のゲートとドレインは接続される。

カレントミラー回路１８ａは、第１電流Ｉ_１および第２電流Ｉ_２それぞれを第３電流Ｉ_３に比例した電流に安定化する。トランジスタＭ４、Ｍ５、Ｍ６のサイズ比をＫ_４：Ｋ_５：Ｋ_６とすると、第１電流Ｉ_１、第２電流Ｉ_２はそれぞれ、帰還により、
Ｉ_１＝Ｉ_３×Ｋ_４／Ｋ_６
Ｉ_２＝Ｉ_３×Ｋ_５／Ｋ_６
を満たすように安定化され、したがってＩ_１：Ｉ_２はＫ_４：Ｋ_５に安定化される。

なお第４トランジスタＭ４〜第６トランジスタＭ６は、ＰＮＰ型バイポーラトランジスタで構成してもよい。

キャパシタＣ１は、第３トランジスタＭ３のゲートと接地ライン１０４の間に設けられる。つまり図３の基準電流源回路１００ａにおいては、第３トランジスタＭ３のゲート（第２トランジスタＭ２のコレクタ）が、図２の接続ノードＮ１に相当する。

起動回路２０ａは、主として第７トランジスタＭ７、第８トランジスタＭ８および第２抵抗Ｒ２を含む。第７トランジスタＭ７および第２抵抗Ｒ２は、電源ライン１０２と接地ライン１０４の間に直列に設けられる。第８トランジスタＭ８は、第７トランジスタＭ７とともにカレントミラー２２を形成するように接続される。第３抵抗Ｒ３は、第７トランジスタＭ７のゲートとドレインの間に設けられる。なお第３抵抗Ｒ３は省略してもよい。起動回路２０ａは、起動時において、第８トランジスタＭ８に流れる電流Ｉ_Ｍ８を、起動電流Ｉ_ＳとしてキャパシタＣ１に供給する。

第７トランジスタＭ７のゲートソース間しきい値電圧をＶ_{ＧＳ（ＴＨ）}とすると、基準電流源回路１００ａの起動時において第７トランジスタＭ７および第２抵抗Ｒ２を含む経路には、電流Ｉ_Ｍ７が流れる。
Ｉ_Ｍ７＝（Ｖ_ＤＤ−Ｖ_{ＧＳ（ＴＨ）}）／Ｒ２
このとき第８トランジスタＭ８には、電流Ｉ_Ｍ８が流れる。
Ｉ_Ｍ８＝Ｋ×Ｉ_Ｍ７
Ｋは、カレントミラー２２のミラー比である。

起動回路２０ａはさらに、第９トランジスタＭ９および遮断回路２４を含む。第９トランジスタＭ９は、第１電流Ｉ_１、第２電流Ｉ_２に比例した電流Ｉ_Ｍ９が流れるように、電流源１２と接続される。具体的には第９トランジスタＭ９はＮＰＮ型バイポーラトランジスタであり、そのエミッタは接地ライン１０４と接続され、そのベースは第１トランジスタＭ１および第２トランジスタＭ２のベースと接続される。

遮断回路２４は、第９トランジスタＭ９に流れる電流Ｉ_Ｍ９が増加すると、第７トランジスタＭ７をオフする。たとえば遮断回路２４は、ＰチャンネルＭＯＳＦＥＴの第１０トランジスタＭ１０および第１１トランジスタＭ１１を含みうる。第１０トランジスタＭ１０は、第９トランジスタＭ９と電源ライン１０２の間に設けられ、その制御端子（ゲート）とその一端（ドレイン）が接続される。第１１トランジスタＭ１１の制御端子（ゲート）は第１０トランジスタＭ１０のゲートと接続され、その一端（ドレイン）が第７トランジスタＭ７の制御端子（ゲート）と接続され、その他端（ソース）が電源ライン１０２と接続される。

出力回路３０ａは、出力トランジスタＭ０ａを含む。出力トランジスタＭ０ａは、第１電流Ｉ_１〜第３電流Ｉ_３に比例する基準電流Ｉ_ＲＥＦが流れるように、カレントミラー回路１８ａと接続される。具体的には出力トランジスタＭ０ａは、カレントミラー回路１８ａと同型のトランジスタ、つまりＰチャンネルＭＯＳＦＥＴであり、そのソースが、第４トランジスタＭ４〜第６トランジスタＭ６のソースと同様に電源ライン１０２と接続され、そのゲートが、第４トランジスタＭ４〜第６トランジスタＭ６のゲートと接続される。

出力回路３０ａは、ＮチャンネルＭＯＳＦＥＴの出力トランジスタＭ０ｂを含んでもよい。出力トランジスタＭ０ｂは、第３電流Ｉ_３に比例した電流Ｉ_ＲＥＦが流れるように、第３トランジスタＭ３とともにカレントミラーを形成するように接続されてもよい。

以上が基準電流源回路１００ａの構成である。続いてその動作を説明する。図４（ａ）、（ｂ）は、図３の基準電流源回路１００ａの電源起動時の動作波形図（シミュレーション結果）である。図４（ａ）は基準電流Ｉ_ＲＥＦを、図４（ｂ）は、キャパシタＣ１の電圧Ｖ_Ｃ１を示す。また図４（ａ）、（ｂ）それぞれの波形（i） は、図３の基準電流源回路１００ａの動作を示している。また比較のために、図１の基準電流源回路１００ｒの動作波形（ii）を示す。

基準電流源回路１００ａの利点を明確とするために、初めに波形（ii）を参照して図１の基準電流源回路１００ｒの動作を説明する。時刻ｔ＝１０μｓに電源が投入される。起動回路２０ｒによって起動電流Ｉ_Ｓが生成され、それが第６トランジスタＭ２０６に流れると、それに比例した電流Ｉ_Ｂ２が第５トランジスタＭ２０５に流れ、キャパシタＣ１が充電される。この電流Ｉ_Ｂ２は微小であり、したがって図４（ｂ）に示すように、図１の基準電流源回路１００ｒでは、電源投入後、キャパシタＣ１の電圧Ｖ_Ｃ１は遅い速度で緩やかに上昇し、充電時間７５μｓの経過後に、ゲート電圧Ｖ_Ｃ１がトランジスタＭ１６のゲートソース間しきい値電圧Ｖ_{ＧＳ（ＴＨ）}を超え、０．９Ｖ付近の安定点に到達する。そして図４（ａ）に示すように時刻ｔ＝８７μｓにおいて、基準電流Ｉ_ＲＥＦが設計値である４５０ｎＡに達する。したがって基準電流源回路１００ｒの起動時間は、７７μｓとなる。

続いて波形（i）を参照し、図３の基準電流源回路１００ａの動作を説明する。時刻ｔ＝１０μｓに電源が投入されると、第７トランジスタＭ７および抵抗Ｒ２を含む経路に電流Ｉ_Ｍ７が流れはじめ、第８トランジスタＭ８によってコピーされた起動電流Ｉ_Ｓが直接、キャパシタＣ１に供給される。その結果、図４（ｂ）に示すように電圧Ｖ_Ｃ１は３．６μｓという非常に短い時間で０．９Ｖ付近の安定点まで上昇する。そして図４（ａ）に示すように時刻ｔ＝１３．９μｓにおいて、基準電流Ｉ_ＲＥＦが設計値である４５０ｎＡに達する。したがって基準電流源回路１００の起動時間は、３．９μｓとなる。

基準電流Ｉ_ＲＥＦが設計値に到達すると、第９トランジスタＭ９の電流Ｉ_Ｍ９が大きくなり、第１１トランジスタＭ１１の電流Ｉ_Ｍ１１が増加する。これにより第２抵抗Ｒ２の電圧降下が増大し、第７トランジスタＭ７のゲート電圧が上昇し、第７トランジスタＭ７がターンオフし、起動電流Ｉ_Ｓが停止する。

このように、図３の基準電流源回路１００ａによれば、図１の基準電流源回路１００ｒに比べて起動時間を１／２０倍程度に短縮することができる。

図３において、トランジスタＭ１，Ｍ２，Ｍ９を、ＮチャンネルＭＯＳＦＥＴで構成してもよい。あるいはトランジスタＭ４〜Ｍ６を、ＰＮＰ型バイポーラトランジスタで構成してもよい。

図５は、図３の基準電流源回路１００ａの変形例を示す回路図である。図５の基準電流源回路１００ｂは、図３の基準電流源回路１００ａに加えて、シャットダウン回路４０をさらに備える。シャットダウン回路４０は、シャットダウン信号ＳＨＴＤＮを受け、シャットダウン信号ＳＨＴＤＮがアサート（ハイレベル）されるシャットダウン状態の間、基準電流源回路１００の少なくともひとつの電流経路を遮断する。

たとえばシャットダウン回路４０は、トランジスタＭ１０１〜Ｍ１０６およびインバータ４２を含む。インバータ４２は、シャットダウン信号ＳＨＴＤＮを反転する。トランジスタＭ１０１は、第２トランジスタＭ２と並列に接続され、ゲートにシャットダウン信号ＳＨＴＤＮが入力され、シャットダウン状態においてオンとなる。トランジスタＭ１０２は、第３電流Ｉ_３の経路上に設けられ、ゲートに反転シャットダウン信号＃ＳＨＴＤＮが入力され、シャットダウン状態においてオフとなる。トランジスタＭ１０３は、トランジスタＭ４，Ｍ５のゲートソース間に設けられ、ゲートに反転シャットダウン信号＃ＳＨＴＤＮが入力され、シャットダウン状態においてオンとなる。トランジスタＭ１０４は、第１トランジスタＭ１のコレクタと接地ライン１０４の間に設けられ、ゲートにシャットダウン信号ＳＨＴＤＮが入力され、シャットダウン状態においてオンとなる。トランジスタＭ１０５は電流Ｉ_Ｍ７およびＩ_Ｍ８の経路上に設けられ、ゲートに反転シャットダウン信号＃ＳＨＴＤＮが入力され、シャットダウン状態においてオフとなる。トランジスタＭ１０６は、トランジスタＭ１０，Ｍ１１のゲートソース間に設けられ、ゲートに反転シャットダウン信号＃ＳＨＴＤＮが入力され、シャットダウン状態においてオンとなる。

この変形例によれば、電源電圧Ｖ_ＤＤの投入後において、シャットダウン信号ＳＨＴＤＮに応じて、基準電流源回路１００ｂの動作、非動作を切り替えることが可能となる。したがって基準電流源回路１００ｂを用いた回路システムのスタンバイ状態（あるいはシャットダウン状態）においては、シャットダウン信号ＳＨＴＤＮをアサートすることで、基準電流源回路１００ｂを停止し、基準電流Ｉ_ＲＥＦの供給先の回路を停止し、消費電流を低減できる。

そして、シャットダウン信号ＳＨＴＤＮがネゲートされ、シャットダウン状態から通常の動作状態に復帰する際には、起動回路２０ｂによって位相補償用のキャパシタＣ１を急速に充電することができ、短時間で基準電流源回路１００ｂを動作状態に復帰させることができる。

（第２実施例）
図６は、第２実施例に係る基準電流源回路１００ｃの回路図である。第２実施例では、電流源１２ｃが電源ライン１０２側に配置され、カレントミラー回路１８ｃが接地ライン１０４側に配置されている。

電流源１２ｃは、トランジスタＭ１_１，Ｍ１_２，Ｍ２_１，Ｍ２_２および抵抗Ｒａを含むセルフバイアスカスコード型の第１カレントミラー１３と、第４抵抗Ｒ４を備える。第１カレントミラー１３と第４抵抗Ｒ４の組み合わせは、ワイドラーカレントミラー（ワイドラー電流源）を、カスコード型に変更した回路と把握できる。トランジスタＭ１_１，Ｍ１_２は、図２の第１トランジスタ１４に相当し、トランジスタＭ２_１，Ｍ２_２は、図２の第２トランジスタ１６に相当する。電流源１２ｃは、トランジスタＭ１_２，Ｍ２_２のサイズの比および抵抗Ｒａに応じた第１電流Ｉ_１および第２電流Ｉ_２を生成する。

カレントミラー回路１８ｃは、セルフバイアスカスコード型の第２カレントミラー１９を含む。第２カレントミラー１９は、トランジスタＭ３_１，Ｍ３_２，Ｍ４_１，Ｍ４_２および抵抗Ｒｂを含み、第１カレントミラー１３と天地対称に構成される。

出力回路３０ｃは、第１出力トランジスタＭ０_１、第２出力トランジスタＭ０_２、カレントミラー３２を含む。出力トランジスタＭ０_１，Ｍ０_２は、カレントミラー回路１８ｃと接続され、第１電流Ｉ_１，第２電流Ｉ_２に比例する電流Ｉ_０を生成する。カレントミラー３２は、電流Ｉ_０を折り返し、図示しない回路ブロックに基準電流Ｉ_ＲＥＦを供給する。

定電流回路１０ｃには、位相補償のために４個のキャパシタＣ１１〜Ｃ１４が接続される。起動回路２０ｃは、キャパシタＣ１１〜Ｃ１４のうち、第２出力トランジスタＭ０_２のゲートに接続されるキャパシタＣ１１に起動電流Ｉ_Ｓ１を供給する。

起動回路２０ｃの基本構成は、図３の起動回路２０と同様であり、主として第７トランジスタＭ７、第８トランジスタＭ８、第２抵抗Ｒ２、第３抵抗Ｒ３を備える。第８トランジスタＭ８に流れる電流Ｉ_Ｍ８は、第１起動電流Ｉ_Ｓ１として、キャパシタＣ１１と定電流回路１０ｃの接続ノードＮ１に供給される。第９トランジスタＭ９および遮断回路２４については、図３と同様である。

図６の起動回路２０ｃは、第１２トランジスタＭ１２および第３カレントミラー２６をさらに備える。第１２トランジスタＭ１２は第７トランジスタＭ７、第８トランジスタＭ８とともにカレントミラー２２を形成するように接続される。第３カレントミラー２６は、第１２トランジスタＭ１２の電流Ｉ_Ｍ１２を折り返して第２起動電流Ｉ_Ｓ２を生成し、第１カレントミラー１３に供給する。

以上が基準電流源回路１００ｃの構成である。続いてその動作を説明する。図７は、図６の基準電流源回路１００ｃの電源起動時の動作波形図（シミュレーション結果）である。波形（i） は、図６の基準電流源回路１００ｃの動作を示している。また比較のために、第１起動電流Ｉ_Ｓ１をキャパシタＣ１１に供給しないときの動作波形（ii）を示す。

時刻ｔ＝１０μｓに電源が投入される。波形（ii）を参照すると、第１起動電流Ｉ_Ｓ１をキャパシタＣ１１に供給しない場合、キャパシタＣ１１は、第２トランジスタ１６からの電流によって充電されることとなるが、この電流は微小であるため、キャパシタＣ１１の電圧Ｖ_Ｃ１１は緩やかに上昇し、時刻ｔ＝２４．１μｓにおいて基準電流Ｉ_ＲＥＦが設計値である４５０ｎＡに達する。したがってこのときの起動時間は、１４．１μｓとなる。

続いて波形（i）を参照し、図６の基準電流源回路１００ｃの動作を説明する。時刻ｔ＝１０μｓに電源が投入されると、第７トランジスタＭ７および抵抗Ｒ２を含む経路に電流Ｉ_Ｍ７が流れはじめ、第８トランジスタＭ８によってコピーされた起動電流Ｉ_Ｓ１が直接、キャパシタＣ１１に供給される。その結果、出力トランジスタＭ０_２のゲート電圧が急速に上昇する。またキャパシタＣ１２は抵抗Ｒｂを介してキャパシタＣ１１と接続されるため、電圧Ｖ_Ｃ１１の上昇にともない、キャパシタＣ１２の電圧Ｖ_Ｃ１２も急速に立ち上がる。そして時刻ｔ＝１１．５μｓにおいて基準電流Ｉ_ＲＥＦが設計値である４５０ｎＡに達する。したがってこのときの起動時間は、１．５μｓとなる。このように図６の基準電流源回路１００ｃによれば、起動時間を短縮できる。

（第３実施例）
図８は、第３実施例に係る基準電流源回路１００ｄの回路図である。第３実施例では、電流源１２ｄが接地ライン１０４側に配置され、カレントミラー回路１８ｄが電源ライン１０２側に配置されている。

電流源１２ｄは、ＮチャンネルＭＯＳＦＥＴの第１トランジスタＭ１、第２トランジスタＭ２および第５抵抗Ｒ５を含む。この電流源１２ｄは、永田カレントミラーとして知られる。電流源１２ｄは、第１トランジスタＭ１と第２トランジスタＭ２のサイズ比および第５抵抗Ｒ５の抵抗値に応じた電流Ｉ_１，Ｉ_２を生成する。

カレントミラー回路１８ｄは第１３トランジスタＭ１３および第１４トランジスタＭ１４を含む。出力回路３０ｄは、カレントミラー回路１８ｄに接続され、第１電流Ｉ_１、第２電流Ｉ_２に比例した基準電流Ｉ_ＲＥＦを生成する出力トランジスタＭ０を含む。起動回路２０ｄの構成は、図６の起動回路２０ｃと同様である。

位相補償用のキャパシタＣ２１は、第１トランジスタＭ１のゲートと接続される。起動回路２０ｄは、キャパシタＣ２１に第１起動電流Ｉ_Ｓ１を供給し、第２起動電流Ｉ_Ｓ２を、カレントミラー回路１８ｄに供給する。

図９は、図８の基準電流源回路１００ｄの電源起動時の動作波形図（シミュレーション結果）である。波形（i） は、図８の基準電流源回路１００ｄの動作を示している。また比較のために、第１起動電流Ｉ_Ｓ１をキャパシタＣ２１に供給しないときの動作波形（ii）を示す。

時刻ｔ＝１０μｓに電源が投入される。波形（ii）を参照すると、第１起動電流Ｉ_Ｓ１をキャパシタＣ２１に供給しない場合、キャパシタＣ２１は、トランジスタＭ１３からの電流によって充電されることとなるが、この電流は微小であるため、キャパシタＣ２１の電圧Ｖ_Ｃ２１は緩やかに上昇する。電圧Ｖ_Ｃ２１が第１トランジスタＭ１のゲートソース間しきい値電圧を超えると、第１電流Ｉ_１および第２電流Ｉ_２が流れはじめ、時刻ｔ＝１１．９μｓにおいて基準電流Ｉ_ＲＥＦが設計値である２６μＡに達する。したがってこのときの起動時間は、１．９μｓとなる。

続いて波形（i）を参照し、図８の基準電流源回路１００ｄの動作を説明する。時刻ｔ＝１０μｓに電源が投入されると、第７トランジスタＭ７および抵抗Ｒ２を含む経路に電流Ｉ_Ｍ７が流れはじめ、第８トランジスタＭ８によってコピーされた起動電流Ｉ_Ｓ１が直接、キャパシタＣ２１に供給される。その結果、第１トランジスタＭ_１のゲート電圧が急速に上昇し、第１電流Ｉ_１が増加し、その結果、第２トランジスタＭ２のゲート電圧も増大し、第２電流Ｉ_２も増加する。そして時刻ｔ＝１０．５６μｓにおいて基準電流Ｉ_ＲＥＦが設計値である２６μＡに達する。したがってこのときの起動時間は、０．５６μｓとなる。このように図８の基準電流源回路１００ｄによれば、起動時間を短縮できる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

図３の基準電流源回路１００ａにおいて、電流源１２ａを電源ライン１０２側に、カレントミラー回路１８ａを接地ライン１０４側に配置してもよい。この場合、ＰチャンネルＳＭＯＳＦＥＴをＮチャンネルＭＯＳＦＥＴに、ＮＰＮ型バイポーラトランジスタをＰＮＰ型バイポーラトランジスタに置換すればよい。またあわせて起動回路２０ａの天地を反転してもよい。

図６の基準電流源回路１００ｃにおいて、電流源１２ｃを接地ライン１０４側に、カレントミラー回路１８ｃを電源ライン１０２側に配置してもよい。この場合、ＰチャンネルＳＭＯＳＦＥＴをＮチャンネルＭＯＳＦＥＴに、ＮチャンネルＭＯＳＦＥＴをＰチャンネルＭＯＳＦＥＴに置換すればよい。またあわせて起動回路２０ｃの天地を反転してもよい。

図８の基準電流源回路１００ｄにおいて、電流源１２ｄを電源ライン１０２側に、カレントミラー回路１８ｄを接地ライン１０４側に配置してもよい。この場合、ＰチャンネルＳＭＯＳＦＥＴをＮチャンネルＭＯＳＦＥＴに、ＮチャンネルＭＯＳＦＥＴをＰチャンネルＭＯＳＦＥＴに置換すればよい。またあわせて起動回路２０ｄの天地を反転してもよい。

図３、図６、図８の基準電流源回路１００に関して、図５の基準電流源回路１００ｂと同様に出力回路３０を追加してもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…基準電流源回路、１０２…電源ライン、１０４…接地ライン、１０…定電流回路、１２…電流源、１３…第１カレントミラー、１４…第１トランジスタ、１６…第２トランジスタ、１８…カレントミラー回路、１９…第２カレントミラー、２０…起動回路、２２…カレントミラー、２４…遮断回路、２６…第３カレントミラー、３０…出力回路、３２…カレントミラー、４０…シャットダウン回路、Ｃ１…キャパシタ、Ｍ０…出力トランジスタ、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、Ｍ７…第７トランジスタ、Ｍ８…第８トランジスタ、Ｍ９…第９トランジスタ、Ｍ１０…第１０トランジスタ、Ｍ１１…第１１トランジスタ、Ｍ１２…第１２トランジスタ、Ｍ１３…第１３トランジスタ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｒ５…第５抵抗。

Claims (13)

1. 電源ラインおよび接地ラインの一方である第１ライン側に設けられる電流源と、前記電源ラインおよび前記接地ラインの他方である第２ライン側に設けられるカレントミラー回路と、を含む定電流回路と、
   前記定電流回路と接続される位相補償用のキャパシタと、
   起動時に、前記キャパシタと前記定電流回路との接続ノードに起動電流を供給する起動回路と、
   を備えることを特徴とする基準電流源回路。
2. 前記電流源は、
   入力側の第１トランジスタ、出力側の第２トランジスタおよび第１抵抗を含む逆ワイドラーカレントミラーと、
   その制御端子が前記第２トランジスタのコレクタ／ドレインと接続され、その一端が前記第１ラインと接続される第３トランジスタと、
   を含み、
   前記基準電流源回路は、前記第３トランジスタに流れる電流に比例した基準電流を出力することを特徴とする請求項１に記載の基準電流源回路。
3. 前記カレントミラー回路は、
   その一端が前記第２ラインと接続され、前記第１トランジスタと同一の電流経路上に設けられた第４トランジスタと、
   その一端が前記第２ラインと接続され、前記第２トランジスタと同一の電流経路上に設けられた第５トランジスタと、
   その一端が前記第２ラインと接続され、前記第３トランジスタと同一の電流経路上に設けられた第６トランジスタと、
   を含み、前記第４トランジスタから前記第６トランジスタは同型であり、前記第４トランジスタから前記第６トランジスタそれぞれの制御端子が共通に接続され、またそれらの制御端子が前記第６トランジスタと前記第３トランジスタの接続ノードと接続されており、
   前記キャパシタは、前記第３トランジスタのゲートと接地ラインの間に設けられることを特徴とする請求項２に記載の基準電流源回路。
4. 前記起動回路は、
   前記電源ラインと前記接地ラインの間に直列に設けられた第２抵抗および第７トランジスタと、
   前記第７トランジスタとカレントミラーを形成するように接続される第８トランジスタと、
   を含み、前記第８トランジスタに流れる電流を、前記キャパシタに供給することを特徴とする請求項１から３のいずれかに記載の基準電流源回路。
5. 前記起動回路は、前記第７トランジスタと前記第２抵抗の間に設けられた第３抵抗をさらに含むことを特徴とする請求項４に記載の基準電流源回路。
6. 前記起動回路は、
   前記電流源または前記カレントミラー回路に流れる電流に比例した電流が流れるように前記電流源または前記カレントミラー回路に接続される第９トランジスタと、
   前記第９トランジスタに流れる電流が増加すると、前記第７トランジスタをオフする遮断回路と、
   をさらに含むことを特徴とする請求項４または５に記載の基準電流源回路。
7. 前記遮断回路は、
   前記第９トランジスタと前記電源ラインの間に設けられ、その制御端子とその一端が接続される第１０トランジスタと、
   その制御端子が前記第１０トランジスタの制御端子と接続され、その一端が前記第７トランジスタの制御端子と接続され、その他端が前記電源ラインと接続される第１１トランジスタと、
   を含むことを特徴とする請求項６に記載の基準電流源回路。
8. 前記電流源は、ワイドラーカレントミラーまたは逆ワイドラーカレントミラーを含むことを特徴とする請求項１に記載の基準電流源回路。
9. 前記ワイドラーカレントミラーまたは前記逆ワイドラーカレントミラーは、カスコード型であることを特徴とする請求項８に記載の基準電流源回路。
10. 前記カレントミラー回路は、カスコード型であり、
    前記基準電流源回路は、前記カレントミラー回路と接続される第１出力トランジスタおよび第２出力トランジスタを含む出力回路をさらに備え、
    前記キャパシタは、前記第２出力トランジスタの制御端子に接続されることを特徴とする請求項８または９に記載の基準電流源回路。
11. 前記電流源は、永田カレントミラーを含み、
    前記キャパシタは、前記永田カレントミラーに接続されることを特徴とする請求項１に記載の基準電流源回路。
12. シャットダウン信号を受け、前記シャットダウン信号がアサートされる間、前記基準電流源回路の少なくともひとつの電流経路を遮断するシャットダウン回路をさらに備えることを特徴とする請求項１から１１のいずれかに記載の基準電流源回路。
13. そのベースおよびコレクタが接続されるＮＰＮ型バイポーラトランジスタの第１トランジスタと、
    前記第１トランジスタのエミッタと接地の間に設けられる第１抵抗と、
    そのベースが前記第１トランジスタのベースと接続され、そのエミッタが接地されるＮＰＮ型バイポーラトランジスタの第２トランジスタと、
    そのソースが接地され、そのゲートが前記第２トランジスタのコレクタと接続されるＮチャンネルＭＯＳＦＥＴの第３トランジスタと、
    そのソースが電源ラインと接続され、そのドレインが前記第１トランジスタのコレクタと接続されるＰチャンネルＭＯＳＦＥＴの第４トランジスタと、
    そのソースが前記電源ラインと接続され、そのドレインが前記第２トランジスタのコレクタと接続されるＰチャンネルＭＯＳＦＥＴの第５トランジスタと、
    そのソースが前記電源ラインと接続され、そのゲートおよびそのドレインが、前記第３トランジスタのドレインならびに前記第４トランジスタおよび前記第５トランジスタのゲートと接続されるＰチャンネルＭＯＳＦＥＴの第６トランジスタと、
    前記第２トランジスタのコレクタと接続されるキャパシタと、
    一端が接地される第２抵抗と、
    そのソースが前記電源ラインと接続され、そのゲートが前記第２抵抗の他端と接続されるＰチャンネルＭＯＳＦＥＴの第７トランジスタと、
    前記第７トランジスタのゲートとドレインの間に設けられる第３抵抗と、
    そのソースが前記電源ラインと接続され、そのゲートが前記第７トランジスタのドレインと接続され、そのドレインが前記キャパシタと接続されるＰチャンネルＭＯＳＦＥＴの第８トランジスタと、
    そのエミッタが接地され、そのベースが前記第１トランジスタのベースと接続されるＮＰＮ型バイポーラトランジスタの第９トランジスタと、
    そのソースが前記電源ラインと接続され、そのゲートおよびそのソースが前記第９トランジスタのコレクタと接続されるＰチャンネルＭＯＳＦＥＴの第１０トランジスタと、
    そのソースが前記電源ラインと接続され、そのゲートが前記第１０トランジスタのゲートと接続され、そのドレインが前記第２抵抗の前記他端と接続されるＰチャンネルＭＯＳＦＥＴの第１１トランジスタと、
    を備えることを特徴とする基準電流源回路。

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