JP2003297935A - ばらつき補正機能付き回路 - Google Patents
ばらつき補正機能付き回路Info
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- 238000012937 correction Methods 0.000 title claims abstract description 169
- 238000004519 manufacturing process Methods 0.000 claims abstract description 49
- 238000013461 design Methods 0.000 claims abstract description 6
- 238000006243 chemical reaction Methods 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 88
- 239000000470 constituent Substances 0.000 abstract description 7
- 230000010355 oscillation Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 14
- 239000010410 layer Substances 0.000 description 9
- 238000010295 mobile communication Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 101100116283 Arabidopsis thaliana DD11 gene Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/02—Details
- H03B5/04—Modifications of generator to compensate for variations in physical values, e.g. power supply, load, temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 構成素子の特性の製造ばらつきにかかわらず
出力特性のばらつきを抑制し，所望値に近い特性の出力
を得ることができるばらつき補正機能付き回路を提供す
ること。 【解決手段】 実動作回路であるＶＣＯ回路１１中の補
正対象キャパシタと同一構造のキャパシタを含むダミー
回路３により，基準信号frefに対し位相の異なる出力信
号fref'を得る。基準信号frefと出力信号fref'との位相
差は，補正対象キャパシタの製造ばらつきを反映してい
る。その位相差を位相比較回路１４で検出し，その出力
信号vpd に応じて制御信号変換回路１５で制御信号vsw1
〜vsw2を作成する。制御信号vsw1〜vsw2により，ＶＣＯ
回路１１中のスイッチを切り替え，補正対象キャパシタ
の容量を調節する。これにより，補正対象キャパシタの
製造ばらつきにかかわらず，その設計上の容量に近い容
量で動作するようにする。
出力特性のばらつきを抑制し，所望値に近い特性の出力
を得ることができるばらつき補正機能付き回路を提供す
ること。 【解決手段】 実動作回路であるＶＣＯ回路１１中の補
正対象キャパシタと同一構造のキャパシタを含むダミー
回路３により，基準信号frefに対し位相の異なる出力信
号fref'を得る。基準信号frefと出力信号fref'との位相
差は，補正対象キャパシタの製造ばらつきを反映してい
る。その位相差を位相比較回路１４で検出し，その出力
信号vpd に応じて制御信号変換回路１５で制御信号vsw1
〜vsw2を作成する。制御信号vsw1〜vsw2により，ＶＣＯ
回路１１中のスイッチを切り替え，補正対象キャパシタ
の容量を調節する。これにより，補正対象キャパシタの
製造ばらつきにかかわらず，その設計上の容量に近い容
量で動作するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は，集積回路（以下，
「ＩＣ」という）に関する。さらに詳細には，構成素子
の特性の製造ばらつきにかかわらず出力特性のばらつき
を抑制し，所望値に近い特性の出力を得ることができる
ばらつき補正機能付き回路に関するものである。例え
ば，発信回路を内蔵した，携帯電話その他の移動体通信
機器に用いて好適なものである。
「ＩＣ」という）に関する。さらに詳細には，構成素子
の特性の製造ばらつきにかかわらず出力特性のばらつき
を抑制し，所望値に近い特性の出力を得ることができる
ばらつき補正機能付き回路に関するものである。例え
ば，発信回路を内蔵した，携帯電話その他の移動体通信
機器に用いて好適なものである。
【０００２】
【従来の技術】近年，携帯電話等の移動体通信機器に代
表されるように，多くの電子機器分野で，部品数の減少
が求められている。例えば上述の移動体通信機器では，
発振回路をＩＣに内蔵させれば，部品数の減少に寄与で
きる。このような発振回路の一例として，電圧制御発振
回路（以下，「ＶＣＯ回路」という）を図１６に示す。
図１６のＶＣＯ回路は，インダクタ部１０１と容量部１
０２とによる共振回路を含んでいる。その発振周波数ｆ
は，インダクタ部１０１のインダクタンスＬと，容量部
１０２の容量Ｃとにより，次式で与えられる。
表されるように，多くの電子機器分野で，部品数の減少
が求められている。例えば上述の移動体通信機器では，
発振回路をＩＣに内蔵させれば，部品数の減少に寄与で
きる。このような発振回路の一例として，電圧制御発振
回路（以下，「ＶＣＯ回路」という）を図１６に示す。
図１６のＶＣＯ回路は，インダクタ部１０１と容量部１
０２とによる共振回路を含んでいる。その発振周波数ｆ
は，インダクタ部１０１のインダクタンスＬと，容量部
１０２の容量Ｃとにより，次式で与えられる。
【０００３】
【数１】
【０００４】ここで，制御電圧ＶＴにより，容量部１０
２中のバリキャップの容量を変化させることができる。
このため，制御電圧ＶＴによって発振周波数ｆを調節す
ることができる。そして，このようなＶＣＯ回路により
位相ロックループ（以下，「ＰＬＬ」という）を構成す
る。これにより，ＶＣＯ回路の発振周波数ｆをＰＬＬの
設定周波数に一致させて使用するのである。
２中のバリキャップの容量を変化させることができる。
このため，制御電圧ＶＴによって発振周波数ｆを調節す
ることができる。そして，このようなＶＣＯ回路により
位相ロックループ（以下，「ＰＬＬ」という）を構成す
る。これにより，ＶＣＯ回路の発振周波数ｆをＰＬＬの
設定周波数に一致させて使用するのである。
【０００５】
【発明が解決しようとする課題】しかしながら，上記の
ようなＶＣＯ回路をＩＣに内蔵すると，次のような問題
が生じる。すなわち，ＩＣの製造プロセス上不可避的
に，内蔵される素子の特性値がばらついてしまう。この
ため，ＶＣＯ回路の発振特性もばらついてしまうのであ
る。このことを，図１７のグラフにより説明する。この
グラフは，図１６のＶＣＯ回路について，制御電圧ＶＴ
を０.５Ｖから２.５Ｖまで振ったときの発振周波数ｆを
示している。このグラフではさらに，容量部１０２の容
量Ｃが仕様の−２０％仕上がり，−１０％仕上がり，±
０％仕上がり，＋１０％仕上がり，＋２０％仕上がり，
の５通りのものについての結果を示している。
ようなＶＣＯ回路をＩＣに内蔵すると，次のような問題
が生じる。すなわち，ＩＣの製造プロセス上不可避的
に，内蔵される素子の特性値がばらついてしまう。この
ため，ＶＣＯ回路の発振特性もばらついてしまうのであ
る。このことを，図１７のグラフにより説明する。この
グラフは，図１６のＶＣＯ回路について，制御電圧ＶＴ
を０.５Ｖから２.５Ｖまで振ったときの発振周波数ｆを
示している。このグラフではさらに，容量部１０２の容
量Ｃが仕様の−２０％仕上がり，−１０％仕上がり，±
０％仕上がり，＋１０％仕上がり，＋２０％仕上がり，
の５通りのものについての結果を示している。
【０００６】ここで，ＰＬＬの設定周波数が６２０ＭＨ
ｚであることとする。すると図１７のグラフから，次の
ようなことがわかる。まず，仕様通りのもの，すなわち
±０％仕上がりのものでは，設定周波数の出力を得るた
めの制御電圧ＶＴは１．６Ｖである。これに対し−２０
％仕上がりのものの場合には，その制御電圧ＶＴは１．
０Ｖとなる。一方，＋２０％仕上がりのものの場合に
は，その制御電圧ＶＴは２.２Ｖとなり，１.２Ｖもの差
異がある。このように，発振特性のばらつきは，ＰＬＬ
ロック時の制御電圧ＶＴのばらつきとして現れるのであ
る。
ｚであることとする。すると図１７のグラフから，次の
ようなことがわかる。まず，仕様通りのもの，すなわち
±０％仕上がりのものでは，設定周波数の出力を得るた
めの制御電圧ＶＴは１．６Ｖである。これに対し−２０
％仕上がりのものの場合には，その制御電圧ＶＴは１．
０Ｖとなる。一方，＋２０％仕上がりのものの場合に
は，その制御電圧ＶＴは２.２Ｖとなり，１.２Ｖもの差
異がある。このように，発振特性のばらつきは，ＰＬＬ
ロック時の制御電圧ＶＴのばらつきとして現れるのであ
る。
【０００７】そして，容量部１０２の容量Ｃがさらに大
きかったり小さかったりした場合には，ＶＣＯ回路の発
振周波数帯域がＰＬＬのロックレンジから完全に外れて
しまうこともありうる。その場合には，ＰＬＬのロック
不良となり，所望の使用ができない。また，ロックレン
ジに入っていたとしても，制御電圧ＶＴが正常値より極
端に高い場合や低い場合には，ＰＬＬのループ特性が通
常の特性と異なるものとなる。このため，フェーズノイ
ズ特性が劣化したり，設定周波数にロックされるまでの
ロックアップタイムが長くかかったりしてしまう。な
お，製造ばらつきによる同様の問題は，容量素子の容量
に限らず他の種類の素子にも存在する。
きかったり小さかったりした場合には，ＶＣＯ回路の発
振周波数帯域がＰＬＬのロックレンジから完全に外れて
しまうこともありうる。その場合には，ＰＬＬのロック
不良となり，所望の使用ができない。また，ロックレン
ジに入っていたとしても，制御電圧ＶＴが正常値より極
端に高い場合や低い場合には，ＰＬＬのループ特性が通
常の特性と異なるものとなる。このため，フェーズノイ
ズ特性が劣化したり，設定周波数にロックされるまでの
ロックアップタイムが長くかかったりしてしまう。な
お，製造ばらつきによる同様の問題は，容量素子の容量
に限らず他の種類の素子にも存在する。
【０００８】本発明は，前記した従来の技術が有する問
題点を解決するためになされたものである。すなわちそ
の課題とするところは，構成素子の特性の製造ばらつき
にかかわらず出力特性のばらつきを抑制し，所望値に近
い特性の出力を得ることができるばらつき補正機能付き
回路を提供することにある。
題点を解決するためになされたものである。すなわちそ
の課題とするところは，構成素子の特性の製造ばらつき
にかかわらず出力特性のばらつきを抑制し，所望値に近
い特性の出力を得ることができるばらつき補正機能付き
回路を提供することにある。
【０００９】
【課題を解決するための手段】この課題の解決を目的と
してなされた本発明のばらつき補正機能付き回路は，実
動作回路と補正回路とを同一チップ中に有するものであ
る。補正回路は，実動作回路とは別に構成された回路で
あって，実動作回路製造ばらつきを補正して動作させる
ものである。しかして実動作回路中には，補正の対象と
なる補正対象素子が含まれている。すなわち本発明のば
らつき補正機能付き回路では，補正回路により補正対象
素子の製造ばらつきの補正が行われている状態で実動作
回路が動作する。このため実動作回路は，補正対象素子
の製造ばらつきにかかわらず，ほぼ所望どおりの動作を
する。かくして本発明のばらつき補正機能付き回路で
は，構成素子の特性の製造ばらつきにかかわらず出力特
性のばらつきを抑制し，所望値に近い特性の出力を得る
ことができるのである。
してなされた本発明のばらつき補正機能付き回路は，実
動作回路と補正回路とを同一チップ中に有するものであ
る。補正回路は，実動作回路とは別に構成された回路で
あって，実動作回路製造ばらつきを補正して動作させる
ものである。しかして実動作回路中には，補正の対象と
なる補正対象素子が含まれている。すなわち本発明のば
らつき補正機能付き回路では，補正回路により補正対象
素子の製造ばらつきの補正が行われている状態で実動作
回路が動作する。このため実動作回路は，補正対象素子
の製造ばらつきにかかわらず，ほぼ所望どおりの動作を
する。かくして本発明のばらつき補正機能付き回路で
は，構成素子の特性の製造ばらつきにかかわらず出力特
性のばらつきを抑制し，所望値に近い特性の出力を得る
ことができるのである。
【００１０】本発明のばらつき補正機能付き回路におい
ては，補正回路中にダミー回路と変換回路とを有すると
よい。ダミー回路は，補正対象素子と同一構造の素子を
含んで構成され，基準信号の入力を受けてこれに何らか
の変更を加えた信号を出力するものである。ここで「同
一構造の素子」とは，半導体基板や絶縁層，層間導体層
等の構成要素を共通にする素子のことである。例えば，
補正対象素子がキャパシタである場合には，電極板とし
て共通の導体層を使用しており，極間層として使用して
いる絶縁層も共通であるキャパシタが「同一構造の素
子」に該当する。ただし，極板面積による容量の違いは
「同一構造」を妨げない。このような素子は，補正対象
素子と同一チップ中の同一構造のものであるから，製造
ばらつきに関して同一の傾向を持つ。製造ばらつきは，
主として層間の位置合わせ精度に由来し，これは同一チ
ップ中の同一の構成要素については一定だからである。
したがって，ダミー回路の出力信号と基準信号との差異
には，補正対象素子の製造ばらつきが反映されるのであ
る。そして，この出力信号に基づいて変換回路が，補正
対象素子の補正に用いるための制御信号を出力するので
ある。このように，補正対象素子と同一構造の素子をダ
ミー回路に含んでいることにより，補正対象素子の製造
ばらつきを反映した制御信号を得ることができるのであ
る。
ては，補正回路中にダミー回路と変換回路とを有すると
よい。ダミー回路は，補正対象素子と同一構造の素子を
含んで構成され，基準信号の入力を受けてこれに何らか
の変更を加えた信号を出力するものである。ここで「同
一構造の素子」とは，半導体基板や絶縁層，層間導体層
等の構成要素を共通にする素子のことである。例えば，
補正対象素子がキャパシタである場合には，電極板とし
て共通の導体層を使用しており，極間層として使用して
いる絶縁層も共通であるキャパシタが「同一構造の素
子」に該当する。ただし，極板面積による容量の違いは
「同一構造」を妨げない。このような素子は，補正対象
素子と同一チップ中の同一構造のものであるから，製造
ばらつきに関して同一の傾向を持つ。製造ばらつきは，
主として層間の位置合わせ精度に由来し，これは同一チ
ップ中の同一の構成要素については一定だからである。
したがって，ダミー回路の出力信号と基準信号との差異
には，補正対象素子の製造ばらつきが反映されるのであ
る。そして，この出力信号に基づいて変換回路が，補正
対象素子の補正に用いるための制御信号を出力するので
ある。このように，補正対象素子と同一構造の素子をダ
ミー回路に含んでいることにより，補正対象素子の製造
ばらつきを反映した制御信号を得ることができるのであ
る。
【００１１】ここで，補正回路においては，実動作回路
の動作信号とは無関係な信号を，基準信号として用いる
ことが望ましい。実動作回路の動作信号（出力信号や制
御信号等）を補正回路の基準信号として用いたのでは，
ダミー回路の出力信号が実動作回路の動作状況に影響さ
れてしまうからである。したがって，実動作回路の動作
信号と無関係な信号を補正回路の基準信号として用いる
ことにより，実動作回路の動作状況に左右されることな
く，補正対象素子の製造ばらつきを反映した制御信号を
得ることができるのである。
の動作信号とは無関係な信号を，基準信号として用いる
ことが望ましい。実動作回路の動作信号（出力信号や制
御信号等）を補正回路の基準信号として用いたのでは，
ダミー回路の出力信号が実動作回路の動作状況に影響さ
れてしまうからである。したがって，実動作回路の動作
信号と無関係な信号を補正回路の基準信号として用いる
ことにより，実動作回路の動作状況に左右されることな
く，補正対象素子の製造ばらつきを反映した制御信号を
得ることができるのである。
【００１２】また，変換回路では，基準信号とダミー回
路の出力信号との差異に基づいて制御信号を生成するこ
ととするとよい。補正対象素子が例えばキャパシタのよ
うなリアクタンス素子である場合には，その特性値（容
量）による基準信号への影響が，単独では検出し難い形
態（位相）で現れる場合がある。そのような場合でも，
基準信号とダミー回路の出力信号との差異（位相差）を
とることにより，補正対象素子の製造ばらつきを適切に
反映した制御信号を得ることができるのである。
路の出力信号との差異に基づいて制御信号を生成するこ
ととするとよい。補正対象素子が例えばキャパシタのよ
うなリアクタンス素子である場合には，その特性値（容
量）による基準信号への影響が，単独では検出し難い形
態（位相）で現れる場合がある。そのような場合でも，
基準信号とダミー回路の出力信号との差異（位相差）を
とることにより，補正対象素子の製造ばらつきを適切に
反映した制御信号を得ることができるのである。
【００１３】また，本発明のばらつき補正機能付き回路
においては，実動作回路に，予備素子とスイッチとを有
するとよい。予備素子は，補正対象素子と同種の素子で
ある。スイッチは，補正回路から出力される制御信号に
より補正対象素子と予備素子との接続状況を変更するも
のである。すなわち，スイッチの断続により，補正対象
素子と予備素子との全体での特性値を切り替えられるよ
うにしておくのである。あるいは，スイッチの断続によ
り，補正対象素子の代わりに予備素子を用いるようにし
てもよい。そして，スイッチは補正回路から出力される
制御信号に従うこととするのである。これにより，補正
回路での製造ばらつきの検出に応じて，補正対象素子の
特性値を切り替えることができるのである。ここで「同
種の素子」は，補正対象素子がキャパシタなら予備素子
もキャパシタ，補正対象素子がインダクタなら予備素子
もインダクタ，といった具合におなじ機能を持つ素子と
いう意味である。ただし，前述の「同一構造の素子」に
は限られない。
においては，実動作回路に，予備素子とスイッチとを有
するとよい。予備素子は，補正対象素子と同種の素子で
ある。スイッチは，補正回路から出力される制御信号に
より補正対象素子と予備素子との接続状況を変更するも
のである。すなわち，スイッチの断続により，補正対象
素子と予備素子との全体での特性値を切り替えられるよ
うにしておくのである。あるいは，スイッチの断続によ
り，補正対象素子の代わりに予備素子を用いるようにし
てもよい。そして，スイッチは補正回路から出力される
制御信号に従うこととするのである。これにより，補正
回路での製造ばらつきの検出に応じて，補正対象素子の
特性値を切り替えることができるのである。ここで「同
種の素子」は，補正対象素子がキャパシタなら予備素子
もキャパシタ，補正対象素子がインダクタなら予備素子
もインダクタ，といった具合におなじ機能を持つ素子と
いう意味である。ただし，前述の「同一構造の素子」に
は限られない。
【００１４】また，本発明においては，予備素子を複数
有し，スイッチを，少なくとも予備素子の個数と同数有
するとよい。そして，各スイッチが，補正回路から出力
される制御信号に応じて，補正対象素子と予備素子との
全体での特性が，補正対象素子の特性の設計値に最も近
くなるように補正対象素子と予備素子とを接続させるこ
ととするのである。これにより，補正対象素子の製造ば
らつきにかかわらず，補正対象素子と予備素子との全体
での特性を，補正対象素子の特性の設計値にほぼ等しい
ものとすることができるのである。
有し，スイッチを，少なくとも予備素子の個数と同数有
するとよい。そして，各スイッチが，補正回路から出力
される制御信号に応じて，補正対象素子と予備素子との
全体での特性が，補正対象素子の特性の設計値に最も近
くなるように補正対象素子と予備素子とを接続させるこ
ととするのである。これにより，補正対象素子の製造ば
らつきにかかわらず，補正対象素子と予備素子との全体
での特性を，補正対象素子の特性の設計値にほぼ等しい
ものとすることができるのである。
【００１５】また，本発明においては，変換回路にコン
パレータを予備素子の個数と同数有するとよい。このコ
ンパレータは，ダミー回路の出力信号を基準値と比較
し，その大小関係に応じて制御信号を生成するものであ
る。そして，各コンパレータが使用する基準値は互いに
異なることとするのである。このようにして，各コンパ
レータからの制御信号に基づいて各スイッチの接続状況
を切り替えることとするのである。これにより，補正回
路で検出された製造ばらつきに合わせて，補正対象素子
と予備素子との全体での特性値を変更することができる
のである。
パレータを予備素子の個数と同数有するとよい。このコ
ンパレータは，ダミー回路の出力信号を基準値と比較
し，その大小関係に応じて制御信号を生成するものであ
る。そして，各コンパレータが使用する基準値は互いに
異なることとするのである。このようにして，各コンパ
レータからの制御信号に基づいて各スイッチの接続状況
を切り替えることとするのである。これにより，補正回
路で検出された製造ばらつきに合わせて，補正対象素子
と予備素子との全体での特性値を変更することができる
のである。
【００１６】
【発明の実施の形態】以下，本発明を具体化した実施の
形態について，添付図面を参照しつつ詳細に説明する。
形態について，添付図面を参照しつつ詳細に説明する。
【００１７】まず，本発明に係るばらつき補正の原理を
図１のブロック図により説明する。図１に示すばらつき
補正機能付き回路は，実動作回路１と補正回路２とによ
り構成されている。これらは，１チップ内に配置されて
いる。実動作回路１は，例えば図１６に示したＶＣＯ回
路のような，何らかの入力（図１６のＶＣＯ回路では制
御電圧ＶＴ）を受けて何らかの信号（図１６のＶＣＯ回
路では周波数ｆの発振信号）を出力する機能回路であ
る。補正回路２は，実動作回路１中の素子の製造ばらつ
きを補正するための制御信号を出力するための回路であ
る。補正回路２はさらに，ダミー回路３と信号比較回路
４と制御信号変換回路５とにより構成されている。
図１のブロック図により説明する。図１に示すばらつき
補正機能付き回路は，実動作回路１と補正回路２とによ
り構成されている。これらは，１チップ内に配置されて
いる。実動作回路１は，例えば図１６に示したＶＣＯ回
路のような，何らかの入力（図１６のＶＣＯ回路では制
御電圧ＶＴ）を受けて何らかの信号（図１６のＶＣＯ回
路では周波数ｆの発振信号）を出力する機能回路であ
る。補正回路２は，実動作回路１中の素子の製造ばらつ
きを補正するための制御信号を出力するための回路であ
る。補正回路２はさらに，ダミー回路３と信号比較回路
４と制御信号変換回路５とにより構成されている。
【００１８】ダミー回路３は，実動作回路１中の補正対
象素子の特性が製造ばらつきにより仕様からどの程度ず
れているかを検出するための回路である。このためダミ
ー回路３は，補正対象素子（ここではキャパシタとす
る）と同一の構造の素子（以下，「ダミー素子」とい
う）で構成されている。１チップ内の同一の構造の素子
は，製造ばらつきに関して同一の傾向を持つからであ
る。このダミー回路３には，基準信号frefが入力される
ようになっている。そして，ダミー素子により基準信号
frefに対して何らかの変更（ここでは位相のずれ）が加
えられた信号fref' がダミー回路３から出力されるもの
である。信号fref' と基準信号frefとの差異（ここでは
位相差）は，当然，ダミー素子の製造ばらつき，すなわ
ち補正対象素子の製造ばらつきを反映している。
象素子の特性が製造ばらつきにより仕様からどの程度ず
れているかを検出するための回路である。このためダミ
ー回路３は，補正対象素子（ここではキャパシタとす
る）と同一の構造の素子（以下，「ダミー素子」とい
う）で構成されている。１チップ内の同一の構造の素子
は，製造ばらつきに関して同一の傾向を持つからであ
る。このダミー回路３には，基準信号frefが入力される
ようになっている。そして，ダミー素子により基準信号
frefに対して何らかの変更（ここでは位相のずれ）が加
えられた信号fref' がダミー回路３から出力されるもの
である。信号fref' と基準信号frefとの差異（ここでは
位相差）は，当然，ダミー素子の製造ばらつき，すなわ
ち補正対象素子の製造ばらつきを反映している。
【００１９】信号比較回路４は，基準信号frefと信号fr
ef' とを受け，それらの差異（ここでは位相差）を表す
信号vpd を出力する回路である。制御信号変換回路５
は，信号vpdを制御信号vswに変換する回路である。この
制御信号vsw を実動作回路１に提供することにより，補
正対象素子の製造ばらつきを補正するのである。むろ
ん，実動作回路１中の補正対象素子は，制御信号vsw を
受けることによりその特性（ここでは容量）を切り替え
られるように構成されていなければならない。
ef' とを受け，それらの差異（ここでは位相差）を表す
信号vpd を出力する回路である。制御信号変換回路５
は，信号vpdを制御信号vswに変換する回路である。この
制御信号vsw を実動作回路１に提供することにより，補
正対象素子の製造ばらつきを補正するのである。むろ
ん，実動作回路１中の補正対象素子は，制御信号vsw を
受けることによりその特性（ここでは容量）を切り替え
られるように構成されていなければならない。
【００２０】次に，本発明の実施の形態に係るばらつき
補正機能付き回路について説明する。本実施の形態に係
るばらつき補正機能付き回路は，図２のブロック図のよ
うに構成されている。図２中のＶＣＯ回路１１，補正回
路１２はむろん，図１に示した実動作回路１，補正回路
２にそれぞれ対応する。よってこれらは１チップ内に配
置されている。さらに，図２の補正回路１２中のダミー
回路１３，位相比較回路１４，制御信号変換回路１５
は，図１の補正回路２中のダミー回路３，信号比較回路
４，制御信号変換回路５にそれぞれ対応する。
補正機能付き回路について説明する。本実施の形態に係
るばらつき補正機能付き回路は，図２のブロック図のよ
うに構成されている。図２中のＶＣＯ回路１１，補正回
路１２はむろん，図１に示した実動作回路１，補正回路
２にそれぞれ対応する。よってこれらは１チップ内に配
置されている。さらに，図２の補正回路１２中のダミー
回路１３，位相比較回路１４，制御信号変換回路１５
は，図１の補正回路２中のダミー回路３，信号比較回路
４，制御信号変換回路５にそれぞれ対応する。
【００２１】ＶＣＯ回路１１の等価回路を図３に示す。
図３のＶＣＯ回路１１は，インダクタ部１１１と容量部
１１２とによる共振回路を含んでいる。これにより，電
源電圧ＶＣＣと制御電圧ＶＴとを与えられたときに，発
振信号ＶＣＯＯＵＴを出力するようになっている。むろ
ん，制御電圧ＶＴによってその発振周波数ｆを調節する
ことができる。
図３のＶＣＯ回路１１は，インダクタ部１１１と容量部
１１２とによる共振回路を含んでいる。これにより，電
源電圧ＶＣＣと制御電圧ＶＴとを与えられたときに，発
振信号ＶＣＯＯＵＴを出力するようになっている。むろ
ん，制御電圧ＶＴによってその発振周波数ｆを調節する
ことができる。
【００２２】ＶＣＯ回路１１の，図１６のＶＣＯ回路と
の違いは，容量部１１２中の固定容量部１１３が，製造
ばらつきの補正を受けるように構成されている点にあ
る。すなわち，固定容量部１１３は，等価回路を図４に
示すように，１２個の単位キャパシタＶＣ（以下，「Ｖ
Ｃ」は各単位キャパシタの容量をも意味するものとす
る）の並列接続である。１２個の単位キャパシタＶＣの
うち図中８個は，スイッチを介さず互いに直接に接続さ
れている。残りの４個は，スイッチＳＷ１〜ＳＷ４によ
り，それぞれ断続可能とされている。各単位キャパシタ
ＶＣ自体は互いに同じものである。標準状態では，スイ
ッチＳＷ１，ＳＷ２が閉であり，スイッチＳＷ３，ＳＷ
４が開である。このため，標準状態での固定容量部１１
３の全容量は，ＶＣ×１０である。そして，スイッチＳ
Ｗ１〜ＳＷ４の操作により，固定容量部１１３の全容量
を，標準状態に対して−２０％，−１０％，±０％，＋
１０％，＋２０％の５通りに切り替えることができる。
なお，スイッチＳＷ１〜ＳＷ４自体は，実際にはトラン
スミッションゲートとして構成される。あるいはＰＭＯ
Ｓで構成してもよい。また，図４では，スイッチＳＷ１
〜ＳＷ４を，それぞの対応する単位キャパシタＶＣの両
側に設けているが，片側だけでもよい。ただし，回路の
寄生容量の影響をより効果的に排除するためには，図４
のように両側に設けた方がよい。
の違いは，容量部１１２中の固定容量部１１３が，製造
ばらつきの補正を受けるように構成されている点にあ
る。すなわち，固定容量部１１３は，等価回路を図４に
示すように，１２個の単位キャパシタＶＣ（以下，「Ｖ
Ｃ」は各単位キャパシタの容量をも意味するものとす
る）の並列接続である。１２個の単位キャパシタＶＣの
うち図中８個は，スイッチを介さず互いに直接に接続さ
れている。残りの４個は，スイッチＳＷ１〜ＳＷ４によ
り，それぞれ断続可能とされている。各単位キャパシタ
ＶＣ自体は互いに同じものである。標準状態では，スイ
ッチＳＷ１，ＳＷ２が閉であり，スイッチＳＷ３，ＳＷ
４が開である。このため，標準状態での固定容量部１１
３の全容量は，ＶＣ×１０である。そして，スイッチＳ
Ｗ１〜ＳＷ４の操作により，固定容量部１１３の全容量
を，標準状態に対して−２０％，−１０％，±０％，＋
１０％，＋２０％の５通りに切り替えることができる。
なお，スイッチＳＷ１〜ＳＷ４自体は，実際にはトラン
スミッションゲートとして構成される。あるいはＰＭＯ
Ｓで構成してもよい。また，図４では，スイッチＳＷ１
〜ＳＷ４を，それぞの対応する単位キャパシタＶＣの両
側に設けているが，片側だけでもよい。ただし，回路の
寄生容量の影響をより効果的に排除するためには，図４
のように両側に設けた方がよい。
【００２３】続いて，補正回路１２中のダミー回路１３
について説明する。ダミー回路１３は，図５に示すよう
に，ＲＣ構成のＬＰＦである（図６参照）。これによ
り，入力信号frefに対して位相差pdのある出力信号fre
f' を出力するようになっている。むろん，入力信号fre
fと出力信号fref' との位相差pdには，ダミー回路１３
中のキャパシタＣの製造ばらつきが反映される。図６に
示したのは，キャパシタＣの容量が仕様通りであるもの
の場合の例である。キャパシタＣの容量が仕様より大き
ければ，位相差pdは図６の例示より大きいものとなる。
キャパシタＣの容量が仕様より小さければ，位相差pdは
図６の例示より小さいものとなる。
について説明する。ダミー回路１３は，図５に示すよう
に，ＲＣ構成のＬＰＦである（図６参照）。これによ
り，入力信号frefに対して位相差pdのある出力信号fre
f' を出力するようになっている。むろん，入力信号fre
fと出力信号fref' との位相差pdには，ダミー回路１３
中のキャパシタＣの製造ばらつきが反映される。図６に
示したのは，キャパシタＣの容量が仕様通りであるもの
の場合の例である。キャパシタＣの容量が仕様より大き
ければ，位相差pdは図６の例示より大きいものとなる。
キャパシタＣの容量が仕様より小さければ，位相差pdは
図６の例示より小さいものとなる。
【００２４】ダミー回路１３への入力信号frefとして
は，ＰＬＬの基準信号として用いられる信号（以下，
「基準信号fref」という）を用いている。本実施の形態
での基準信号frefは，１０ＭＨｚの信号である。この信
号は，ＶＣＯ回路１１をＰＬＬの構成要素として使用す
る用途であればチップ時用に必ず存在するので便利であ
る。また，ＶＣＯ回路１１の発振周波数ｆとは無関係で
ある点でも有利である。すなわち，ＶＣＯ回路１１の動
作状況にかかわらず適切に位相差pdの検出ができるから
である。図５のダミー回路１３中のキャパシタＣは，図
４中の各単位キャパシタＶＣと同一の素子構造のもので
ある。すなわち，キャパシタＣと各単位キャパシタＶＣ
とは，電極板として共通の導体層を使用しており，極間
層として使用している絶縁層も共通である。したがっ
て，製造ばらつきに関して同一の傾向を持っている。そ
のため，基準信号frefと出力信号fref' との位相差pd
は，図４の固定容量部１１３の製造ばらつきと対応して
いる。ただし，キャパシタＣの容量値そのものは，ＶＣ
もしくはＶＣ×１０と同一でなくてもかまわない。要
は，製造ばらつきによる位相差pdの変動が検出できる程
度の大きさがあればよい。
は，ＰＬＬの基準信号として用いられる信号（以下，
「基準信号fref」という）を用いている。本実施の形態
での基準信号frefは，１０ＭＨｚの信号である。この信
号は，ＶＣＯ回路１１をＰＬＬの構成要素として使用す
る用途であればチップ時用に必ず存在するので便利であ
る。また，ＶＣＯ回路１１の発振周波数ｆとは無関係で
ある点でも有利である。すなわち，ＶＣＯ回路１１の動
作状況にかかわらず適切に位相差pdの検出ができるから
である。図５のダミー回路１３中のキャパシタＣは，図
４中の各単位キャパシタＶＣと同一の素子構造のもので
ある。すなわち，キャパシタＣと各単位キャパシタＶＣ
とは，電極板として共通の導体層を使用しており，極間
層として使用している絶縁層も共通である。したがっ
て，製造ばらつきに関して同一の傾向を持っている。そ
のため，基準信号frefと出力信号fref' との位相差pd
は，図４の固定容量部１１３の製造ばらつきと対応して
いる。ただし，キャパシタＣの容量値そのものは，ＶＣ
もしくはＶＣ×１０と同一でなくてもかまわない。要
は，製造ばらつきによる位相差pdの変動が検出できる程
度の大きさがあればよい。
【００２５】次に，補正回路１２中の位相比較回路１４
について説明する。位相比較回路１４は，図７に示すよ
うに，排他的ＯＲ回路とＬＰＦとで構成されている。こ
こでのＬＰＦは，パルス平滑用のものである。図７中の
排他的ＯＲ回路には，基準信号frefと，ダミー回路１３
の出力信号fref' とが入力される。このため，排他的Ｏ
Ｒ回路の出力信号fpdは，図８に示すように，基準信号f
refと出力信号fref'との位相のずれpdに相当する区間の
みオンであるパルス信号となる。この出力信号fpd は，
基準信号frefの周波数の２倍の周波数を持っており，そ
のパルス幅は基準信号frefと出力信号fref' との位相差
pdの大きさに比例する。図８に示したのは，キャパシタ
Ｃの容量が仕様通りであるものの場合の例（図６に相
当）である。キャパシタＣの容量が仕様より大きけれ
ば，パルス幅は図８の例示より大きいものとなる。キャ
パシタＣの容量が仕様より小さければ，パルス幅は図８
の例示より小さいものとなる。なお，基準信号frefや出
力信号fref' は必ずしも方形波ではないが，排他的ＯＲ
回路のしきい値を適切に設定しておくことにより十分に
出力信号fpd の出力が可能である。また，何となれば，
適当なバッファＭＯＳを設けて波形を方形波に近づけて
から排他的ＯＲ回路に入力させるようにしてもよい。
について説明する。位相比較回路１４は，図７に示すよ
うに，排他的ＯＲ回路とＬＰＦとで構成されている。こ
こでのＬＰＦは，パルス平滑用のものである。図７中の
排他的ＯＲ回路には，基準信号frefと，ダミー回路１３
の出力信号fref' とが入力される。このため，排他的Ｏ
Ｒ回路の出力信号fpdは，図８に示すように，基準信号f
refと出力信号fref'との位相のずれpdに相当する区間の
みオンであるパルス信号となる。この出力信号fpd は，
基準信号frefの周波数の２倍の周波数を持っており，そ
のパルス幅は基準信号frefと出力信号fref' との位相差
pdの大きさに比例する。図８に示したのは，キャパシタ
Ｃの容量が仕様通りであるものの場合の例（図６に相
当）である。キャパシタＣの容量が仕様より大きけれ
ば，パルス幅は図８の例示より大きいものとなる。キャ
パシタＣの容量が仕様より小さければ，パルス幅は図８
の例示より小さいものとなる。なお，基準信号frefや出
力信号fref' は必ずしも方形波ではないが，排他的ＯＲ
回路のしきい値を適切に設定しておくことにより十分に
出力信号fpd の出力が可能である。また，何となれば，
適当なバッファＭＯＳを設けて波形を方形波に近づけて
から排他的ＯＲ回路に入力させるようにしてもよい。
【００２６】この出力信号fpd がＬＰＦに通されて平滑
化されることにより，パルス幅に応じたＤＣ信号である
出力信号vpdが得られるのである。もちろん出力信号vpd
は，ダミー回路１３中のキャパシタＣの製造ばらつきを
反映している。すなわち図９に示すように，キャパシタ
Ｃの容量が大きいほど出力信号vpd も大きい。これは，
図４の固定容量部１１３の製造ばらつきと対応してい
る。
化されることにより，パルス幅に応じたＤＣ信号である
出力信号vpdが得られるのである。もちろん出力信号vpd
は，ダミー回路１３中のキャパシタＣの製造ばらつきを
反映している。すなわち図９に示すように，キャパシタ
Ｃの容量が大きいほど出力信号vpd も大きい。これは，
図４の固定容量部１１３の製造ばらつきと対応してい
る。
【００２７】次に，補正回路１２中の制御信号変換回路
１５について説明する。制御信号変換回路１５は，図１
０に示すように，４つのコンパレータ１５１〜１５４に
より構成されている。ここにおけるコンパレータの個数
は，図４の固定容量部１１３におけるスイッチ付き単位
キャパシタＶＣの個数に合わせたものである。そして，
位相比較回路１４の出力信号vpd が，各コンパレータ１
５１〜１５４の−入力端子に入力されるようになってい
る。各コンパレータ１５１〜１５４の＋入力端子にはそ
れぞれ，基準電圧Vref1〜Vref4が入力されるようになっ
ている。基準電圧Vref1〜Vref4は，電源電圧ＶＣＣから
の分圧によりいかようにも設定できるが，次のように設
定している。
１５について説明する。制御信号変換回路１５は，図１
０に示すように，４つのコンパレータ１５１〜１５４に
より構成されている。ここにおけるコンパレータの個数
は，図４の固定容量部１１３におけるスイッチ付き単位
キャパシタＶＣの個数に合わせたものである。そして，
位相比較回路１４の出力信号vpd が，各コンパレータ１
５１〜１５４の−入力端子に入力されるようになってい
る。各コンパレータ１５１〜１５４の＋入力端子にはそ
れぞれ，基準電圧Vref1〜Vref4が入力されるようになっ
ている。基準電圧Vref1〜Vref4は，電源電圧ＶＣＣから
の分圧によりいかようにも設定できるが，次のように設
定している。
【００２８】基準電圧Vref1 は，キャパシタの容量が仕
様の＋１５％である場合の位相比較回路１４の出力値で
ある。このため，位相比較回路１４の出力値が，キャパ
シタの容量が仕様の＋１５％である場合の値を上回って
いる場合には，コンパレータ１５１の出力信号vsw1はオ
フである。位相比較回路１４の出力値が，キャパシタの
容量が仕様の＋１５％である場合の値を下回っている場
合には，コンパレータ１５１の出力信号vsw1はオンであ
る。
様の＋１５％である場合の位相比較回路１４の出力値で
ある。このため，位相比較回路１４の出力値が，キャパ
シタの容量が仕様の＋１５％である場合の値を上回って
いる場合には，コンパレータ１５１の出力信号vsw1はオ
フである。位相比較回路１４の出力値が，キャパシタの
容量が仕様の＋１５％である場合の値を下回っている場
合には，コンパレータ１５１の出力信号vsw1はオンであ
る。
【００２９】基準電圧Vref2 は，キャパシタの容量が仕
様の＋５％である場合の位相比較回路１４の出力値であ
る。このため，位相比較回路１４の出力値が，キャパシ
タの容量が仕様の＋５％である場合の値を上回っている
場合には，コンパレータ１５１の出力信号vsw1はオフで
ある。位相比較回路１４の出力値が，キャパシタの容量
が仕様の＋５％である場合の値を下回っている場合に
は，コンパレータ１５１の出力信号vsw1はオンである。
様の＋５％である場合の位相比較回路１４の出力値であ
る。このため，位相比較回路１４の出力値が，キャパシ
タの容量が仕様の＋５％である場合の値を上回っている
場合には，コンパレータ１５１の出力信号vsw1はオフで
ある。位相比較回路１４の出力値が，キャパシタの容量
が仕様の＋５％である場合の値を下回っている場合に
は，コンパレータ１５１の出力信号vsw1はオンである。
【００３０】基準電圧Vref3 は，キャパシタの容量が仕
様の−５％である場合の位相比較回路１４の出力値であ
る。このため，位相比較回路１４の出力値が，キャパシ
タの容量が仕様の−５％である場合の値を上回っている
場合には，コンパレータ１５１の出力信号vsw1はオフで
ある。位相比較回路１４の出力値が，キャパシタの容量
が仕様の−５％である場合の値を下回っている場合に
は，コンパレータ１５１の出力信号vsw1はオンである。
様の−５％である場合の位相比較回路１４の出力値であ
る。このため，位相比較回路１４の出力値が，キャパシ
タの容量が仕様の−５％である場合の値を上回っている
場合には，コンパレータ１５１の出力信号vsw1はオフで
ある。位相比較回路１４の出力値が，キャパシタの容量
が仕様の−５％である場合の値を下回っている場合に
は，コンパレータ１５１の出力信号vsw1はオンである。
【００３１】基準電圧Vref4 は，キャパシタの容量が仕
様の−１５％である場合の位相比較回路１４の出力値で
ある。このため，位相比較回路１４の出力値が，キャパ
シタの容量が仕様の−１５％である場合の値を上回って
いる場合には，コンパレータ１５１の出力信号vsw1はオ
フである。位相比較回路１４の出力値が，キャパシタの
容量が仕様の−１５％である場合の値を下回っている場
合には，コンパレータ１５１の出力信号vsw1はオンであ
る。
様の−１５％である場合の位相比較回路１４の出力値で
ある。このため，位相比較回路１４の出力値が，キャパ
シタの容量が仕様の−１５％である場合の値を上回って
いる場合には，コンパレータ１５１の出力信号vsw1はオ
フである。位相比較回路１４の出力値が，キャパシタの
容量が仕様の−１５％である場合の値を下回っている場
合には，コンパレータ１５１の出力信号vsw1はオンであ
る。
【００３２】そして，各コンパレータ１５１〜１５４の
出力信号vsw1〜vsw4が，図４の固定容量部１１３のスイ
ッチＳＷ１〜ＳＷ４にそれぞれ入力されるようになって
いる。そして，スイッチＳＷ１〜ＳＷ４は，対応する出
力信号vsw1〜vsw4がオンである場合に閉となり，オフで
ある場合に開となるのである。
出力信号vsw1〜vsw4が，図４の固定容量部１１３のスイ
ッチＳＷ１〜ＳＷ４にそれぞれ入力されるようになって
いる。そして，スイッチＳＷ１〜ＳＷ４は，対応する出
力信号vsw1〜vsw4がオンである場合に閉となり，オフで
ある場合に開となるのである。
【００３３】以上の構成を有する本実施の形態に係るば
らつき補正機能付き回路は，次のように動作する。補正
回路１２においてまず，ダミー回路１３により，基準信
号frefに対して位相差を有する出力信号fref' が作成さ
れる。そして，位相比較回路１４により，基準信号fref
と出力信号fref'との位相差に応じた出力信号vpdが出力
される。すると制御信号変換回路１５では，この出力信
号vpd に応じて出力信号vsw1〜vsw4が作成される。
らつき補正機能付き回路は，次のように動作する。補正
回路１２においてまず，ダミー回路１３により，基準信
号frefに対して位相差を有する出力信号fref' が作成さ
れる。そして，位相比較回路１４により，基準信号fref
と出力信号fref'との位相差に応じた出力信号vpdが出力
される。すると制御信号変換回路１５では，この出力信
号vpd に応じて出力信号vsw1〜vsw4が作成される。
【００３４】
【表１】
【００３５】まず，ダミー回路１３中のキャパシタＣの
容量が，仕様の±５％以内の範囲内であったとする。こ
の場合，表１の３段めに示すように，制御信号変換回路
１５の出力信号vsw1，vsw2はオンであり，出力信号vsw
3，vsw4はオフである。このため，図４の固定容量部１
１３では，スイッチＳＷ１，ＳＷ２が閉となり，スイッ
チＳＷ３，ＳＷ４が開となる。これが固定容量部１１３
の標準状態である。この状態での固定容量部１１３は，
１０個の単位キャパシタＶＣの並列結合であるといえ
る。
容量が，仕様の±５％以内の範囲内であったとする。こ
の場合，表１の３段めに示すように，制御信号変換回路
１５の出力信号vsw1，vsw2はオンであり，出力信号vsw
3，vsw4はオフである。このため，図４の固定容量部１
１３では，スイッチＳＷ１，ＳＷ２が閉となり，スイッ
チＳＷ３，ＳＷ４が開となる。これが固定容量部１１３
の標準状態である。この状態での固定容量部１１３は，
１０個の単位キャパシタＶＣの並列結合であるといえ
る。
【００３６】ダミー回路１３中のキャパシタＣの容量が
仕様の＋５〜＋１５％の範囲内であった場合には，表１
の２段めに示すように，標準状態と異なり出力信号vsw2
がオフである。このため，固定容量部１１３では，スイ
ッチＳＷ２が開となる。この状態での固定容量部１１３
は，９個の単位キャパシタＶＣの並列結合であるといえ
る。ダミー回路１３中のキャパシタＣの容量が仕様の＋
１５％以上であった場合には，表１の１段めに示すよう
に，出力信号vsw1もオフである。このため，固定容量部
１１３では，スイッチＳＷ１も開となる。この状態での
固定容量部１１３は，８個の単位キャパシタＶＣの並列
結合であるといえる。ダミー回路１３中のキャパシタＣ
の容量が仕様の−１５〜−５％の範囲内であった場合に
は，表１の４段めに示すように，標準状態と異なり出力
信号vsw3がオンである。このため，固定容量部１１３で
は，スイッチＳＷ３が閉となる。この状態での固定容量
部１１３は，１１個の単位キャパシタＶＣの並列結合で
あるといえる。ダミー回路１３中のキャパシタＣの容量
が仕様の−１５％以下であった場合には，表１の５段め
に示すように，出力信号vsw4もオンである。このため，
固定容量部１１３では，スイッチＳＷ４も閉となる。こ
の状態での固定容量部１１３は，１２個の単位キャパシ
タＶＣの並列結合であるといえる。
仕様の＋５〜＋１５％の範囲内であった場合には，表１
の２段めに示すように，標準状態と異なり出力信号vsw2
がオフである。このため，固定容量部１１３では，スイ
ッチＳＷ２が開となる。この状態での固定容量部１１３
は，９個の単位キャパシタＶＣの並列結合であるといえ
る。ダミー回路１３中のキャパシタＣの容量が仕様の＋
１５％以上であった場合には，表１の１段めに示すよう
に，出力信号vsw1もオフである。このため，固定容量部
１１３では，スイッチＳＷ１も開となる。この状態での
固定容量部１１３は，８個の単位キャパシタＶＣの並列
結合であるといえる。ダミー回路１３中のキャパシタＣ
の容量が仕様の−１５〜−５％の範囲内であった場合に
は，表１の４段めに示すように，標準状態と異なり出力
信号vsw3がオンである。このため，固定容量部１１３で
は，スイッチＳＷ３が閉となる。この状態での固定容量
部１１３は，１１個の単位キャパシタＶＣの並列結合で
あるといえる。ダミー回路１３中のキャパシタＣの容量
が仕様の−１５％以下であった場合には，表１の５段め
に示すように，出力信号vsw4もオンである。このため，
固定容量部１１３では，スイッチＳＷ４も閉となる。こ
の状態での固定容量部１１３は，１２個の単位キャパシ
タＶＣの並列結合であるといえる。
【００３７】上記より，図３のＶＣＯ回路１１は，キャ
パシタの容量が製造ばらつきによりばらついていたとし
ても，固定容量部１１３の全容量は補正回路１２により
補正されることになる。キャパシタの容量が仕様の−２
０％，−１０％，±０％，＋１０％，＋２０％であった
場合の固定容量部１１３の全容量は，次のようになる。
ここで「ＴＶＣ」は，単位キャパシタＶＣの設計容量で
ある。 −２０％の場合: 全容量＝(ＴＶＣ×０.８)×１２＝ＴＶＣ×９.６ −１０％の場合: 全容量＝(ＴＶＣ×０.９)×１１＝ＴＶＣ×９.９ ±０％の場合: 全容量＝(ＴＶＣ×１.０)×１０＝ＴＶＣ×１０ ＋１０％の場合: 全容量＝(ＴＶＣ×１.１)×９＝ＴＶＣ×９.９ ＋２０％の場合: 全容量＝(ＴＶＣ×１.２)×８＝ＴＶＣ×９.６
パシタの容量が製造ばらつきによりばらついていたとし
ても，固定容量部１１３の全容量は補正回路１２により
補正されることになる。キャパシタの容量が仕様の−２
０％，−１０％，±０％，＋１０％，＋２０％であった
場合の固定容量部１１３の全容量は，次のようになる。
ここで「ＴＶＣ」は，単位キャパシタＶＣの設計容量で
ある。 −２０％の場合: 全容量＝(ＴＶＣ×０.８)×１２＝ＴＶＣ×９.６ −１０％の場合: 全容量＝(ＴＶＣ×０.９)×１１＝ＴＶＣ×９.９ ±０％の場合: 全容量＝(ＴＶＣ×１.０)×１０＝ＴＶＣ×１０ ＋１０％の場合: 全容量＝(ＴＶＣ×１.１)×９＝ＴＶＣ×９.９ ＋２０％の場合: 全容量＝(ＴＶＣ×１.２)×８＝ＴＶＣ×９.６
【００３８】ここで比較のために，補正回路１２による
補正が行われなかった場合の固定容量部１１３の全容量
を示す。 −２０％の場合: 全容量＝(ＴＶＣ×０.８)×１０＝ＴＶＣ×８ −１０％の場合: 全容量＝(ＴＶＣ×０.９)×１０＝ＴＶＣ×９ ±０％の場合: 全容量＝(ＴＶＣ×１.０)×１０＝ＴＶＣ×１０ ＋１０％の場合: 全容量＝(ＴＶＣ×１.１)×１０＝ＴＶＣ×１１ ＋２０％の場合: 全容量＝(ＴＶＣ×１.２)×１０＝ＴＶＣ×１２
補正が行われなかった場合の固定容量部１１３の全容量
を示す。 −２０％の場合: 全容量＝(ＴＶＣ×０.８)×１０＝ＴＶＣ×８ −１０％の場合: 全容量＝(ＴＶＣ×０.９)×１０＝ＴＶＣ×９ ±０％の場合: 全容量＝(ＴＶＣ×１.０)×１０＝ＴＶＣ×１０ ＋１０％の場合: 全容量＝(ＴＶＣ×１.１)×１０＝ＴＶＣ×１１ ＋２０％の場合: 全容量＝(ＴＶＣ×１.２)×１０＝ＴＶＣ×１２
【００３９】これらを比較すると，次のことがわかる。
すなわち，補正がない場合には，製造ばらつきが固定容
量部１１３の全容量にそのまま反映されている。一方，
補正がある場合には，＋２０％または−２０％も仕様か
ら外れている場合でも，固定容量部１１３の全容量の正
常値からのずれは高々４％である。このことから，本実
施の形態では，製造ばらつきによる固定容量部１１３の
全容量の変動が効果的に抑えられていることがわかる。
図１１に，補正がある場合のＶＣＯ回路１１の発振特性
を示す。ここでは，制御電圧ＶＴを０.５Ｖから２.５Ｖ
まで振ったときの発振周波数ｆを示している。このグラ
フは，あたかも太い線のカーブが１本描かれているよう
に見えるが，そうではない。５本のカーブが互いに近接
して描かれているのである。図１１では，ＰＬＬの設定
周波数６２０ＭＨｚを得るための制御電圧ＶＴの範囲
は，約１.５５〜約１.７Ｖであり，その幅はわずか０．
１５Ｖ程度に過ぎない。従来技術の図１７の例ではこの
幅が１．２Ｖもあったことと比較すれば，本実施の形態
では補正によりばらつきが大幅に抑制されていることが
わかる。
すなわち，補正がない場合には，製造ばらつきが固定容
量部１１３の全容量にそのまま反映されている。一方，
補正がある場合には，＋２０％または−２０％も仕様か
ら外れている場合でも，固定容量部１１３の全容量の正
常値からのずれは高々４％である。このことから，本実
施の形態では，製造ばらつきによる固定容量部１１３の
全容量の変動が効果的に抑えられていることがわかる。
図１１に，補正がある場合のＶＣＯ回路１１の発振特性
を示す。ここでは，制御電圧ＶＴを０.５Ｖから２.５Ｖ
まで振ったときの発振周波数ｆを示している。このグラ
フは，あたかも太い線のカーブが１本描かれているよう
に見えるが，そうではない。５本のカーブが互いに近接
して描かれているのである。図１１では，ＰＬＬの設定
周波数６２０ＭＨｚを得るための制御電圧ＶＴの範囲
は，約１.５５〜約１.７Ｖであり，その幅はわずか０．
１５Ｖ程度に過ぎない。従来技術の図１７の例ではこの
幅が１．２Ｖもあったことと比較すれば，本実施の形態
では補正によりばらつきが大幅に抑制されていることが
わかる。
【００４０】なお，キャパシタの容量が仕様の−１５
％，−５％，＋５％，＋１５％のいずれかの近辺であっ
た場合には，固定容量部１１３の全容量は次のようにな
る。 −１６％の場合: 全容量＝(ＴＶＣ×０.８４)×１２ ＝ＴＶＣ×１０.０１ −１４％の場合: 全容量＝(ＴＶＣ×０.８６)×１１ ＝ＴＶＣ×９.４６ −６％の場合: 全容量＝(ＴＶＣ×０.９４)×１１ ＝ＴＶＣ×１０.３４ −４％の場合: 全容量＝(ＴＶＣ×０.９６)×１０＝ＴＶＣ×９.６ ＋４％の場合: 全容量＝(ＴＶＣ×１.０４)×１０ ＝ＴＶＣ×１０.４ ＋６％の場合: 全容量＝(ＴＶＣ×１.０６)×９＝ＴＶＣ×９.５４ ＋１４％の場合: 全容量＝(ＴＶＣ×１.１４)×９ ＝ＴＶＣ×１０.２６ ＋１６％の場合: 全容量＝(ＴＶＣ×１.１６)×８＝ＴＶＣ×９.２８ このように，キャパシタの容量が仕様の−２０％，−１
０％，±０％，＋１０％，＋２０％のいずれかであった
場合と比べれば，正常値からのずれがやや大きい場合が
ある。しかしそれでも，補正がない場合と比較すれば正
常値からのずれは小さい。製造ばらつきが固定容量部１
１３の全容量にそのまま反映されることがないからであ
る。
％，−５％，＋５％，＋１５％のいずれかの近辺であっ
た場合には，固定容量部１１３の全容量は次のようにな
る。 −１６％の場合: 全容量＝(ＴＶＣ×０.８４)×１２ ＝ＴＶＣ×１０.０１ −１４％の場合: 全容量＝(ＴＶＣ×０.８６)×１１ ＝ＴＶＣ×９.４６ −６％の場合: 全容量＝(ＴＶＣ×０.９４)×１１ ＝ＴＶＣ×１０.３４ −４％の場合: 全容量＝(ＴＶＣ×０.９６)×１０＝ＴＶＣ×９.６ ＋４％の場合: 全容量＝(ＴＶＣ×１.０４)×１０ ＝ＴＶＣ×１０.４ ＋６％の場合: 全容量＝(ＴＶＣ×１.０６)×９＝ＴＶＣ×９.５４ ＋１４％の場合: 全容量＝(ＴＶＣ×１.１４)×９ ＝ＴＶＣ×１０.２６ ＋１６％の場合: 全容量＝(ＴＶＣ×１.１６)×８＝ＴＶＣ×９.２８ このように，キャパシタの容量が仕様の−２０％，−１
０％，±０％，＋１０％，＋２０％のいずれかであった
場合と比べれば，正常値からのずれがやや大きい場合が
ある。しかしそれでも，補正がない場合と比較すれば正
常値からのずれは小さい。製造ばらつきが固定容量部１
１３の全容量にそのまま反映されることがないからであ
る。
【００４１】以下，他の実施形態について説明する。図
１２に示すのは，ダミー回路１３の変形例である。図１
２のダミー回路は，ＲＣフィルタではなくＬＣフィルタ
で構成されている。このダミー回路は，図３のＶＣＯ回
路１１中のインダクタ部１１１を補正対象部分とする場
合に使用するものである。その場合のインダクタ部１１
１は，図３中の左右両方のインダクタとも，図４の固定
容量部１１３のような，制御信号変換回路１５からの出
力信号によって特性（この場合はインダクタンス）を切
り替えられるものを使用する。具体的には，図４の回路
の各キャパシタをインダクタで置き換えたものを使用す
る。あるいは，インダクタと容量とのトータルでのばら
つき補正を，容量のみもしくはインダクタのみで行うこ
ともできる。数１に示したように，発振周波数ｆはＬと
Ｃとの積に依存するからである。
１２に示すのは，ダミー回路１３の変形例である。図１
２のダミー回路は，ＲＣフィルタではなくＬＣフィルタ
で構成されている。このダミー回路は，図３のＶＣＯ回
路１１中のインダクタ部１１１を補正対象部分とする場
合に使用するものである。その場合のインダクタ部１１
１は，図３中の左右両方のインダクタとも，図４の固定
容量部１１３のような，制御信号変換回路１５からの出
力信号によって特性（この場合はインダクタンス）を切
り替えられるものを使用する。具体的には，図４の回路
の各キャパシタをインダクタで置き換えたものを使用す
る。あるいは，インダクタと容量とのトータルでのばら
つき補正を，容量のみもしくはインダクタのみで行うこ
ともできる。数１に示したように，発振周波数ｆはＬと
Ｃとの積に依存するからである。
【００４２】図１３に示すのは，ダミー回路１３のさら
に別の例である。図１３のダミー回路は，図５のダミー
回路のキャパシタＣをバリキャップで置き換えたもので
ある。むろんこれは，図３のＶＣＯ回路１１中のバリキ
ャップを補正対象部分とする場合に使用するものであ
る。
に別の例である。図１３のダミー回路は，図５のダミー
回路のキャパシタＣをバリキャップで置き換えたもので
ある。むろんこれは，図３のＶＣＯ回路１１中のバリキ
ャップを補正対象部分とする場合に使用するものであ
る。
【００４３】図１４に示すのは，２つの補正回路１２，
１２’を有するばらつき補正機能付き回路である。この
ばらつき補正機能付き回路では補正回路が２つあるの
で，一方の補正回路でＶＣＯ回路１１の固定容量部１１
３を補正し，もう一方の補正回路でＶＣＯ回路１１のバ
リキャップを補正するようにすることができる。そのた
めには，補正回路１２のダミー回路１３を図５に示した
ものとし，補正回路１２'のダミー回路１３'を図１３に
示したものとすればよい。むろん，ＶＣＯ回路１１中の
補正対象箇所は，固定容量部１１３とバリキャップとの
組み合わせに限られない。インダクタ部１１１とバリキ
ャップとの組み合わせでもよいし，固定容量部１１３と
インダクタ部１１１との組み合わせでもよい。
１２’を有するばらつき補正機能付き回路である。この
ばらつき補正機能付き回路では補正回路が２つあるの
で，一方の補正回路でＶＣＯ回路１１の固定容量部１１
３を補正し，もう一方の補正回路でＶＣＯ回路１１のバ
リキャップを補正するようにすることができる。そのた
めには，補正回路１２のダミー回路１３を図５に示した
ものとし，補正回路１２'のダミー回路１３'を図１３に
示したものとすればよい。むろん，ＶＣＯ回路１１中の
補正対象箇所は，固定容量部１１３とバリキャップとの
組み合わせに限られない。インダクタ部１１１とバリキ
ャップとの組み合わせでもよいし，固定容量部１１３と
インダクタ部１１１との組み合わせでもよい。
【００４４】以上詳細に説明したように本実施の形態で
は，ＶＣＯ回路１１と補正回路１２とを同一チップ中に
設けている。そして，補正回路１２中にダミー回路１３
を設けるとともに，ダミー回路１３を，ＶＣＯ回路１１
中の補正対象箇所である固定容量部１１３の各単位キャ
パシタＶＣと同一の構造のキャパシタＣで構成してい
る。このダミー回路１３により，固定容量部１１３の製
造ばらつきに対応した位相差pdを持つ出力信号fref'を
得ることができるのである。特に，出力信号fref'を得
るための基準信号frefとして，チップ上に必ず存在し，
ＶＣＯ回路１１の発振周波数ｆとは無関係なものを用い
ている。このため，ＶＣＯ回路１１の動作状況にかかわ
らずキャパシタの製造ばらつきを適切に反映した出力信
号fref' を得ることができるのである。そして，その位
相差pdに基づいて出力信号vsw1〜vsw4を出力する制御信
号変換回路１５を補正回路１２中に設けるとともに，出
力信号vsw1〜vsw4を受けるスイッチＳＷ１〜ＳＷ４を固
定容量部１１３中に設けている。これにより，固定容量
部１１３の全容量を出力信号vsw1〜vsw4により切り替え
るようにしているのである。このようにして，キャパシ
タの製造ばらつきにかかわらず，固定容量部１１３の実
動作上の全容量がさほど変動しないばらつき補正機能付
き回路が実現されている。
は，ＶＣＯ回路１１と補正回路１２とを同一チップ中に
設けている。そして，補正回路１２中にダミー回路１３
を設けるとともに，ダミー回路１３を，ＶＣＯ回路１１
中の補正対象箇所である固定容量部１１３の各単位キャ
パシタＶＣと同一の構造のキャパシタＣで構成してい
る。このダミー回路１３により，固定容量部１１３の製
造ばらつきに対応した位相差pdを持つ出力信号fref'を
得ることができるのである。特に，出力信号fref'を得
るための基準信号frefとして，チップ上に必ず存在し，
ＶＣＯ回路１１の発振周波数ｆとは無関係なものを用い
ている。このため，ＶＣＯ回路１１の動作状況にかかわ
らずキャパシタの製造ばらつきを適切に反映した出力信
号fref' を得ることができるのである。そして，その位
相差pdに基づいて出力信号vsw1〜vsw4を出力する制御信
号変換回路１５を補正回路１２中に設けるとともに，出
力信号vsw1〜vsw4を受けるスイッチＳＷ１〜ＳＷ４を固
定容量部１１３中に設けている。これにより，固定容量
部１１３の全容量を出力信号vsw1〜vsw4により切り替え
るようにしているのである。このようにして，キャパシ
タの製造ばらつきにかかわらず，固定容量部１１３の実
動作上の全容量がさほど変動しないばらつき補正機能付
き回路が実現されている。
【００４５】このようにして本実施の形態に係るばらつ
き補正機能付き回路では，製造ばらつきに対する補正が
チップ中で行われるのである。このため，このばらつき
補正機能付き回路を利用して位相ロックループを構成す
ることにより次のような利点がある。すなわち，チップ
外に別に補正手段を設けることなく，所望の発振周波数
を確実に得ることができるのである。このため，部品数
の減少やコンパクト化の要求が特に厳しい移動体通信機
器等の分野に好適に用いることができる。
き補正機能付き回路では，製造ばらつきに対する補正が
チップ中で行われるのである。このため，このばらつき
補正機能付き回路を利用して位相ロックループを構成す
ることにより次のような利点がある。すなわち，チップ
外に別に補正手段を設けることなく，所望の発振周波数
を確実に得ることができるのである。このため，部品数
の減少やコンパクト化の要求が特に厳しい移動体通信機
器等の分野に好適に用いることができる。
【００４６】なお，本実施の形態は単なる例示にすぎ
ず，本発明を何ら限定するものではない。したがって本
発明は当然に，その要旨を逸脱しない範囲内で種々の改
良，変形が可能である。例えば，補正の対象とする素子
は，キャパシタやインダクタに限らない。半導体チップ
上に形成される素子であれば何でもよい。また，適用対
象たる回路も，ＶＣＯ回路に限らず，他の種類の発振回
路や，ＧＭＣフィルタ等のフィルタ回路，遅延回路，増
幅回路その他，半導体チップ上に構成される回路であれ
ば何でもよい。また，補正回路の制御信号変換回路への
入力信号は，基準信号とダミー回路の出力信号との位相
差には限られない。例えば，他の種類の電磁気学的量ま
たはその差異でもよい。また，ダミー回路中にキャパシ
タがある場合には所定条件下でのその充放電に要する時
間でもよい。また，ダミー回路中に発振回路を構成して
その発振周波数を用いてもよい。
ず，本発明を何ら限定するものではない。したがって本
発明は当然に，その要旨を逸脱しない範囲内で種々の改
良，変形が可能である。例えば，補正の対象とする素子
は，キャパシタやインダクタに限らない。半導体チップ
上に形成される素子であれば何でもよい。また，適用対
象たる回路も，ＶＣＯ回路に限らず，他の種類の発振回
路や，ＧＭＣフィルタ等のフィルタ回路，遅延回路，増
幅回路その他，半導体チップ上に構成される回路であれ
ば何でもよい。また，補正回路の制御信号変換回路への
入力信号は，基準信号とダミー回路の出力信号との位相
差には限られない。例えば，他の種類の電磁気学的量ま
たはその差異でもよい。また，ダミー回路中にキャパシ
タがある場合には所定条件下でのその充放電に要する時
間でもよい。また，ダミー回路中に発振回路を構成して
その発振周波数を用いてもよい。
【００４７】また，本実施の形態では，実動作回路中の
補正対象箇所において，スイッチを介して接続される単
位素子の個数を「４」とした。そして，制御信号変換回
路からの出力信号の数もそれに合わせて「４」とした。
しかしこれらは「４」に限られるわけではない。もっと
多くすれば，ばらつき補正のステップを細かくすること
ができる。あるいは，補正できる範囲を広くとることが
できる。
補正対象箇所において，スイッチを介して接続される単
位素子の個数を「４」とした。そして，制御信号変換回
路からの出力信号の数もそれに合わせて「４」とした。
しかしこれらは「４」に限られるわけではない。もっと
多くすれば，ばらつき補正のステップを細かくすること
ができる。あるいは，補正できる範囲を広くとることが
できる。
【００４８】また，本実施の形態では，制御信号変換回
路１５の各コンパレータ１５１〜１５４で使用する基準
電圧Vref1〜Vref4を，キャパシタの容量が仕様の＋１５
％，＋５％，−５％，−１５％である場合の位相比較回
路１４の出力値とした。しかしこれに限らず，次のよう
に定めてもよい。例えば基準電圧Vref1 を，キャパシタ
の容量が仕様の＋２０％である場合の位相比較回路１４
の出力値と，キャパシタの容量が仕様の＋１０％である
場合の位相比較回路１４の出力値との平均値とするので
ある。同様に基準電圧Vref2 は，キャパシタの容量が仕
様の＋１０％である場合の位相比較回路１４の出力値
と，キャパシタの容量が仕様の±０％である場合の位相
比較回路１４の出力値との平均値とするのである。同様
に基準電圧Vref3 は，キャパシタの容量が仕様の±０％
である場合の位相比較回路１４の出力値と，キャパシタ
の容量が仕様の−１０％である場合の位相比較回路１４
の出力値との平均値とするのである。同様に基準電圧Vr
ef4 は，キャパシタの容量が仕様の−１０％である場合
の位相比較回路１４の出力値と，キャパシタの容量が仕
様の−２０％である場合の位相比較回路１４の出力値と
の平均値とするのである。基準電圧Vref1〜Vref4をこの
ように定めても，ほぼ同様の効果を発揮することができ
る。
路１５の各コンパレータ１５１〜１５４で使用する基準
電圧Vref1〜Vref4を，キャパシタの容量が仕様の＋１５
％，＋５％，−５％，−１５％である場合の位相比較回
路１４の出力値とした。しかしこれに限らず，次のよう
に定めてもよい。例えば基準電圧Vref1 を，キャパシタ
の容量が仕様の＋２０％である場合の位相比較回路１４
の出力値と，キャパシタの容量が仕様の＋１０％である
場合の位相比較回路１４の出力値との平均値とするので
ある。同様に基準電圧Vref2 は，キャパシタの容量が仕
様の＋１０％である場合の位相比較回路１４の出力値
と，キャパシタの容量が仕様の±０％である場合の位相
比較回路１４の出力値との平均値とするのである。同様
に基準電圧Vref3 は，キャパシタの容量が仕様の±０％
である場合の位相比較回路１４の出力値と，キャパシタ
の容量が仕様の−１０％である場合の位相比較回路１４
の出力値との平均値とするのである。同様に基準電圧Vr
ef4 は，キャパシタの容量が仕様の−１０％である場合
の位相比較回路１４の出力値と，キャパシタの容量が仕
様の−２０％である場合の位相比較回路１４の出力値と
の平均値とするのである。基準電圧Vref1〜Vref4をこの
ように定めても，ほぼ同様の効果を発揮することができ
る。
【００４９】また，本実施の形態では，補正対象箇所の
具体的構成として，図４のように，１２個の互いに同一
の単位キャパシタの並列接続とした。しかし，このうち
スイッチを介さない８個の単位キャパシタは，大容量の
１つのキャパシタで置き換えてもよい。また，各キャパ
シタの容量を次のように設定してもよい。 スイッチを介さないキャパシタの合計 ＶＣ×８.３ スイッチＳＷ１のキャパシタ ＶＣ×０.８ スイッチＳＷ２のキャパシタ ＶＣ×０.９ スイッチＳＷ３のキャパシタ ＶＣ×１.１ スイッチＳＷ４のキャパシタ ＶＣ×１.４ このようにすると，次のように，製造ばらつきに対する
補正がより良好なものとなる。 ＋２０％の場合: 全容量＝(ＴＶＣ×１.２)×８.３＝ＴＶＣ×９.９６ ＋１０％の場合: 全容量＝(ＴＶＣ×１.１)×(８.３＋０.８) ＝(ＴＶＣ×１.１)×９.１＝ＴＶＣ×１０.０１ ±０％の場合: 全容量＝(ＴＶＣ×１.０)×(９.１＋０.９) ＝(ＴＶＣ×１.０)×１０＝ＴＶＣ×１０ −１０％の場合: 全容量＝(ＴＶＣ×０.９)×(１０＋１.１) ＝(ＴＶＣ×０.９)×１１.１＝ＴＶＣ×９.９９ −２０％の場合: 全容量＝(ＴＶＣ×０.８)×(１１.１＋１.４) ＝(ＴＶＣ×０.８)×１２.５＝ＴＶＣ×１０.０
具体的構成として，図４のように，１２個の互いに同一
の単位キャパシタの並列接続とした。しかし，このうち
スイッチを介さない８個の単位キャパシタは，大容量の
１つのキャパシタで置き換えてもよい。また，各キャパ
シタの容量を次のように設定してもよい。 スイッチを介さないキャパシタの合計 ＶＣ×８.３ スイッチＳＷ１のキャパシタ ＶＣ×０.８ スイッチＳＷ２のキャパシタ ＶＣ×０.９ スイッチＳＷ３のキャパシタ ＶＣ×１.１ スイッチＳＷ４のキャパシタ ＶＣ×１.４ このようにすると，次のように，製造ばらつきに対する
補正がより良好なものとなる。 ＋２０％の場合: 全容量＝(ＴＶＣ×１.２)×８.３＝ＴＶＣ×９.９６ ＋１０％の場合: 全容量＝(ＴＶＣ×１.１)×(８.３＋０.８) ＝(ＴＶＣ×１.１)×９.１＝ＴＶＣ×１０.０１ ±０％の場合: 全容量＝(ＴＶＣ×１.０)×(９.１＋０.９) ＝(ＴＶＣ×１.０)×１０＝ＴＶＣ×１０ −１０％の場合: 全容量＝(ＴＶＣ×０.９)×(１０＋１.１) ＝(ＴＶＣ×０.９)×１１.１＝ＴＶＣ×９.９９ −２０％の場合: 全容量＝(ＴＶＣ×０.８)×(１１.１＋１.４) ＝(ＴＶＣ×０.８)×１２.５＝ＴＶＣ×１０.０
【００５０】また，補正対象箇所の具体的構成として
は，図４に示した並列接続型の他に，図１５に示すよう
に素子を完全に使い分ける方式のものも考えられる。図
１５に示すのは，少しずつインダクタンスの異なる複数
のインダクタを，制御信号を受けるスイッチにより，択
一的に選択して使用するタイプのものである。このよう
な場合の制御信号変換回路は，ダミー回路の出力に応じ
て，各制御信号のうちの１つだけがオンとなるように構
成しなければならない。他，直列接続型の構成の補正対
象箇所も考えられる。
は，図４に示した並列接続型の他に，図１５に示すよう
に素子を完全に使い分ける方式のものも考えられる。図
１５に示すのは，少しずつインダクタンスの異なる複数
のインダクタを，制御信号を受けるスイッチにより，択
一的に選択して使用するタイプのものである。このよう
な場合の制御信号変換回路は，ダミー回路の出力に応じ
て，各制御信号のうちの１つだけがオンとなるように構
成しなければならない。他，直列接続型の構成の補正対
象箇所も考えられる。
【００５１】（付記１） 補正対象素子を含む実動作回
路と，前記実動作回路とは別に構成された補正回路とを
同一チップ中に有し，前記補正回路から出力される制御
信号により前記実動作回路中の前記補正対象素子の製造
ばらつきを補正して動作させることを特徴とするばらつ
き補正機能付き回路。 （付記２） 付記１に記載するばらつき補正機能付き回
路において，前記補正回路中に，前記補正対象素子と同
一構造の素子を含んで構成され，基準信号の入力を受け
るダミー回路と，前記ダミー回路の出力信号に基づいて
制御信号を出力する変換回路とを有することを特徴とす
るばらつき補正機能付き回路。 （付記３） 付記２に記載するばらつき補正機能付き回
路において，前記補正回路は，前記実動作回路の動作信
号とは無関係な信号を，基準信号として用いることを特
徴とするばらつき補正機能付き回路。 （付記４） 付記２または付記３に記載するばらつき補
正機能付き回路において，前記変換回路は，基準信号と
前記ダミー回路の出力信号との差異に基づいて制御信号
を生成することを特徴とするばらつき補正機能付き回
路。 （付記５） 付記４に記載するばらつき補正機能付き回
路において，前記ダミー回路は，基準信号に対して位相
差のある信号を出力するものであり，前記変換回路は，
基準信号と前記ダミー回路の出力信号との位相差に基づ
いて制御信号を生成することを特徴とするばらつき補正
機能付き回路。 （付記６） 付記２から付記５までのいずれか１つに記
載するばらつき補正機能付き回路において，前記実動作
回路に，前記補正対象素子と同種の素子である予備素子
と，前記補正回路から出力される制御信号により前記補
正対象素子と前記予備素子との接続状況を変更するスイ
ッチとを有することを特徴とするばらつき補正機能付き
回路。 （付記７） 付記６に記載するばらつき補正機能付き回
路において，前記予備素子を複数有し，前記スイッチ
を，少なくとも前記予備素子の個数と同数有し，前記各
スイッチは，前記補正回路から出力される制御信号に応
じて，前記補正対象素子と前記予備素子との全体での特
性が，前記補正対象素子の特性の設計値に最も近くなる
ように前記補正対象素子と前記予備素子とを接続させる
ことを特徴とするばらつき補正機能付き回路。 （付記８） 付記７に記載するばらつき補正機能付き回
路において，前記変換回路に，前記ダミー回路の出力信
号を基準値と比較し，その大小関係に応じて制御信号を
生成するコンパレータを，前記予備素子の個数と同数有
し，前記各コンパレータが使用する基準値が互いに異な
り，前記各スイッチは，対応する前記コンパレータから
の制御信号に基づいて，対応する前記予備素子と前記補
正対象素子との接続状況を切り替えることを特徴とする
ばらつき補正機能付き回路。
路と，前記実動作回路とは別に構成された補正回路とを
同一チップ中に有し，前記補正回路から出力される制御
信号により前記実動作回路中の前記補正対象素子の製造
ばらつきを補正して動作させることを特徴とするばらつ
き補正機能付き回路。 （付記２） 付記１に記載するばらつき補正機能付き回
路において，前記補正回路中に，前記補正対象素子と同
一構造の素子を含んで構成され，基準信号の入力を受け
るダミー回路と，前記ダミー回路の出力信号に基づいて
制御信号を出力する変換回路とを有することを特徴とす
るばらつき補正機能付き回路。 （付記３） 付記２に記載するばらつき補正機能付き回
路において，前記補正回路は，前記実動作回路の動作信
号とは無関係な信号を，基準信号として用いることを特
徴とするばらつき補正機能付き回路。 （付記４） 付記２または付記３に記載するばらつき補
正機能付き回路において，前記変換回路は，基準信号と
前記ダミー回路の出力信号との差異に基づいて制御信号
を生成することを特徴とするばらつき補正機能付き回
路。 （付記５） 付記４に記載するばらつき補正機能付き回
路において，前記ダミー回路は，基準信号に対して位相
差のある信号を出力するものであり，前記変換回路は，
基準信号と前記ダミー回路の出力信号との位相差に基づ
いて制御信号を生成することを特徴とするばらつき補正
機能付き回路。 （付記６） 付記２から付記５までのいずれか１つに記
載するばらつき補正機能付き回路において，前記実動作
回路に，前記補正対象素子と同種の素子である予備素子
と，前記補正回路から出力される制御信号により前記補
正対象素子と前記予備素子との接続状況を変更するスイ
ッチとを有することを特徴とするばらつき補正機能付き
回路。 （付記７） 付記６に記載するばらつき補正機能付き回
路において，前記予備素子を複数有し，前記スイッチ
を，少なくとも前記予備素子の個数と同数有し，前記各
スイッチは，前記補正回路から出力される制御信号に応
じて，前記補正対象素子と前記予備素子との全体での特
性が，前記補正対象素子の特性の設計値に最も近くなる
ように前記補正対象素子と前記予備素子とを接続させる
ことを特徴とするばらつき補正機能付き回路。 （付記８） 付記７に記載するばらつき補正機能付き回
路において，前記変換回路に，前記ダミー回路の出力信
号を基準値と比較し，その大小関係に応じて制御信号を
生成するコンパレータを，前記予備素子の個数と同数有
し，前記各コンパレータが使用する基準値が互いに異な
り，前記各スイッチは，対応する前記コンパレータから
の制御信号に基づいて，対応する前記予備素子と前記補
正対象素子との接続状況を切り替えることを特徴とする
ばらつき補正機能付き回路。
【００５２】
【発明の効果】以上の説明から明らかなように本発明に
よれば，構成素子の特性の製造ばらつきにかかわらず出
力特性のばらつきを抑制し，所望値に近い特性の出力を
得ることができるばらつき補正機能付き回路が提供され
ている。特に，補正対象素子と同一構造かつ同一チップ
中の素子によるダミー回路を有することにより，補正対
象素子補正対象素子の製造ばらつきを反映した制御信号
を補正対象素子に供給できるものである。また，実動作
回路の動作信号と無関係な信号を補正回路の基準信号と
して用いることにより，実動作回路の動作状況に左右さ
れることなく，補正対象素子の製造ばらつきを反映した
制御信号を得ることができるものである。また，補正対
象素子と同種の素子である予備素子とスイッチとを有す
ることにより，補正回路での製造ばらつきの検出に応じ
て，補正対象素子と予備素子との全体での特性値を切り
替えることができる。
よれば，構成素子の特性の製造ばらつきにかかわらず出
力特性のばらつきを抑制し，所望値に近い特性の出力を
得ることができるばらつき補正機能付き回路が提供され
ている。特に，補正対象素子と同一構造かつ同一チップ
中の素子によるダミー回路を有することにより，補正対
象素子補正対象素子の製造ばらつきを反映した制御信号
を補正対象素子に供給できるものである。また，実動作
回路の動作信号と無関係な信号を補正回路の基準信号と
して用いることにより，実動作回路の動作状況に左右さ
れることなく，補正対象素子の製造ばらつきを反映した
制御信号を得ることができるものである。また，補正対
象素子と同種の素子である予備素子とスイッチとを有す
ることにより，補正回路での製造ばらつきの検出に応じ
て，補正対象素子と予備素子との全体での特性値を切り
替えることができる。
【図１】本発明のばらつき補正の原理を説明するブロッ
ク図である。
ク図である。
【図２】実施の形態に係るばらつき補正機能付き回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】図２のばらつき補正機能付き回路における実動
作回路であるＶＣＯ回路の回路図である。
作回路であるＶＣＯ回路の回路図である。
【図４】図３のＶＣＯ回路中の補正対象素子であるキャ
パシタ部分の構成を示す回路図である。
パシタ部分の構成を示す回路図である。
【図５】図２のばらつき補正機能付き回路におけるダミ
ー回路の構成を示す回路図である。
ー回路の構成を示す回路図である。
【図６】基準信号frefおよびダミー回路の出力信号fre
f'の波形を示すグラフである。
f'の波形を示すグラフである。
【図７】図２のばらつき補正機能付き回路における位相
比較回路の構成を示す回路図である。
比較回路の構成を示す回路図である。
【図８】図７の排他的ＯＲ回路の出力fpdの波形を示す
グラフである。
グラフである。
【図９】図７の位相比較回路の出力vpd の波形を製造ば
らつきごとに示すグラフである。
らつきごとに示すグラフである。
【図１０】図２のばらつき補正機能付き回路における制
御信号変換回路の構成を示す回路図である。
御信号変換回路の構成を示す回路図である。
【図１１】図３のＶＣＯ回路の発振特性を示すグラフで
ある。
ある。
【図１２】ダミー回路の別の構成例を示す回路図であ
る。
る。
【図１３】ダミー回路のさらに別の構成例を示す回路図
である。
である。
【図１４】実施の形態に係るばらつき補正機能付き回路
の別の構成例を示すブロック図である。
の別の構成例を示すブロック図である。
【図１５】補正対象素子の別の構成例を示す回路図であ
る。
る。
【図１６】従来のＶＣＯ回路の回路図である。
【図１７】図１６のＶＣＯ回路の発振特性を示すグラフ
である。
である。
【符号の説明】
１，１１ 実動作回路（ＶＣＯ回路）
２，１２，１２' 補正回路
３，１３，１３' ダミー回路
４，１４，１４' 信号比較回路（位相比較回路）
５，１５，１５' 制御信号変換回路
１１３ 補正対象回路
ＶＣ 単位素子
ＳＷ１〜ＳＷ４ スイッチ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 土井 岳人
愛知県春日井市高蔵寺町二丁目1844番２
富士通ヴィエルエスアイ株式会社内
Ｆターム(参考） 5F038 AC20 AV10 AV13 AV18 AZ03
DF01 EZ20
5J081 AA02 BB10 CC46 DD11 EE02
EE03 EE18 KK02 KK09 KK22
LL02 MM01
5J106 AA04 CC01 CC21 DD08 GG01
JJ01 KK36 KK37 LL01
Claims (8)
- 【請求項１】 補正対象素子を含む実動作回路と，前記
実動作回路とは別に構成された補正回路とを同一チップ
中に有し，前記補正回路から出力される制御信号により
前記実動作回路中の前記補正対象素子の製造ばらつきを
補正して動作させることを特徴とするばらつき補正機能
付き回路。 - 【請求項２】 請求項１に記載するばらつき補正機能付
き回路において，前記補正回路中に，前記補正対象素子
と同一構造の素子を含んで構成され，基準信号の入力を
受けるダミー回路と，前記ダミー回路の出力信号に基づ
いて制御信号を出力する変換回路とを有することを特徴
とするばらつき補正機能付き回路。 - 【請求項３】 請求項２に記載するばらつき補正機能付
き回路において，前記補正回路は，前記実動作回路の動
作信号とは無関係な信号を，基準信号として用いること
を特徴とするばらつき補正機能付き回路。 - 【請求項４】 請求項２または請求項３に記載するばら
つき補正機能付き回路において，前記変換回路は，基準
信号と前記ダミー回路の出力信号との差異に基づいて制
御信号を生成することを特徴とするばらつき補正機能付
き回路。 - 【請求項５】 請求項４に記載するばらつき補正機能付
き回路において，前記ダミー回路は，基準信号に対して
位相差のある信号を出力するものであり，前記変換回路
は，基準信号と前記ダミー回路の出力信号との位相差に
基づいて制御信号を生成することを特徴とするばらつき
補正機能付き回路。 - 【請求項６】 請求項２から請求項４までのいずれか１
つに記載するばらつき補正機能付き回路において，前記
実動作回路に，前記補正対象素子と同種の素子である予
備素子と，前記補正回路から出力される制御信号により
前記補正対象素子と前記予備素子との接続状況を変更す
るスイッチとを有することを特徴とするばらつき補正機
能付き回路。 - 【請求項７】 請求項６に記載するばらつき補正機能付
き回路において，前記予備素子を複数有し，前記スイッ
チを，少なくとも前記予備素子の個数と同数有し，前記
各スイッチは，前記補正回路から出力される制御信号に
応じて，前記補正対象素子と前記予備素子との全体での
特性が，前記補正対象素子の特性の設計値に最も近くな
るように前記補正対象素子と前記予備素子とを接続させ
ることを特徴とするばらつき補正機能付き回路。 - 【請求項８】 請求項７に記載するばらつき補正機能付
き回路において，前記変換回路に，前記ダミー回路の出
力信号を基準値と比較し，その大小関係に応じて制御信
号を生成するコンパレータを，前記予備素子の個数と同
数有し，前記各コンパレータが使用する基準値が互いに
異なり，前記各スイッチは，対応する前記コンパレータ
からの制御信号に基づいて，対応する前記予備素子と前
記補正対象素子との接続状況を切り替えることを特徴と
するばらつき補正機能付き回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002098892A JP4070492B2 (ja) | 2002-04-01 | 2002-04-01 | ばらつき補正機能付き回路 |
| US10/401,604 US8049539B2 (en) | 2002-04-01 | 2003-03-31 | Circuit with variation correction function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002098892A JP4070492B2 (ja) | 2002-04-01 | 2002-04-01 | ばらつき補正機能付き回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003297935A true JP2003297935A (ja) | 2003-10-17 |
| JP4070492B2 JP4070492B2 (ja) | 2008-04-02 |
Family
ID=28449836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002098892A Expired - Fee Related JP4070492B2 (ja) | 2002-04-01 | 2002-04-01 | ばらつき補正機能付き回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8049539B2 (ja) |
| JP (1) | JP4070492B2 (ja) |
Cited By (1)
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| JPH08264718A (ja) | 1995-03-24 | 1996-10-11 | Kawasaki Steel Corp | 半導体装置 |
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2002
- 2002-04-01 JP JP2002098892A patent/JP4070492B2/ja not_active Expired - Fee Related
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2003
- 2003-03-31 US US10/401,604 patent/US8049539B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US8049539B2 (en) | 2011-11-01 |
| JP4070492B2 (ja) | 2008-04-02 |
| US20030184352A1 (en) | 2003-10-02 |
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