KR20030039307A - 기준 셀을 사용하여 데이터 판독 동작을 수행하는불휘발성 메모리 장치 및 그 방법 - Google Patents

기준 셀을 사용하여 데이터 판독 동작을 수행하는불휘발성 메모리 장치 및 그 방법 Download PDF

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Abstract

본 발명에 따른 반도체 메모리 장치는 기준 셀과, 제1 메모리 셀과, 기준 셀보다 제1 메모리 셀에 가까운 위치에 있는 제2 메모리 셀과, 데이터 판독 회로를 포함한다. 데이터 판독 회로는 기준 셀이 갖는 기준 셀의 전기적 상태와 제1 메모리 셀의 제1 전기적 상태에 기초하여, 제1 메모리 셀에 기억된 제1 데이터를 판별한다. 또한, 데이터 판독 회로는 제1 메모리 셀의 제1 전기적 상태와 제2 메모리 셀의 제2 전기적 상태에 기초하여, 제2 메모리 셀에 기억된 제2 데이터를 판별한다. 상술한 구성을 갖는 반도체 메모리 장치는 메모리 셀의 전기적 특성의 변동으로 인한 영향을 억제하여 메모리 셀에 기억된 데이터의 안정적인 판별을 가능하게 한다.

Description

기준 셀을 사용하여 데이터 판독 동작을 수행하는 불휘발성 메모리 장치 및 그 방법{NONVOLATILE MEMORY DEVICE HAVING DATA READ OPERATION WITH USING REFERENCE CELL AND METHOD THEREOF}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 특히, 기준 셀을 참조하여 데이터 판독 동작을 수행하는 마그네틱 랜덤 액세스 메모리(MRAM) 장치에 관한 것이다.
몇몇 경우에, MRAM(Magnetic Random Access Memory), EEPROM(Ferroelectric Random Access Memory)과 같은 반도체 메모리 장치의 메모리 셀에 기억된 데이터를판독하는 동작은 기준 셀을 참조하여 수행된다. 예를 들면, MRAM에서는, 메모리 셀에서 판독되는 전류의 크기와 기준 셀에서 판독되는 전류의 크기가 서로 비교되어 메모리 셀에 기억되는 데이터가 판별된다. 또한, FRAM에서는, 기준 셀이 기준 비트선에 접속되었을 때의 기준 비트선에 나타나는 전압과 메모리 셀이 비트선에 접속되었을 때의 비트선에 나타나는 전압이 서로 비교되어 메모리 셀에 기억된 데이터가 판별된다.
도 11은 관련 기술의 MRAM의 메모리 셀 어레이(101)를 나타낸다. 메모리 셀 어레이(101)에는 워드선 W1내지 Wm(m : 자연수, m>1) 및 비트선 B1내지 Bn(n : 자연수, n>1) 포함한다. 워드선 W1내지 Wm과 비트선 B1내지 Bn이 교차하는 각각의 교점에는 메모리 셀이 설치된다. 워드선 Wi와 비트선 Bj가 교차하는 교점에 설치되는 메모리 셀은 메모리 셀 "Cij"로 기재된다.
도 12는 메모리 셀 Cij의 구조를 나타낸다. 메모리 셀 Cij는 고정층(111), 데이터 기억층(112), 및 터널 절연막(113)을 포함한다. 고정층(111)은 워드선 Wi에 접속되고, 데이터 기억층(112)은 비트선 Bj에 접속된다. 고정층(111) 및 데이터 기억층(112)은 모두 강자성체로 형성되어 각각 자발 자화(spontaneous magnetization)를 갖는다. 터널 절연막(113)은, 고정층(111)과 데이터 기억층(112) 사이에 배치되고, 고정층(111)과 데이터 기억층(112) 사이에 터널 전류가 흐르는 정도의 막 두께를 갖는다. 터널 절연막(113)의 두께는 전형적으로1.5 nm 이다.
도 13에 도시되어 있는 바와 같이, 메모리 셀 Cij는 고정층(111)과 데이터 기억층(112)의 자발 자화의 방향에 의해 데이터 "0" 또는 데이터 "1"을 기억한다. 고정층(111)이 갖는 자발 자화의 방향은 고정되어 있다. 데이터 기억층(112)이 갖는 자발 자화는 자유롭게 반전되고, 고정층(111)이 갖는 자발 자화의 방향과 동일한 방향 또는 반대 방향의 두개의 방향 중 어느 하나와 일치한다. 고정층(111)과 데이터 기억층(112)의 자발 자화의 방향이 서로 동일한 방향일 때, 고정층(111)과 데이터 기억층(112)의 자발 자화는 "평행"으로 기재되고, 고정층(111)과 데이터 기억층(112)의 자발 자화의 방향이 서로 반대 방향일 때, 고정층(111)과 데이터 기억층(112)의 자발 자화는 "반평행(antiparallel)"로 기재된다. 메모리 셀 Cij는 고정층(111)과 데이터 기억층(112)의 자발 자화의 방향이 서로 평행인 것을 나타내는 "평행" 상태와 서로 반대 방향인 "반평행" 상태 중 한 상태이고, 고정층(111)과 데이터 기억층(112)의 자발 자화의 방향이 서로 평행인 "평행" 상태에 대응하는 전기적 상태는 데이터 "0"과 데이터 "1" 중의 하나에 상응하고, 이들의 방향이 서로 반대인 "반평행"에 대응하는 전기적 상태는 데이터 "0" 과 데이터 "1" 중 다른 하나에 상응한다. 이하에서는, 고정층(111)과 데이터 기억층(112)의 자발 자화의 방향을 나타내는 "평행" 상태에 대응하는 전기적 상태를 데이터 "1"에 대응하고, 이들의 방향이 "반평행" 상태에 대응하는 전기적 상태를 데이터 "O"에 대응하는 것으로서 설명하기로 한다.
메모리 셀 Cij에 기억되는 데이터는 터널 자기 저항 효과(TMR 효과)에 의한 터널 절연막(113)의 저항치 변동을 활용하여 판별된다. 예를 들어, 고정층(111)과 데이터 기억층(112)의 자발 자화의 방향이 서로 평행인 "평행" 상태일 때와, 이들의 방향이 서로 반대인 "반평행" 상태일 때의 상태에 따라 터널 절연막(113)의 저항치가 변동된다. 즉, 고정층(111)과 데이터 기억층(112)의 자발 자화가 "반평행" 상태일 때의 터널 절연막(113)의 제1 저항치는 고정층(111)과 데이터 기억층(112)의 자발 자화가 "평행"일 때의 터널 절연막(113)의 제2 저항치보다 10 내지 40% 만큼 크다. 따라서, 터널 절연막(113)의 저항의 차를 이용하여, 메모리 셀 Cij에 기억되는 데이터의 판별이 행해진다.
메모리 셀 Cij에 기억된 데이터는 워드선 Wi와 비트선 Bj사이에 흐르는 전류에 기초하여 판독된다. 메모리 셀 Cij에 기억된 데이터가 판독되는 경우, 워드선 Wi와 비트선 Bj사이에 소정의 전위차가 인가된다. 이들 사이의 소정의 전위차의 인가에 의해 워드선 Wi와 비트선 Bj사이에 흐르는 전류의 크기는 터널 절연막(113)의 저항에 따라 변동된다. 터널 절연막(113)의 저항은 고정층(111)과 데이터 기억층(112)의 자발 자화의 방향에 대응하는 상태에 따라서 변동하기 때문에, 워드선 Wi와 비트선 Bj사이에 흐르는 전류에 기초하여 메모리 셀 Cij에 기억된 데이터의 검출이 가능하다.
이 경우, 메모리 셀 Cij에 기억된 데이터는 메모리 셀과 마찬가지의 구조를 갖는 기준 셀을 참조하여 판별될 수 있다. 도 11에 도시되어 있는 바와 같이, 메모리 셀 어레이(101)는 소정의 데이터가 기입되는 기준 셀 R1내지 Rm을 갖는다. 기준 셀 R1내지 Rm은 모두 기준 비트선 Br에 접속되어 있다. 기준 셀 R1내지 Rm은 각각 워드선 W1내지 Wm에 접속되어 있다. 워드선 Wi에 접속된 메모리 셀 Ci1내지 Cin에 기억된 데이터는 기준 셀 Ri를 참조하여 판독된다.
기준 셀 R1내지 Rm은 기준 셀 R1내지 Rm에 각각 흐르는 전류 I(Ref)가 하기 조건을 만족하도록 설계된다.
I(0) : 데이터 "O"을 기억하는 메모리 셀에 흐르는 전류
I(1) : 데이터 "1"를 기억하는 메모리 셀에 흐르는 전류
메모리 셀 Cij에 기억된 데이터는 메모리 셀 Cij에 흐르는 전류와 기준 셀 Ri에 흐르는 전류와의 비교에 의해 판별된다. 메모리 셀 Cij의 데이터를 판별하는 경우, 워드선 Wi와 기준 비트선 Br사이에 소정의 전위차가 인가되어, 기준 셀 Ri에 전류가 흐른다. 또한, 워드선 Wi와 비트선 Bj사이에 소정의 전위차가 인가되어, 메모리 셀 Cij에 전류가 흐른다. 메모리 셀 Cij에 흐르는 전류와 기준 셀 Ri에 흐르는전류의 크기를 서로 비교하여, 메모리 셀 Cij에 흐르는 전류가 기준 셀 Ri에 흐르는 전류보다 크면 메모리 셀 Cij에 기억되는 데이터는 "1"로 판별되고, 메모리 셀 Cij에 흐르는 전류가 기준 셀 Ri에 흐르는 전류보다 작으면 메모리 셀 Cij에 기억된 데이터는 "O"으로 판별된다.
상술한 바와 같이 구성된 반도체 메모리 장치에서, 전기적 특성에서의 변동을 나타내는 메모리 셀은 메모리 셀에 기억된 데이터의 안정한 판별 동작에 불리한 영향을 미친다. 메모리 셀이 전기적 특성에서 큰 변동을 나타내면, 그 크기 차이가 메모리 셀에 기억된 데이터를 판별하는 데 사용되는, 메모리 셀과 기준 셀을 통해 각각 흐르는 전류의 크기 차이가 작아진다. 이러한 바람직하지 못한 크기 차이에서의 감소에 따른 문제점을 개선하기 위하여, 기준 셀이나 데이터의 판별에 관련된 회로를 높은 정밀도로 설계하거나, 혹은 판독 동작이 실행되는 액세스 속도를 희생시켜서 회로를 설계하지 않을 수 없다.
본 발명의 목적은 메모리 셀의 전기적 특성에서의 변동으로 인한 영향을 억제하고, 메모리 셀에 기억된 데이터를 안정적으로 판별할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 메모리 셀의 전기적 특성에서의 변동으로 인한 영향을 억제하고 메모리 셀에 기억된 데이터를 안정적으로 판별할 수 있으며, 또한 작은 면적을 차지하는 반도체 메모리 장치를 제공하는 것에 있다.
본 발명에서 청구되는 자성 메모리 장치는, 기준 셀, 제1 메모리 셀, 상기 기준 셀보다 상기 제1 메모리 셀에 가까운 위치의 제2 메모리 셀, 및 데이터 판독 회로를 포함한다. 상기 데이터 판독 회로는 상기 기준 셀이 갖는 기준 셀의 전기적 상태와 상기 제1 메모리 셀의 제1 전기적 상태에 기초하여, 상기 제1 메모리 셀에 기억되어 있는 제1 데이터를 판별한다. 또한, 데이터 판독 회로는 상기 제1 전기적 상태와 상기 제2 메모리 셀의 제2 전기적 상태에 기초하여, 상기 제2 메모리 셀에 기억되어 있는 제2 데이터를 판별한다.
자성 메모리 장치에서, 제2 메모리 셀에 기억된 제2 데이터는 기준 셀 보다 제2 메모리 셀의 근처에 위치하는 제1 메모리 셀을 참조하여 판별되어, 메모리 셀의 전기적 특성의 변동이 데이터 판별에 대한 안정성에 영향을 미치는 정도가 억제된다. 일반적으로, 두 메모리 셀을 고려하여, 반도체 메모리 장치의 제조의 프로세스 변동에 기인하는 메모리 셀의 전기적 특성의 변동은, 두 메모리 셀 사이의 거리가 짧아질수록 작아진다. 따라서, 많은 경우에, 제1 메모리 셀과 제2 메모리 셀의 전기적 특성이 서로 다른 정도는 기준 셀과 제2 메모리 셀의 전기적 특성이 서로 다른 정도에 비하여 작다. 자성 메모리 장치에서, 제2 메모리 셀에 기억된 제2 데이터는, 많은 경우에, 제1 메모리 셀의 전기적 특성이 제2 메모리 셀의 전기적 특성과 다른 정도가 기준 셀의 전기적 특성이 제2 메모리 셀의 전기적 특성과 다른 정도 보다 작다고 믿어지기 때문에, 제1 메모리 셀을 참조하여 판별한다. 따라서, 이 동작은 관련 메모리 셀에 기억된 데이터를 판별하는 안정성을 증가시킨다.
데이터 판독 회로는, 바람직하게 상기 기준 셀의 전기적 상태와 상기 제1 전기적 상태에 기초하여, 상기 기준 셀에 기억된 기준 셀 기억 데이터와 상기 제1 데이터가 서로 상이하다는 것을 나타내는 제1 비교 결과 신호를 출력하는 제1 비교기, 상기 기준 셀 기억 데이터와 상기 제1 비교 결과 신호에 기초하여, 상기 제1 데이터를 재생하는 제1 데이터 재생 회로, 상기 제1 전기적 상태와 상기 제2 전기적 상태에 기초하여, 상기 제1 데이터와 상기 제2 데이터가 서로 상이하다는 것을 나타내는 제2 비교 결과 신호를 출력하는 제2 비교기, 및 상기 제1 데이터와 상기 제2 비교 결과 신호에 기초하여, 상기 제2 데이터를 재생하는 제2 데이터 재생 회로를 포함한다.
상술된 반도체 메모리 장치에서, 반도체 메모리 장치는 상기 기준 셀, 상기 제1 메모리 셀, 및 상기 제2 메모리 셀 각각이, 제1 강자성 박막, 제2 강자성 박막, 및 상기 제1 강자성 박막과 상기 제2 강자성 박막과의 사이에 끼워진 터널 절연막을 포함하는 터널 자기 저항 효과 소자를 포함하도록 구성될 때 특히 바람직하게 된다. 터널 자기 저항 효과 소자로 구성된 기준 셀과 메모리 셀은 반도체 메모리 장치의 제조의 프로세스 변동에 기인하는 변동을 나타내기 쉽다. 상술된 바와 같이 구성된 반도체 메모리 장치는, 기준 셀을 포함하는 반도체 메모리 장치와 각각의 터널 자기 저항 효과 소자로 구성된 메모리 셀에 이 구성이 적용될 경우에 완전한 범위에서 그 효과를 나타낸다.
또한, 상술한 반도체 메모리 장치는, 반도체 메모리 장치가 기준 셀, 제1 메모리 셀 및 제2 메모리 셀 각각이 플로팅 게이트를 갖는 MOS 트랜지스터를 포함하도록 구성될 경우에 특히 바람직하게 된다. 플로팅 게이트를 갖는 MOS 트랜지스터로 각각 구성된 기준 셀과 메모리 셀은 반도체 메모리 장치의 제조에서 프로세스 변동에 기인하는 변동을 나타내기 쉽다. 상술된 바와 같이 구성된 반도체 메모리 장치는, 이 구성이 플로팅 게이트를 갖는 MOS 트랜지스터로 각각 구성된 기준 셀, 제1 메모리 셀, 및 제2 메모리 셀로 구성된 반도체 메모리 장치에 적용될 경우에 완전한 범위에서 효과를 나타낸다.
바람직하게, 상술한 반도체 메모리 장치는 각각이 하나의 신호선에 의해 활성화되는 상기 기준 셀, 상기 제1 메모리 셀, 및 상기 제2 메모리 셀을 더 포함한다.
상술된 반도체 메모리 장치는 제3 메모리 셀 및 상기 기준 셀보다 상기 제3 메모리 셀에 가까운 위치에 있는 제4 메모리 셀을 포함할 수 있다. 이 경우에, 바람직하게, 상기 데이터 판독 회로는, 상기 기준 셀의 전기적 상태와 상기 제3 메모리 셀의 제3 전기적 상태에 기초하여, 상기 제3 메모리 셀에 기억되어 있는 제3 데이터를 판별하고, 또한, 상기 제3 전기적 상태와 상기 제4 메모리 셀의 제4 전기적 상태에 기초하여 상기 제4 메모리 셀에 기억되어 있는 제4 데이터를 판별한다. 상술된 바와 같이 구성된 반도체 메모리 장치에서, 제1 메모리 셀에 기억된 제1 데이터 및 제3 메모리 셀에 기억된 제3 데이터는 모두 하나의 기준 셀을 참조하여 판별되어, 판독 동작이 복수의 메모리 셀에 대하여 수행될 경우에 복수의 메모리 셀이 참조되는 하나의 기준 셀을 공유한다. 참조되는 기준 셀이 복수의 메모리 셀에 의해 공유되기 때문에, 이러한 기준 셀을 갖도록 구성된 반도체 메모리 장치에서 그 영역을 감소시킬 수 있다.
이 경우에, 반도체 메모리 장치는, 제1 신호선, 제2 신호선, 및 제3 신호선을 더 포함하고, 바람직하게는, 상기 기준 셀은 상기 제1 신호선에 의해 활성화되며, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 제2 신호선에 의해 활성화되어, 상기 제3 메모리 셀과 상기 제4 메모리 셀은 상기 제3 신호선에 의해 활성화된다.
본 발명에서 청구되는 반도체 메모리 장치는 매트릭스형으로 배치된 복수의 메모리 셀, 일렬에 배치된 복수의 기준 셀, 및 데이터 판독 회로를 포함한다. 상기 데이터 판독 회로는, 상기 복수의 기준 셀에서의 상기 기준 셀의 전기적 상태와 상기 기준 셀에 가장 근접하게 배치된 상기 제1 멤모리 셀의 제1 전기적 상태에 기초하여, 상기 복수의 메모리 셀의 제1 메모리 셀에 기억되어 있는 제1 데이터를 판별하고, 상기 제1 전기적 상태와, 상기 제1 메모리 셀에 인접하게 배치된 상기 제2 메모리 셀의 제2 전기적 상태에 기초하여, 제2 메모리 셀에 기억되어 있는 제2 데이터를 판별한다. 상술된 반도체 메모리 장치에서, 많은 경우에 제1 메모리 셀의 전기적 특성이 제2 메모리 셀의 전기적 특성과 다른 정도가 기준 셀의 전기적 특성이 제2 메모리 셀의 전기적 특성과 다른 정도 보다 작다고 믿어지기 때문에, 판독 동작은 제1 메모리 셀을 참조하여 제2 메모리 셀 상에서 수행된다. 따라서, 제2 메모리 셀에 기억된 데이터를 판별하는 안정성이 증가된다. 또한, 기준 셀과 제1 메모리 셀 사이의 거리가 감소되고, 제1 메모리 셀에 기억된 데이터를 판별하기 위한 안정성이 증가된다.
바람직하게, 상기 가까운 기준 셀, 상기 제1 메모리 셀, 및 상기 제2 메모리셀은 하나의 신호선에 의해 활성화된다.
본 발명에 청구되는 반도체 메모리 장치는, 매트릭스형으로 배치된 복수의 메모리 셀 어레이, 기준 셀, 및 데이터 판독 회로를 포함한다. 상기 데이터 판독 회로는, 기준 셀이 갖는 기준 셀의 전기적 상태와, 상기 제1 메모리 셀의 제1 전기적 상태에 기초하여, 상기 메모리 셀 어레이의 최외주에 위치하는 제1 메모리 셀에 기억되어 있는 제1 데이터를 판별하고, 상기 제1 전기적 상태와, 상기 제2 메모리 셀의 제2 전기적 상태에 기초하여, 상기 제1 메모리 셀에 인접하는 제2 메모리 셀에 기억되어 있는 제2 데이터를 판별하고, 또한, 상기 메모리 셀 어레이의 최외주에 위치하며, 상기 기준 셀의 전기적 상태와, 상기 제1 메모리 셀과는 다른 제3 메모리 셀에 기억되어 있는 제3 데이터를, 상기 제3 메모리 셀의 제3 전기적 상태에 기초하여 판별하며, 상기 제3 메모리 셀에 인접한 제4 메모리 셀에 기억되어 있는 제4 데이터를, 상기 제3 전기적 상태와, 상기 제4 메모리 셀의 제4 전기적 상태에 기초하여 판별한다.
본 발명에 청구되는 반도체 메모리 장치로부터 데이터를 판독하는 방법은, 기준 셀이 갖는 기준 셀의 전기적 상태와, 제1 메모리 셀의 제1 전기적 상태에 기초하여, 제1 메모리 셀에 기억되어 있는 제1 데이터를 판별하는 단계, 및 상기 기준 셀보다 상기 제1 메모리 셀에 더 가까운 위치에 있는 제2 메모리 셀에 기억되어 있는 제2 데이터를 상기 제1 전기적 상태와 상기 제2 메모리 셀의 제2 전기적 상태에 기초하여 판별하는 단계를 포함한다.
이 경우에, 바람직하게는, 상기 단계는, 상기 기준 셀의 전기적 상태와 상기제1 전기적 상태에 기초하여, 상기 기준 셀에 기억된 기준 셀 기억 데이터와 상기 제1 데이터가 서로 상이하다는 것을 나타내는 제1 비교 결과 신호를 생성하는 단계와, 상기 기준 셀 기억 데이터와 상기 제1 비교 결과 신호에 기초하여, 상기 제1 데이터를 재생하는 단계를 포함하고, 상기 단계는, 상기 제1 전기적 상태와 상기 제2 전기적 상태에 기초하여, 상기 제1 데이터와 상기 제2 데이터가 서로 상이하다는 것을 나타내는 제2 비교 결과 신호를 출력하는 단계와, 상기 제1 데이터와 상기 제2 비교 결과 신호에 기초하여, 상기 제2 데이터를 재생하는 단계를 포함한다.
본 발명에서 청구하는 반도체 메모리 장치로부터 데이터를 판독하는 방법은, 제1 방향에서 연장하는 복수의 행 선(row line), 제1 방향과 다른 방향으로 연장되는 복수의 열 선(column line), 복수의 행 선 및 복수의 열 선이 서로 교차하는 교차부에 각각 제공되는 복수의 메모리 셀을 포함하고, 각각이 절연막 사이에 끼워진 두개의 강자성 박막층, 복수의 열 선 바깥의 최외주의 열 선에 인접하고 복수의 행 선과 교차하는 기준 열 선, 및 기준 열 선과 복수의 행 선이 서로 교차하는 교차부에 각각 제공되는 복수의 기준 소자를 포함한다. 상술한 바와 같이 구성된 반도체 메모리 장치에서 데이터를 판독하는 방법은, 기준 자성 메모리 셀, 제1 자성 메모리 셀, 및 제2 자성 메모리 셀을 선택하는 단계, 상기 기준 자성 메모리 셀과 상기 제1 자성 메모리 셀을 비교하는 단계, 및 상기 자성 제1 메모리 셀과 상기 제2 자성 메모리 셀을 비교하는 단계를 포함한다.
본 발명에서 청구되는 반도체 메모리 장치에서 데이터를 판독하는 방법은, 적어도 하나의 행 선, 적어도 하나의 행 선을 각각 교차하는 제1 및 제2 열 선, 적어도 하나의 행 선 및 제1 및 제2 열 선이 서로 교차하는 교차부에 제공되는 제1 및 제2 불휘발성 메모리 셀, 적어도 하나의 행 선과 교차하는 적어도 하나의 기준 셀을 포함한다. 상기 방법은, 상기 제1 자성 메모리 셀에 기입된 데이터에 기초하여 제1 열 선을 통해 흐르는 제1 전류와, 상기 기준 셀에 기억된 데이터에 기초하여 상기 기준선을 통해 흐르는 전류를 비교하여, 제1 자성 메모리 셀에 기입된 데이터를 판별하는 단계, 제2 메모리 셀에 기입된 데이터에 기초하여 제2 열 선을 통해 흐르는 전류와, 상기 제1 메모리 셀에 기입되어 기억된 데이터에 기초하여 상기 제1 행 선을 통해 흐르는 전류를 비교하는 단계, 및 상기 제2 메모리 셀에 기입된 데이터의 판별 단계에 의해 구해진 결과와, 상기 제1 메모리 셀에 기입된 데이터의 판별 단계에 의해 구해진 결과와의 비교에 기초하여, 상기 제2 메모리 셀에 기입된 데이터를 판별하는 단계를 포함한다.
특히, 반도체 메모리 장치로부터 데이타를 판독하는 방법은 바람직하게는, 제1 및 제2 메모리 셀들 및 기준 셀 각각은 그 사이에 절연막을 개재한 2개의 강자성 박막층을 포함하는 반도체 메모리 장치 상에서 판독 동작을 수행하도록 채택된다.
또한, 메모리 셀에 기억된 데이타를 또한 안전하게 판별하기 위하여, 바람직하게는, 기준 셀은 제1 메모리 셀에 인접하여 배치되고 제1 메모리 셀은 제2 메모리 셀에 인접하여 배치된다.
도 1은 본 발명에 따라 구성된 제1 실시예의 반도체 메모리 장치를 나타낸 도면.
도 2는 메모리 셀 어레이(1)를 나타낸 도면.
도 3은 감지 증폭기(5), 제1 레지스터(6), 디코더(7) 및 제2 레지스터(8)를 도시하는 상세 도면.
도 4는 감지 증폭기(5)의 변형예를 나타낸 도면.
도 5는 감지 증폭기(5)의 다른 변형예를 나타낸 도면.
도 6은 디코더(7)의 변형예를 나타낸 도면.
도 7은 본 발명에 따라 구성된 제2 실시예의 반도체 메모리 장치를 나타낸 도면.
도 8은 감지 증폭기(5')를 나타낸 도면.
도 9는 본 발명에 따라 구성된 제3 실시예의 반도체 메모리 장치를 나타낸 도면.
도 10은 메모리 셀 어레이(1")를 나타낸 도면.
도 11은 공지된 메모리 셀 어레이(101)를 나타낸 도면.
도 12는 메모리 셀 Cij를 나타낸 도면.
도 13은 메모리 셀 Cij의 동작을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 워드선 디코더
3 : 비트선 디코더
5 : 감지 증폭기
7 : 디코더
10 : I-V 변환기
181: 인버터
본 발명의 상술한 것 및 다른 목적, 특징 및 이점들은 첨부되는 도면과 함께이하의 발명의 상세한 설명을 참조하여 또한 명백해질 것이다.
(제1 실시예)
본 발명에 따른 반도체 메모리 장치의 제1 실시예는 MRAM이다. 도 1에 도시된 바와 같이, MRAM은 메모리 셀 어레이(1)를 포함한다. 도 2에 도시된 바와 같이, 메모리 셀 어레이(1)에는 워드선 W1∼Wm과 비트선 B1∼Bn이 연장되어 설치된다. 워드선 W1∼Wm과 비트선 B1∼Bn이 서로 교차하는 각각의 교점에 하나의 메모리 셀이 설치되고, 메모리 셀 Cij는 워드선 Wi와 비트선 Bj가 교차하는 교점에 설치된다. 메모리 셀 Cij의 구조는, 종래의 기술의 기재에 있어서 도 12를 참조하여 설명된 바와 동일하므로, 그 상세한 설명은 생략하기로 한다.
메모리 셀 어레이(1)에는 기준 셀 R1∼Rm이 더 설치된다. 기준 셀 R1∼Rm은 비트선 B1에 인접하게 제공된 기준 비트선 Br에 접속되어 있으며, 메모리 셀 어레이(1) 내로 확장된다. 기준 셀 R1∼Rm중의 기준 셀 Ri는, 워드선 Wi와 기준 비트선 Br이 서로 교차하는 위치에 설치된다. 기준 셀 R1∼Rm각각에는 미리 소정의 데이터 "1"이 기입되어, 메모리 셀 C11∼Cmn에 기억된 데이터를 판별할 때에 참조된다.
도 1에 도시된 바와 같이, 메모리 셀 어레이(1)에는, 워드선 Wl∼Wm을 활성화하기 위한 워드선 디코더(2)가 접속된다. 워드선 디코더(2)에는 행 어드레스 X가주어진다. 워드선 디코더(2)는 워드선 W1∼Wm중에서 소정 행 어드레스 X에 대응하는 워드선을 활성화한다.
또한, 메모리 셀 어레이(1)에는 비트선 디코더(3), 비트선 선택기(4) 및 감지 증폭기(5)가 접속된다. 비트선 디코더(3)에는 열 어드레스 Y가 주어진다. 비트선 디코더(3)는 비트선 선택기(4)를 활성화하여, 비트선 B1∼Bn중에서 열 어드레스 Y에 대응하는 비트선을 감지 증폭기(5)에 접속시킨다.
감지 증폭기(5)는 기준 비트선 Br과 비트선 B1∼Bn중의 인접하는 2개의 비트선을 통해 흐르는 전류를 비교하여, 비교 결과를 나타내는 n개의 비교 결과 비트 Q1∼Qn을 출력한다. 워드선 W1∼Wm중의 워드선 Wi가활성화되면, 기준 셀 Ri을 통해 기준 비트선 Br에 전류가 흘러, 메모리 셀 Ci1∼Cin을 통해 대응하는 비트선 B1∼Bn각각으로 전류가 흐른다. 감지 증폭기(5)는 기준 비트선 Br과 비트선 B1각각을 통해 흐르는 전류를 서로 비교하여, 비교 결과를 나타내는 비교 결과 비트 Q1을 출력한다. 다음으로, 감지 증폭기(5)는 기준 비트선 B1과 비트선 B2를 통해 각각 흐르는 전류를 서로 비교하여, 비교 결과를 나타내는 비교 결과 비트 Q2를 출력한다. 마찬가지로, 감지 증폭기(5)는 기준 비트선 B(k-1)(k는 2 이상 및 n 이하의 정수를 나타냄)와 비트선 Bk를 통해 각각 흐르는 전류를 서로 비교하여, 비교 결과를 나타내는 비교 결과 비트 Qk를 출력한다.
비교 결과 비트 Q1∼Qn은 메모리 셀 C11∼Cmn중 활성화된 워드선 Wi에 접속된 메모리 셀 Ci1∼Cin에 기억된 데이터에 일대일로 대응하지만, 메모리 셀 Ci1∼Cin에 기억된 데이터 그 자체와는 일치하지 않는다. 비교 결과 비트 Q1∼Qn에 기초하여 메모리 셀 C11∼Cmn에 기억된 데이터를 재생하기 위해서, 제1 레지스터(6), 디코더(7) 및 제2 레지스터(8)가 제공된다.
제1 레지스터(6)는 감지 증폭기(5)로부터 비교 결과 비트 Q1∼Qn을 수취하여 기억한다. 제1 레지스터(6)는 디코더(7)에 접속된다.
디코더(7)는 제1 레지스터(6)에 기억된 비교 결과 비트 Q1∼Qn을 디코드하여, 메모리 셀 Ci1∼Cin에 기억된 데이터 D1∼Dn을 재생하고, 데이터 D1∼Dn을 제2 레지스터(8)로 출력한다.
제2 레지스터(8)는 디코더(7)로부터 데이터 D1∼Dn을 수취하여 기억한다. 제2 레지스터(8)는 메모리 셀 Ci1∼Cin에 기억된 데이터 D1∼Dn을 외부로 출력한다.
도 3은 감지 증폭기(5), 제1 레지스터(6), 디코더(7) 및 제2 레지스터(8)를 도시하는 상세 도면이다. 감지 증폭기(5)는 I-V 변환기(10), I-V 변환기(111∼11n), I-V 변환기(121∼12n), I-V 변환기(13), 버퍼(14) 및 exclusiveNOR(EX-NOR) 회로(151∼15n)를 포함한다. I-V 변환기(10), I-V 변환기(111∼11n), I-V 변환기(121∼12n) 및 I-V 변환기(13) 각각은 동일한 회로 구성을 가지고, 실질적으로 동일한 입력-출력 특성을 나타내도록 설계된다.
I-V 변환기(10)의 입력과 I-V 변환기(111)의 입력은 기준 비트선 Br에 접속된다. 기준 셀 R1∼Rm각각을 통해 기준 비트선 Br에 흐르는 전류는 I-V 변환기(10) 및 I-V 변환기(111)에 균등하게 분배된다. I-V 변환기(10) 및 I-V 변환기(111) 각각은 기준 비트선 Br을 통해 대응하는 변환기에 흐르는 전류가 소정의 기준 전류보다 클 때 "1"을 출력하고, 기준 비트선 Br을 통해 대응하는 변환기에 흐르는 전류가 소정의 기준 전류보다 작을 때 "0"을 출력한다. 메모리 셀 어레이(1)는, 기준 셀 R1∼Rn에는 "1"이 기입되고, 기준 비트선 Br을 통해 I-V 변환기(10) 및 I-V 변환기(111) 각각에 흐르는 전류가 기준 전류보다 커지도록 설계된다. 따라서, I-V 변환기(10) 및 I-V 변환기(111)은 항상 "1"을 출력한다.
I-V 변환기(111∼11n및 121∼12n) 중의 I-V 변환기(12j및 11(j+1))(j는 1 이상 n-1 이하의 정수를 나타냄)의 입력은 비트선 Bj에 접속된다. 메모리 셀 Clj∼Cmj를 통해 비트선 Bj에 흐르는 전류는 I-V 변환기(11(j+1)및 12j)에 균등하게 분배된다. I-V 변환기(11(j+1)및 12j) 각각은 비트선 Bj를 통해 대응하는 변환기에 흐르는 전류가 소정의 기준 전류보다 클 때 "0"을 출력하고, 비트선 Bj를 통해 대응하는 변환기에 흐르는 전류가 소정의 기준 전류보다 작을 때 "1"을 출력한다.
I-V 변환기(12n)의 입력과 I-V 변환기(13)의 입력은 기준 비트선 Bn에 접속된다. 메모리 셀 C1n∼Cmn을 통해 비트선 Bn에 흐르는 전류는 I-V 변환기(12n및 13)에 균등하게 전달된다. I-V 변환기(12n및 13)는, 비트선 Bn을 통해 대응하는 변환기에 흐르는 전류가 소정의 기준 전류보다 클 때 "0"를 출력하고, 비트선 Bj를 통해 대응하는 변환기에 흐르는 전류가 소정의 기준 전류보다 작을 때 "1"을 출력한다.
I-V 변환기(10)의 출력은 버퍼(14)의 입력에 접속된다. 버퍼(14)는 I-V 변환기(10)로부터 수취한 값과 동일한 값을 기준 비트 QREF로서 제1 레지스터(6)에 출력한다. 이미 상술했던 바와 같이, I-V 변환기(10)는 항상 "1"을 출력하기 때문에, 기준 비트 QREF는 항상 "1"이다.
I-V 변환기(111∼11n및 121∼12n) 중 I-V 변환기(11j및 12j)의 출력은, EX-NOR 회로(15j)의 입력에 접속된다. EX-NOR 회로(15j)에서, I-V 변환기(11j)의 출력과 I-V 변환기(12j)의 출력은 exc1usive NOR되어 비교 결과 비트 Qj로서 출력된 것이다.
I-V 변환기(13)는 비트선 Bn의 전기적 특성과 다른 비트선 B1∼B(n-1)의 전기적 특성의 균일성을 유지하기 위해 제공되고, I-V 변환기(13)의 출력은 어디에도접속되지 않는다.
워드선 Wi가 활성화되었을 때, 상술한 구성의 감지 증폭기(5)는 메모리 셀 C11∼Cm1중의 메모리 셀 Ci1로부터 비트선 B1에 출력된 데이터가 기준 셀 Ri에 기억된 데이터에 일치하면, 비교 결과 비트 Q1으로써 "1"을 출력하고, 비트선 B1에 출력된 데이터가 기준 셀 Ri에 기억된 데이터에 일치하지 않으면, 비교 결과 비트 Q1으로써 "1"을 출력한다.
또한, j를 2 이상 및 n 이하의 정수를 나타내는 것으로 가정하면, 감지 증폭기(5)는 메모리 셀 Ci(j-1)로부터의 비트선 B(j-1)에 출력된 데이터가, 메모리 셀 Cij로부터 비트선 Bj에 출력된 데이터와 일치하면. 비교 결과 비트 Qj로써 "1"을 출력하고, 비트선 B(j-1)에 출력된 데이터가 비트선 Bj에 출력된 데이터와 일치하지 않으면, 비교 결과 비트 Qj로써 "0"을 출력한다.
제1 레지스터(6)는 감지 증폭기(5)로부터 기준 비트 QREF와 비교 결과 비트 Q1∼Qn을 수취하여 기억한다.
기준 비트 QREF와 비교 결과 비트 Q1∼Qn에 기초하여, 메모리 셀 Ci1∼Cin에 기억된 데이터 D1∼Dn을 재생하도록 제공되는 디코더(7)는, 데이터 재생기(161∼16n)를 포함한다. 데이터 재생기(161)는 버퍼(171), 인버터(181, 191) 및 출력 노드(201)를포함한다. 마찬가지로, i가 2 이상 및 n 이하의 정수를 나타내는 것으로 가정하면, 데이터 재생기(16i)는 버퍼(17i), 인버터(18i, 19i) 및 출력 노드(20i)를 포함한다.
데이터 재생기(161)는 기준 비트 QREF와 비교 결과 비트 Q1에 기초하여, 메모리 셀 Ci1에 기억된 데이터 D1를 재생한다.
보다 상세하게는, 데이터 재생기(161)에 포함된 버퍼(171)의 입력 단자에는 기준 비트 QREF가 입력되고, 버퍼(171)의 인에이블 단자에는 비교 결과 비트 Q1가 입력된다. 버퍼(171)는 비교 결과 비트 Q1이 "1"일 때 활성화되어, 기준 비트 QREF와 동일한 값, 즉 "1"을 출력한다. 버퍼(171)가 활성화되지 않은 경우, 버퍼(171)의 출력은 하이 임피던스 상태가 된다.
기준 비트 QREF는 인버터(181)의 입력 단자에 입력되고, 인버터(191)를 통해 비교 결과 비트 Q1의 반전값이 인버터(181)의 인에이블 단자에 입력된다. 인버터(181)는 비교 결과 비트 Q1이 "0"일 때 활성화되어, 기준 비트 QREF의 반전 값, 즉 "0"을 출력한다. 인버터(181)가 활성화되지 않은 경우, 인버터(181)의 출력은 하이 임피던스 상태가 된다.
버퍼(171)와 인버터(181)의 출력은 출력 노드(201)에 접속된다. 출력노드(201)는 제2 레지스터(8)에 접속된다. 출력 노드(201)는 데이터 재생기(161)에 의해 재생되고 메모리 셀 Ci1에 기억된 데이터 D1을 출력한다.
비교 결과 비트 Q1에 응답하여, 상술한 구성을 갖는 데이터 재생기(16l)는, 메모리 셀 Ci1에 기억된 데이터와 기준 비트 QREF가 서로 일치하면, 기준 비트 QREF의 값과 동일한 값(즉, "1")을 출력, 즉 비교 결과 비트 Q1이 "1"이다. 또한, 데이터 재생기(16l)는, 메모리 셀 Ci1에 기억된 데이터와 기준 비트 QREF가 일치하지 않으면, 기준 비트 QREF의 값과 다른 값(즉, "0")을 출력, 즉 비교 결과 비트 Q1이 "0"이다. 이미 상술했던 바와 같이, 비교 결과 비트 Q1은, 메모리 셀 Ci1에 기억된 데이터와 기준 비트 QREF가 일치하면, "1"이 되고, 일치하지 않으면, "O"이 되기 때문에, 이러한 데이터 재생기(161)의 동작에 의해 메모리 셀 Ci1에 기억된 데이터 D1가 재생된다.
데이터 재생기(162)는, 데이터 재생기(161)에 의해 재생된 데이터 D1과 비교 결과 비트 Q2에 기초하여, 메모리 셀 Ci2에 기억된 데이터 D2를 재생한다. 마찬가지로, j가 2 이상 및 n 이하의 정수를 나타낸다고 가정하면, 데이터 재생기(16j)는 데이터 재생기(16(j-1))에 의해 재생된 데이터 D(j-1)와 비교 결과 비트 Qj에 기초하여, 메모리 셀 Cij에 기억된 데이터 Dj를 재생한다.
보다 상세하게는, 데이터 재생기(16j)에 포함된 버퍼(17j)의 입력 단자에는, 데이터 재생기(16(j-1))에 의해 재생된 데이터 D(j-1)가 입력되고, 버퍼(17j)의 인에이블 단자에는 비교 결과 비트 Qj가 입력된다. 버퍼(17j)는 비교 결과 비트 Qj가 "1"일 때 활성화되어, 데이터 재생기(16(j-1))에 의해 재생된 데이터 D(j-1)의 값과 동일한 값을 출력한다. 버퍼(17j)가 활성화되지 않은 경우, 버퍼(17j)의 출력은 하이 임피던스 상태가 된다.
데이터 재생기(16(j-1))에 의해 재생된 데이터 D(j-1)는 인버터(18j)의 입력 단자에 입력되고, 비교 결과 비트 Qj의 반전값은 인버터(19j)를 통해 인버터(18j)의 인에이블 단자에 입력된다. 인버터(18j)는 비교 결과 비트 Qj가 "0"일 때 활성화되어, 데이터 D(j-1)의 반전값을 출력한다. 인버터(18j)가 활성화되지 않은 경우, 인버터(18j)의 출력은 하이 임피던스 상태가 된다.
버퍼(17j)와 인버터(l8j)의 출력은 출력 노드(20j)에 접속된다. 출력 노드(20j)는 제2 버퍼(8)에 접속된다. 출력 노드(20j)는 데이터 재생기(16j)에 의해 재생되고 메모리 셀 Cij에 기억된 데이터 Dj를 출력한다.
비교 결과 비트 Qj에 응답하여, 상술한 구성의 데이터 재생기(16j)는, 메모리 셀 Ci(j-1)에 기억된 데이터와 메모리 셀 Cij에 기억된 데이터가 일치하면, 메모리 셀Ci(j-1)에 기억된 데이터의 값과 동일한 값(즉, "1")을 출력, 즉 비교 결과 비트 Q1이 "1"이다. 또한, 데이터 재생기(16j)는 메모리 셀 Ci(j-1)에 기억된 데이터와 메모리 셀 Cij에 기억된 데이터가 서로 일치하지 않으면, 메모리 셀 Ci(j-1)에 기억된 데이터의 반전값을 출력, 즉 비교 결과 비트 Qj가 "0"이다. 이미 상술했던 바와 같이, 메모리 셀 Ci(j-1)에 기억된 데이터와 메모리 셀 Cij에 기억된 데이터가 일치하면, 비교 결과 비트 Qj는 "1"이 되고, 일치하지 않으면, "O"이 되도록 데이터 재생기(161)가 동작하기 때문에, 메모리 셀 Cij에 기억된 데이터 Dj는 데이터 재생기(16j)의 이러한 동작에 의해 재생된다. 데이터 재생기(161∼16n)에 의해 각각 재생된 데이터 D1∼Dn은 제2 레지스터(8)를 통해 외부로 출력된다.
계속해서, 본 실시예의 반도체 메모리 장치의 판독 동작을 설명한다.
워드선 W1∼Wm중, 행 어드레스 X에 의해 지정된 워드선 Wi가 워드선 디코더(2)에 의해 활성화된다. 판독 동작은 워드선 Wi에 접속된 메모리 셀 Ci1∼Cin에 대해 수행된다.
우선, 워드선 Wi에 접속된 기준 셀 Ri를 참조하여, 기준 셀 Ri에 인접하는 메모리 셀 Ci1에 대한 판독 동작이 행해진다.
보다 상세하게는, 기준 셀 Ri에 접속된 기준 비트선 Br과 메모리 셀 Ci1에 접속된 비트선 B1이, 비트선 디코더(3)와 비트선 선택기(4)에 의해 활성화되고, 그 후 워드선 Wi와 기준 비트선 Br사이, 및 워드선 Wi와 비트선 B1사이에, 소정의 전위차가 인가된다. 전위차의 인가에 의해, 기준 셀 R1에 기억된 데이터(즉, 데이터 "1")에 대응하는 기준 전류 IREF가, 기준 셀 Ri를 통해 기준 비트선 Br에 흐르고, 또한 메모리 셀 Ci1에 기억된 데이터에 대응하는 데이터 전류 Ii1이 메모리 셀 Ci1을 통해 비트선 B1에 흐른다.
기준 셀 Ri에 기억된 데이터는, 기준 전류 IREF에 기초하여 감지 증폭기(5)에 포함된 I-V 변환기(10) 및 버퍼(14)에 의해 판별되고, 판별된 데이터를 나타내는 기준 비트 QREF가 출력된다. 이미 상술했던 바와 같이, 기준 셀 Ri에는, 데이터 "1"이 기억되어 있기 때문에, 기준 비트 QREF로서 "1"이 출력된다.
기준 전류 IREF와 데이터 전류 Ii1에 기초하여, 기준 셀 Ri에 기억된 데이터와 메모리 셀 Ci1에 기억된 데이터가 서로 일치하는지의 여부가, 감지 증폭기(5)의 I-V 변환기(111, 121) 및 EX-NOR 게이트(151)에 의해 판정된다. 기준 셀 Ri에 기억된 데이터와 메모리 셀 Ci1에 기억된 데이터가 서로 일치하면, 비교 결과 비트 Q1은 "1"로 설정된다. 기준 셀 Ri에 기억된 데이터와 메모리 셀 Ci1에 기억된 데이터가 서로 일치하지 않으면, 비교 결과 비트 Q1은 "0"으로 설정된다. 도 3에 도시된 예에서 나타난 바와 같이, 메모리 셀 Ci1에 기억된 데이터가 "O"일 때에는, 메모리 셀 Ci1에 기억된 데이터는 기준 셀 Ri에 기억된 데이터와 다르고, 따라서 비교 결과 비트 Q1은 "0"으로 설정된다. 비교 결과 비트 Q1은 제1 레지스터(6)로 출력된다.
또한, 메모리 셀 Ci1에 기억된 데이터 D1이 기준 비트 QREF와 비교 결과 비트 Q1에 기초하여, 데이터 재생기(161)에 의해 재생된 다음, 제2 레지스터(8)로 출력된다.
또한, 메모리 셀 Ci1을 참조하여, 메모리 셀 Ci1에 인접하는 메모리 셀 Ci2에 대하여 판독 동작이 수행된다.
보다 상세하게는, 메모리 셀 Ci1에 접속된 비트선 B1과 메모리 셀 Ci2에 접속된 비트선 B2는, 비트선 디코더(3)와 비트선 선택기(4)에 의해 활성화되고, 워드선 Wi와 비트선 B1사이, 및 워드선 Wi와 비트선 B2사이에 소정의 전위차가 인가된다. 전위차의 인가에 의해, 메모리 셀 Ci1에 기억된 데이터에 대응하는 데이터 전류 Ii1이 메모리 셀 Ci1을 통해 비트선 B1에 흐르고, 또한 메모리 셀 Ci2에 기억된 데이터에 대응하는 데이터 전류 Ii2가 메모리 셀 Ci2를 통해 비트선 B2에 흐른다.
데이터 전류 Ii1과 데이터 전류 Ii2에 기초하여, 메모리 셀 Ci1에 기억된 데이터와 메모리 셀 Ci2에 기억된 데이터가 서로 일치하는지의 여부는 감지 증폭기(5)의I-V 변환기(112, 122) 및 EX-NOR 게이트(152)에 의해 판정된다. 메모리 셀 Ci1에 기억된 데이터와 메모리 셀 Ci2에 기억된 데이터가 서로 일치하면, 비교 결과 비트 Q2는 "1"로 설정된다. 메모리 셀 Ci1에 기억된 데이터와 메모리 셀 Ci2에 기억된 데이터가 서로 일치하지 않으면, 비교 결과 비트 Q2는 "0"으로 설정된다. 도 3에 도시된 예에서 나타난 바와 같이, 메모리 셀 Ci1에 기억된 데이터는 "0"이고 메모리 셀 Ci2에 기억된 데이터가 "1"이면, 메모리 셀 Ci2에 기억된 데이터는 메모리 셀 Ci1에 기억된 데이터와 다르기 때문에, 비교 결과 비트 Q2는 "0"으로 설정된다. 비교 결과 비트 Q2는 제1 레지스터(6)로 출력된다.
또한, 데이터 재생기(161)에 의해 재생되고 메모리 셀 Ci1에 기억된 데이터 D1과 비교 결과 비트 Q2에 기초하여, 디코더(7)에 포함된 데이터 재생기(162)에 의해 메모리 셀 Ci2에 기억된 데이터 D2가 재생되어, 제2 레지스터(8)로 출력된다.
그 후, 상술한 동작을 반복하여, 메모리 셀 Ci(j-1)을 참조하여 메모리 셀 Cij에 대해 판독 동작이 수행되고, 메모리 셀 Ci1∼Cin에 기억된 데이터 D1∼Dn은 순차적 판독되어 제2 레지스터(8)에 기억된다. 제2 레지스터(8)에 기억된 데이터 D1∼Dn은 외부로 출력된다.
본 실시예에서는, 기준 셀 Ri를 흐르는 기준 전류 IREF를 참조하여, 메모리셀 어레이(1)에 포함되고 영역의 외측 주변회로에 배치되어 있는 메모리 셀 Ci1에 대해 판독 동작이 수행된다. 또한, 메모리 셀 Ci2는 그것에 인접하는 메모리 셀 Ci1을 흐르는 데이터 전류 Ii1을 참조하여 판독된다. 그 후, 메모리 셀 Cij에 인접한 메모리 셀 Ci(j-1)을 흐르는 데이터 전류 Ii(j-1)를 참조하여, 메모리 셀 Cij에 대해 동일한 동작이 수행된다.
상술한 바와 같이 동작하는 실시예의 반도체 메모리 장치에 의해 메모리 셀의 전기적 특성 변동으로 인한 영향이 억제되고, 메모리 셀에 기억된 데이터를 판별하는 동작에 있어서 안정성이 향상될 수 있다. 메모리 셀을 제조하는 공정에 있어서, 어느 정도의 메모리 셀의 특성 변동의 발생을 피할 수 없다. 그러나, 메모리 셀 어레이 전체적으로 봤을 때는 메모리 셀의 전기적 특성에는 변동이 발생하지만, 메모리 셀 어레이의 국소적인 일부 범위로 보았을 때, 일반적으로 메모리 셀의 전기적 특성의 변동은 비교적 작다. 즉, 서로 가까이 위치하는 2개의 메모리 셀들의 전기적 특성은 실질적으로 동일하다. 하나의 메모리 셀 및 상기 하나의 메모리 셀에 가까이 위치하는 다른 메모리 셀에 포커스할 경우, 이들 메모리 셀 간의 거리는 짧고 메모리 셀의 전기적 특성의 변화는 비교적 작다. 따라서, 메모리 셀 Ci1에 인접하는 기준 셀 Ri를 참조하여 메모리 셀 Ci1에 대해 판독 동작이 실행되고, 메모리 셀 Ci2에 인접하고 기준 셀 Ri보다 메모리 셀 Ci2에 더 가깝게 배치되는 메모리 셀 Cil를 참조하여 메모리 셀 Ci2에 대해 판독 동작이 실행되기 때문에, 데이터가 판독되는 메모리 셀과 판독 동작 동안 참조되는 메모리 셀(기준 셀) 사이의 거리는 보다 짧아짐으로써, 반도체 메모리 장치는 메모리 셀의 전기적 특성 변동으로 인한 영향을 억제하는 판독 동작을 실행할 수 있다.
도 3에 도시된 바와 같이, 본 실시예의 반도체 메모리 장치에서는, 기준 비트선 Br이 2개의 I-V 변환기(10, 111)에 접속되고 비트선 Bj가 2개의 I-V 변환기(12j, 11(j+1))에 접속되더라도(j는 1 이상이며 (n-1) 이하인 정수를 나타냄), 대신 기준 비트선 Br및 비트선 B1내지 Bn의 각각은 하나의 대응하는 I-V 변환기에 접속될 수 있다. 이 경우, 기준 비트선 Br은 I-V 변환기(10)에 접속되고 비트선 B1내지 Bn각각은 I-V 변환기(121내지 12n)에 접속된다. 기준 비트선 Br을 통해 대응하는 I-V 변환기로 흐르는 전류가 특정 기준 전류보다 클 경우, I-V 변환기(10)는 "1"을 버퍼(14)로 출력하고, 기준 비트선 Br을 통해 대응하는 I-V 변환기로 흐르는 전류가 특정 기준 전류보다 작을 경우, 버퍼(14)로 "0"을 출력한다. 유사하게는, 비트선 B1내지 Bn각각을 통해 I-V 변환기들 중 대응하는 것으로 흐르는 전류가 특정 기준 전류보다 클 경우, I-V 변환기(121내지 12n) 각각은 대응하는 EX-NOR 회로(151내지 15n)로 "1"을 출력하고, 비트선 B1내지 Bn의 각각을 통해 I-V 변환기들 중 대응하는 것으로 흐르는 전류가 특정 기준 전류보다 작을 경우, 대응하는 EX-NOR 회로(151내지 15n)로 "0"을 출력한다. 이 경우에도, 본 실시예의 반도체메모리 장치는 도 3에 도시된 실시예의 설명에서 이미 상술했던 바와 같은 동일한 동작을 실행한다.
또한, 도 5에 도시된 바와 같이, 본원 발명에 사용되는 감지 증폭기(5)는 I-V 변환기(10', 11'1내지 11'n, 12'1내지 12'n, 13'), 버퍼(14') 및 비교기(15'1내지 15'n)를 포함하도록 변형될 수 있다.
I-V 변환기(10', 11'1내지 11'n, 12'1내지 12'n, 13') 각각은 흐르는 전류량에 대응하는 전압을 출력한다. 보다 구체적으로, I-V 변환기(10', 11'1) 각각은 흐르는 전류량에 대응하는 전압을 출력한다. 유사하게, I-V 변환기(12'k, 11'(k+1))(k는 1 이상이고 (n-1) 이하인 정수를 나타냄) 각각은 비트선 Bj를 통해 흐르는 전류량에 대응하는 전압을 출력하고 I-V 변환기(12'n, 13') 각각은 비트선 Bn을 통해 흐르는 전류량에 대응하는 전압을 출력한다. I-V 변환기(10', 11'1내지 11'n, 12'1내지 12'n, 13') 각각은 흐르는 전류량에 비례하여 보다 높은 전압을 출력한다.
I-V 변환기(10')로부터 출력되는 전압이 특정 기준 전압보다 클 경우, 버퍼(14')는 I-V 변환기(10')에 접속되고 "1"을 출력하며, 출력되는 전압이 특정 기준 전압보다 낮을 경우 "0"을 출력한다. 버퍼(14')로부터 출력되는 값은 기준 비트 QREF로서 제1 레지스터(6)에 기억된다.
비교기(15'1내지 15'n) 중 비교기(15'1)는 기준 셀 Ri에 미리 기억된 데이터와 메모리 셀 Ci1에 기억된 데이터가 서로 일치하는지의 여부를 I-V 변환기(11'1) 및 I-V 변환기(12'1)로부터 각각 출력된 전압에 기초하여 판정한다. 비교기(15'1)가 기준 셀 Ri에 미리 기억된 데이터와 메모리 셀 Ci1에 기억된 데이터가 서로 일치한다고 판정할 경우, 비교기(15'1)는 비교 결과 비트 Q1을 "1"로 하여 제1 레지스터(6)로 동일한 값을 출력하며, 비교기(15'1)가 상술한 2개의 데이터가 서로 일치하지 않는다고 판정된 경우, 비교기(15'1)는 비교 결과 비트 Q1을 "0"으로 하여 제1 레지스터(6)로 동일한 값을 출력한다.
유사하게는, 비교기(15'1내지 15'n)중 비교기(15'j)(j는 2 이상이고 n 이하인 정수임)는 메모리 셀 Ci(j-1)에 기억된 데이터와 메모리 셀 Cij에 기억된 데이터가 서로 일치하는지의 여부를 I-V 변환기(11'j) 및 I-V 변환기(12'j)로 부터 각각 출력된 전압에 기초하여 판정한다. 비교기(15'j)가 메모리 셀 Ci(j-1)에 기억된 데이터와 메모리 셀 Cij에 기억된 데이터가 서로 일치한다고 판정할 경우, 비교기(15'j)는 비교 결과 비트 Qj을 "1"로 하여 제1 레지스터(6)로 동일한 값을 출력하며, 비교기(15'j)가 상술한 2개의 데이터가 서로 일치하지 않는다고 판정할 경우, 비교기(15'j)는 비교 결과 비트 Qj를 "0"으로 하여 제1 레지스터(6)로 동일한 값을 출력한다.
감지 증폭기(5)가 상술한 바와 같이 구성되는 경우에도, 본 실시예의 반도체 메모리 장치는 도 3에 도시된 실시예의 상세한 설명에 앞서 설명된 것과 유사한 동작을 실행한다. 기준 전류 IREF및 데이터 전류 Ii1에 기초하여 기준 셀 Ri에 기억된 데이터와 메모리 셀 Ci1에 기억된 데이터가 서로 일치하는지의 여부를 나타내는 비교 결과 비트 Q1이 생성된 후, 기준 셀 Ri에 기억된 기준 데이터 DREF및 비교 결과 비트 Qi에 기초하여 메모리 셀 Ci1에 기억된 데이터 Di1이 판별된다. 유사하게, 데이터 전류 Ii(j-1)및 데이터 전류 Iij에 기초하여 메모리 셀 Ci(j-1)에 기억된 데이터와 메모리 셀 Cij에 기억된 데이터가 서로 일치하는지의 여부를 나타내는 비교 결과 비트 Qj가 생성된 후, 메모리 셀 Ci(j-1)에 기억된데이터 Di(j-1)및 비교 결과 비트 Qj에 기초하여 메모리 셀 Cij에 기억된 데이터 Dij가 판별된다.
또한, 기준 셀 R1내지 Rm에 기억된 데이터가 고정될 경우, 상술한 버퍼(14, 14')는 본 실시예의 반도체 메모리 장치에 제공될 필요가 없다. 기준 셀 R1내지 Rm에 "1"이 기억될 경우 기준 비트 QREF는 "1"로 고정되고, "0"이 기준 셀 R1내지 Rm에 기억될 경우 기준 비트 QREF는 "0"에 고정된다.
또한, 상술한 바와 같이, 본 실시예의 반도체 메모리 장치의 기준 셀 R1내지 Rm에 데이터 "1"이 미리 기억되더라도, 데이터 "1" 및 데이터 "0"으로부터 선택적으로 선택된 것이 기준 셀 R1내지 Rm의 각각에 미리 기억되게끔 허용하는 구성이 본 실시예에 적용될 수 있다. 이 경우, 도 6에 도시된 바와 같이, EX-NOR 회로(21)가 디코더(7)에 부가된다. 기준 셀 R1내지 Rm에 기억된 데이터를 나타내는 QREF및 비교 결과 비트 Q1은 EX-NOR 회로(21)에 입력된다. EX-NOR 회로(21)의 출력이 "1"인 경우 버퍼(171)는 활성화되고, EX-NOR 회로(21)의 출력이 "0"인 경우 버퍼(171)의 출력은 하이 임피던스 상태가 된다. EX-NOR 회로(21)의 출력이 "0"인 경우 인버터(181)는 활성화되고, EX-NOR 회로(21)의 출력이 "1"인 경우 인버터(181)의 출력은 하이 임피던스 상태가 된다.
또한, 본 실시예의 반도체 메모리 장치는 도 12에 도시된 TMR 효과를 사용하는 전류를 감지함으로써 데이터가 판독되는 메모리 셀을 사용하고 있지만, 대신 본원 특유의 반도체 메모리 장치는 전류를 감지함으로써 판독 동작이 실행되는 메모리 셀의 다른 유형을 사용할 수 있다. 예를 들면, 본원 특유의 반도체 메모리 장치는 도 12에 도시된 상술한 메모리 셀 대신에 EEPROM에 사용되는 메모리 셀을 사용할 수 있다. 즉, MOS 트랜지스터는 그 내부에 형성되는 부유 게이트를 포함하고 소스와 드레인 사이에 흐르는 전류가 부유 게이트 내에 축적된 전하량에 따라 변화하고 그들 사이에 흐르는 전류량의 차이가 검출되도록 판독 동작이 메모리 셀에서 실행된다.
(제2 실시예)
도 7은 본 발명에 따라 구성된 제2 실시예의 반도체 메모리 장치를 나타낸다. 제2 실시예의 반도체 메모리 장치는 메모리 셀 어레이(1')를 사용하는 FRAM이다. FRAM 메모리 셀은 강유전체 캐패시터 트랜지스터를 포함한다. 제1 실시예의 메모리 셀 어레이(1)가 메모리 셀의 관련된 층들의 자발 자화의 방향에 따라 데이터 "0" 또는 데이터 "1"을 기억하는 메모리 셀을 포함하는 메모리 셀 C11내지 Cmn을 사용하더라도, 대신 제2 실시예의 메모리 셀 어레이(1')는 FRAM 메모리 셀을 포함하는 메모리 셀 C11내지 Cmn을 사용한다. 유사하게, 제2 실시예의 메모리 셀 어레이(1')는 메모리 셀 C11내지 Cmn의 각각과 동일한 구조를 갖도록 구성되는 기준 셀을 포함하는 기준 메모리 셀 R1내지 Rm을 사용한다. 내부에 메모리 셀을 사용하는 메모리 셀 어레이(1')에서, 데이터 판독 동작은 비트선 B1내지 Bn에 존재하고 메모리 셀이 비트선 B1내지 Bn중 대응하는 것에 접속될 경우 발생하는 전위에 기초하여 실행된다. 메모리 셀의 이러한 구성은 제2 실시예에서는, 제1 실시예에 사용되는 감지 증폭기(5) 대신 비트선 B1내지 Bn의 각각에 존재하는 전위를 검출하기 위해 감지 증폭기(5')를 사용하도록 요구한다.
제2 실시예의 반도체 메모리 장치는 메모리 셀 어레이(1') 및 감지 증폭기(5')를 제외하면 제1 실시예의 반도체 메모리 장치의 구성과 동일한 구성을 가지므로, 대응하는 부분 및 구성 요소들에 대한 상세한 설명은 생략하기로 한다.
도 8은 감지 증폭기(5')의 구성을 나타낸다. 감지 증폭기(5')는 버퍼(22), 비교기(231내지 23n) 및 비교기(24)를 포함한다. 버퍼(22)의 입력은 기준 비트선 Br에 접속된다. 버퍼(22)는 기준 비트선 Br에 존재하는 전위에 기초하여 기준 비트 QREF를 출력한다. 기준 비트선 Br에 존재하는 전위가 특정 기준 전위보다 높을 경우, 버퍼(22)는 기준 비트 QREF를 "1"로 하여 그 값을 제1 레지스터(6)에 출력하고 기준 비트선 Br에 존재하는 전위가 특정 기준 전위보다 낮을 경우 버퍼(22)는 기준 비트 QREF를 "0"으로 하여 그 값을 제1 레지스터(6)로 출력한다.
기준 비트선 Br은 비교기(231)의 제1 입력으로 접속되고, 비트선 B1은 그 제2 입력으로 접속된다. 워드선 Wi이 활성화될 경우, 비교기(231)는 기준 셀 Ri에 미리 기억된 데이터와 메모리 셀 Ci1에 기억된 데이터가 서로 일치하는지의 여부를 기준 비트선 Br의 전위와 비트선 B1의 전위에 기초하여 판정한 후, 비교 결과 비트 Q1를 출력한다. 비교기(231)가 기준 셀 Ri에 미리 기억된 데이터와 메모리 셀 Ci1에 기억된 데이터가 서로 일치한다고 판정된 경우, 비교기(231)는 비교 결과 비트 Q1를 "1"로 하여 그 값을 제1 레지스터(6)로 출력하며, 비교기(231)가 대응하는 2개의 데이터가 서로 일치하지 않는다고 판정된 경우, 비교기(231)는 비교 결과 비트 Q1를 "0"으로 하여 그 값을 제1 레지스터(6)로 출력한다.
유사하게는, 비교기(232내지 23n)에 있어서(j는 2 이상이고 n 이하인 정수임), 비트선 B(j-1)은 비교기(23j)의 제1 입력에 접속되고 비트선 Bj은 그의 제2 입력에 접속된다. 워드선 Wi가 활성화될 경우, 비교기(23j)는 메모리 셀 Ci(j-1)에 기억된 데이터와 메모리 셀 Cij에 기억된 데이터가 서로 일치하는지의 여부를 비트선 B(j-1)의 전위 및 비트선 Bj의 전위에 기초하여 판정한 후, 비교 결과 비트 Qj를 출력한다. 비교기(23j)가 메모리 셀 Ci(j-1)에 기억된 데이터와 메모리 셀 Cij에 기억된 데이터가 서로 일치한다고 판정하는 경우, 비교기(23j)는 비교 결과 비트 Qj를 "1"로 하여 그 값을 제1 레지스터(6)로 출력하며, 비교기(23j)가 대응하는 2개의 데이터가 서로 일치하지 않는다고 판정하는 경우, 비교기(23j)는 비교 결과 비트 Qj를 "0"으로 하여 그 값을 제1 레지스터(6)로 출력한다.
기준 비트 QREF및 비교 결과 비트 Qi내지 Qn는 제1 레지스터(6)로 출력된 후, 그 내부에 기억된다. 제1 실시예의 경우와 같이, 제1 레지스터(6)에 접속된 디코더(7)는 기준 비트 QREF및 비교 결과 비트 Q1내지 Qn에 기초하여 메모리 셀 Ci1내지 Cin에 기억된 데이터 D1내지 Dn을 재생하고 동일한 것을 제2 레지스터(8)로 출력한다. 제2 레지스터(8)는 그 내부에 데이터 D1내지 Dn를 기억하고 동일한 것을 외부로 출력한다.
다음으로, 제2 실시예의 반도체 메모리 장치가 판독 동작을 실행하는 방법이 설명될 것이다. 다음의 상세한 설명에서, 판독 동작은 워드선 W1내지 Wn중 워드선 Wi에 접속되는 메모리 셀 Ci1내지 Cin에 대해 실행된다고 가정한다.
먼저, 기준 셀 R1내지 Rm에 특정 데이터가 기입된다. 다음의 상세한 설명에서, 기준 셀 R1내지 Rm에 "1"이 기입된다고 가정한다. 기준 셀 R1내지 Rm에 포함되는 캐패시터의 각각에 데이터 "1"에 대응하는 전하량이 축적된다. 데이터 "1"에 대응하는 전하들은 기준 셀 R1내지 Rm의 각각에 포함되는 캐패시터 내에 축적된다.
또한, 기준 비트선 Br및 비트선 B1내지 Bn은 전원 Vcc의 1/2 전압 레벨까지 프리차지된다.
또한, 워드선 Wi는 워드선 디코더(2)에 의해 활성화되고 메모리 셀 Ci1내지 Cin에 대해 실행되는 데이터 판독 동작이 시작한다.
기준 셀 Ri에 인접한 메모리 셀 Ci1에 대해 기준 셀 Ri를 참조하여 판독 동작이 실행된다. 워드선 Wi가 활성화될 경우, 기준 셀 Ri과 기준 비트선 Bi사이의 전하 이동이 실행되고 기준 비트선 Bi는 기준 셀 Ri에 기억되는 데이터 "1"에 대응하는 전압 레벨 VREF로 될 것이다. 또한, 메모리 셀 Ci1과 비트선 B1사이의 전하 이동이 실행되고 비트선 B1은 메모리 셀 Ci1에 기억되는 데이터에 대응하는 전압 레벨 V1이 될 것이다.
기준 셀 Ri에 기억되는 데이터는 기준 비트선 Bi의 전위 VREF에 기초하여 버퍼(22)에 의해 판별되고 버퍼(22)가 결정하는 결과가 존재하는지에 따라 기준 비트 QREF가 설정된다. 이미 상술했던 바와 같이, 데이터 "1"은 기준 셀 Ri에 기억되기 때문에, 기준 비트 QREF는 "1"로 설정된다.
또한, 감지 증폭기(5')의 비교기(231)는, 기준 셀 Ri에 기억되는 데이터와 메모리 셀 Ci1에 기억되는 데이터가 서로 일치하는지의 여부를 기준 비트선 Bi의 전위 VREF와 비트선 B1의 전위에 기초하여 판정한다. 기준 셀 Ri에 기억되는 데이터와 메모리 셀 Ci1에 기억되는 데이터가 서로 일치할 경우, 비교 결과 비트 Q1은 "1"로 설정된다. 기준 셀 Ri에 기억되는 데이터와 메모리 셀 Ci1에 기억되는 데이터가 서로 일치하지 않으면, 비교 결과 비트 Q1은 "0"으로 설정된다. 비교 결과 비트 Q1은 제1 레지스트(6)로 출력된다.
또한, 메모리 셀 Ci1내에 기억되는 데이터 D1은 기준 비트 QREF와 비교 결과 비트 Q1에 기초하여 데이터 재생기(161)에 의해 재생된 후, 제2 레지스터(6)로 출력된다.
또한, 메모리 셀 Ci1에 인접한 메모리 셀 Ci2에 대해 메모리 셀 Ci1을 참조하여 판독 동작이 실행된다.
이미 상술했던 바와 같이, 워드선 Wi이 활성화될 경우, 메모리 셀 Ci1v와 비트선 B1사이의 전하 이동이 실행되고 비트선 B1은 메모리 셀 Ci1에 기억되는 데이터에 대응하는 전압 레벨 V1으로 될 것이다. 또한, 이 경우, 메모리 셀 Ci2와 비트선 B2사이의 전하 이동이 실행되고 비트선 B2는 메모리 셀 Ci2에 기억되는 데이터에 대응하는 전압 레벨 V2로 될 것이다.
비교기(232)는, 메모리 셀 Ci1에 기억되는 데이터와 메모리 셀 Ci2에 기억되는 데이터가 서로 일치하는지의 여부를 비트선 B1의 전위 V1와 비트선 B2의 전위 V2에 기초하여 판정한다. 메모리 셀 Ci1에 기억되는 데이터와 메모리 셀 Ci2에 기억되는 데이터가 서로 일치할 경우, 비교 결과 비트 Q2은 "1"로 설정된다. 메모리 셀 Ci1에 기억되는 데이터와 메모리 셀 Ci2에 기억되는 데이터가 서로 일치하지 않으면, 비교 결과 비트 Q2은 "0"으로 설정된다. 비교 결과 비트 Q2은 제1 레지스트(6)로 출력된다.
또한, 메모리 셀 Ci2에 기억되는 데이터 D2는 데이터 재생기(161)에 의해 재생되는 데이터 D1에 기초하여, 디코더(7)에 포함되는 데이터 재생기(162)에 의해 재생되고 메모리 셀 Ci1에 기억된 후, 비교 결과 비트 Q2가 제2 레지스터(8)로 출력된다.
그 후, 상술한 동작들이 반복되면, 메모리 셀 Ci(j-1)을 참조하여 메모리 셀 Cij에 판독 동작이 실행되고 메모리 셀 Ci1내지 Cin에 기억되는 데이터 D1내지 Dn이 순차적으로 판독된 후, 제2 레지스터(8)에 기억된다. 제2 레지스터(8)에 기억되는 데이터 D1내지 Dn은 외부로 출력된다.
실시예에서, 메모리 셀 어레이(1) 내에 포함되고 영역의 최외각 주변에 위치하여, 그 내부에 데이터가 기억될, 메모리 셀 Ci1에 대해 기준 셀 Ri를 참조하여 판독 동작이 실행된다. 또한, 판독 동작은 메모리 셀 Ci2에 대해 그에 인접한 메모리 셀 Ci1을 참조하여 실행된다. 그 후, 메모리 셀 Cij에 대해 그에 인접한 메모리 셀 Ci(j-1)을 참조하여 같은 동작이 실행된다. 상술한 바와 같이 동작하도록 구성되는 본 실시예의 반도체 메모리 장치는 메모리 셀의 전기적 특성 변화의 영향을 억제할 수 있고 데이터를 판별하기 위한 동작의 안정성을 개선시킬 수 있다.
(제3 실시예)
제1 실시예의 반도체 메모리 장치가, 워드선 W1내지 Wm에 각각 대응하도록 내부에 구비되는 기준 셀 R1내지 Rm을 가지더라도, 제3 실시예의 반도체 메모리 장치는, 메모리 셀 어레이(1)에 대응하도록 내부에 구비되는 하나의 기준 셀 Ref을 가진다. 이후부터, 내부에 구비되는 하나의 기준 셀 Ref를 가지는 메모리 셀어레이(1)는 메모리 셀 어레이(1")로 나타낼 것이다. 메모리 셀 어레이의 상술한 구성을 제외하면 제3 실시예의 반도체 메모리 장치의 구성은 제1 실시예의 반도체 메모리 장치의 구성과 동일하다.
도 10은 메모리 셀 어레이(1")를 나타낸다. 제1 실시예의 메모리 셀 어레이(1)의 설명에서 이미 상술했던 바와 같이, 워드선 W1내지 Wm및 비트선 B1내지 Bn들이 메모리 셀 어레이(1") 내로 확장되어 구비되고 워드선 Wi및 비트선 Bj가 서로 교차하는 교차점에 메모리 셀 Cij가 구비되도록 메모리 셀 어레이(1")가 구성된다. 메모리 셀 Cij의 구조는 종래 기술에 대한 설명인 도 12를 참조하여 설명되는 것과 동일하다.
또한, 기준 워드선 Wr및 기준 비트선 Br각각은 메모리 셀 어레이(1") 내로 확장되어 포함되고 기준 셀 Ref는 기준 워드선 Wr과 기준 비트선 Br이 서로 교차하는 교차점에 제공된다. 기준 셀 Ref은 기준 워드선 Wr과 기준 비트선 Br에 접속된다. 기준 셀 Ref은 메모리 셀 Cij와 동일한 구조를 가진다.
다음으로, 제3 실시예의 반도체 메모리 장치가 판독 동작을 실행하는 방법이 설명될 것이다. 다음의 설명에서, 데이터 "1"이 기준 셀 Ref에 기입된다고 가정한다.
워드선 W1내지 Wm에 포함되고 행 어드레스 X에 의해 특정되는 워드선 Wi는워드선 디코더(2)에 의해 활성화된다. 워드선 Wi에 접속되는 메모리 셀 Ci1내지 Cin에 대해 판독 동작이 실행된다. 또한, 기준 워드선 Wr은 워드선 디코더(2)에 의해 활성화된다. 기준 워드선 Wr은 워드선 W1내지 Wm중 어느 하나가 선택되던지에 상관없이 항상 활성화되고 메모리 셀 어레이의 최외각 주변에 위치하는 메모리 셀 Ci1내지 Cm1중 어느 하나에 대해 판독 동작이 실행되는 경우 기준 셀 Ref가 항상 참조된다.
먼저, 기준 셀 Ref를 참조하여, 워드선 Wi에 접속되는 메모리 셀 Ci1에 대해 판독 동작이 실행된다.
보다 구체적으로, 기준 셀 Ref에 접속되는 기준 비트선 Br및 메모리 셀 Ci1에 접속되는 비트선 B1은 비트선 디코더(3) 및 비트선 선택기(4)에 의해 활성화된 후, 워드선 Wi와 기준 비트선 Br사이 및 워드선 Wi와 비트선 Bi사이에 특정 전위 차가 인가된다. 전위차를 인가함으로써, 기준 셀 R1에 기억되는 데이터(즉, 데이터 "1")에 대응하는 기준 전류 IREF가 기준 셀 Ref를 통해 기준 비트선 Br로 흐르고, 또한 메모리 셀 Ci1에 기억되는 데이터에 대응하는 데이터 전류 Ii1이 메모리 셀 Ci1를 통해 비트선 B1으로 흐른다.
기준 셀 Ref에 기억되는 데이터는, 감지 증폭기(5) 내에 포함되는 I-V변환기(10) 및 버퍼(14)에 의해 기준 전류 IREF에 기초하여 판별된 후, 판별된 데이터를 나타내는 기준 비트 QREF가 출력된다. 이미 상술했던 바와 같이, 데이터 "1"이 기준 셀 Ref에 기억되기 때문에, "1"이 기준 비트 QREF로서 출력된다.
또한, 기준 셀 Ref에 기억되는 데이터와 메모리 셀 Ci1에 기억되는 데이터가 서로 일치하는지의 여부가 기준 전류 IREF및 데이터 전류 Ii1에 기초하여 감지 증폭기(5)에 의해 판정된다. 기준 셀 Ref에 기억되는 데이터와 메모리 셀 Ci1에 기억되는 데이터가 서로 일치하면, 비교 결과 비트 Q1은 "1"로 설정된다. 기준 셀 Ref에 기억된 데이터와 메모리 셀 Ci1에 기억된 데이터가 서로 상이하면, 비교 결과 비트 Q1은 "0"으로 설정된다. 상기 비교 결과 비트 Q1은 제1 레지스터(6)로 출력된다.
또한, 메모리 셀 Ci1에 기억된 데이터 D1은 기준 비트 QREF와 비교 결과 비트 Q1에 기초하여 디코더(7)에 의해 재생된 후, 제2 레지스터(8)에 출력된다.
또한, 메모리 셀 Ci1을 참조하여, 메모리 셀 Ci1에 인접한 메모리 셀 Ci2상에서 판독 동작이 행해진다.
보다 상세하게는, 메모리 셀 Ci1에 접속된 비트선 B1과, 메모리 셀 Ci2에 접속된 비트선 B2가 활성화된 후, 워드선 Wi과 비트선 B1의 사이에, 또한 워드선 Wi와 비트선 B2와의 사이에 특정 전위차가 인가된다. 상기 전위차의 인가에 의해, 메모리셀 Ci1에 기억된 데이터에 대응하는 데이터 전류 Ii1은 메모리 셀 Ci1을 통해 비트선 B1으로 흐르고, 또한 메모리 셀 Ci2에 기억된 데이터에 대응하는 데이터 전류 Ii2는 메모리 셀 Ci2를 통하여 비트선 B2로 흐른다.
메모리 셀 Ci1에 기억된 데이터와 메모리 셀 Ci2에 기억된 데이터가 서로 일치하는지 또는 상이한지의 여부는 데이터 전류 Ii1및 데이터 전류 Ii2에 기초하여 판정된다. 메모리 셀 Ci1에 기억된 데이터와 메모리 셀 Ci2에 기억된 데이터가 서로 일치하면, 비교 결과 비트 Q2는 "1"로 설정된다. 메모리 셀 Ci1에 기억된 데이터와 메모리 셀 Ci2에 기억된 데이터가 서로 상이하면, 비교 결과 비트 Q2는 "0"으로 설정된다. 도 3에 도시된 예에서 나타나는 바와 같이, 메모리 셀 Ci1에 기억된 데이터는 "0"이고, 메모리 셀 Ci2에 기억된 데이터는 "1"일 때, 메모리 셀 Ci2에 기억된 데이터는 메모리 셀 Ci1에 기억된 데이터와 다르기 때문에, 비교 결과 비트 Q2는 "0"으로 설정된다. 비교 결과 비트 Q2는 제1 레지스터(6)로 출력된다.
또한, 메모리 셀 Ci2에 기억된 데이터 D2는 메모리 셀 Ci1에 기억된 데이터 D1및 비교 결과 비트 Q2에 기초하여 디코더(7)에 의해 재생된 후, 제2 레지스터(8)로 출력된다.
그 후, 상술된 동작이 반복되면서, 판독 동작은 메모리 셀 Ci(j-1)를 참조하여메모리 셀 Cij에 대하여 행해지고, 메모리 셀 Ci1내지 Cin에 기억된 데이터 D1내지 Dn이 차례로 판독된 후 제2 레지스터(8)에 기억된다. 제2 레지스터(8)에 기억된 데이터 D1내지 Dn는 외부로 출력된다.
제3 실시예에서는, 제1 및 제2 실시예와 같이, 2 이상이고 n 이하인 j에 대해 메모리 셀 Cij의 판독 동작이 메모리 셀 Ci(j-1)을 참조하여 행해진다. 따라서, 판독 동작이 행해질 메모리 셀과, 판독 동작 동안 참조될 셀 간의 거리가 작아지며, 반도체 메모리 장치의 제조 상의 공정 변동으로 인한 메모리 셀의 전기적 특성의 바람직하지 않은 영향이 억제된다.
또한, 제3 실시예는 그 구성이 제1 실시예와 다르고, 하나의 기준 셀 Ref만을 포함하는 메모리 셀 어레이(1")를 갖도록 구성되어서, 메모리 셀 어레이(1")의 면적을 축소하는 데에 유리하다. 그러나, 기준 셀 Ref와, 기준 셀 Ref를 참조하여 판독 동작이 행해지는 메모리 셀 C11내지 C1n각각 사이의 거리가 커져서, 제1 실시예의 메모리 셀 어레이에 비해 반도체 메모리 장치의 제조에서의 공정 변경으로 인한 변경에 의해 영향받기 쉽다.
또, 제3 실시예의 반도체 메모리 장치는, 도 12에 도시된 TMR 효과를 이용하여 전류를 감지함으로써 데이터가 판독되는 메모리 셀이 사용되고 있지만, 그 대신, 전류를 감지함으로써 판독 동작이 행해지는 다른 타입의 메모리 셀을 사용할 수 있다. 예를 들면, 도 12에 도시된 상술된 메모리 셀 대신 EEPROM에 사용된 메모리 셀을 사용할 수 있다. 즉, M0S 트랜지스터에 부유 게이트가 설치되고, 메모리 셀에 대한 판독 동작이 행해져서, 상기 부유 게이트에 축적된 전하량에 따라 소스와 드레인 사이에 흐르는 전류가 변화하고, 그 사이에 흐르는 전류량의 차이가 검지된다.
또한, 제3 실시예의 반도체 메모리 장치는 메모리 셀 C11내지 Cmn각각을 구성하기 위한 1 트랜지스터와 1 캐패시터로 구성된 DRAM 메모리 셀을 사용하며, 또한 기준 셀 Ref로서, 메모리 셀 C11내지 Cmn각각과 동일한 구조를 갖는 1 트랜지스터와 1 캐패시터로 구성된 기준 셀을 사용할 수 있다. 또한, 제3 실시예의 반도체 메모리 장치는 전압의 크기 차를 검출함으로써 판독 동작이 행해지는 다른 메모리 셀을 이용할 수 있다. 예를 들면, 강유전체 캐패시터를 사용한, 1 트랜지스터와 1 캐패시터로 구성된 FRAM 메모리 셀과, 상기 FRAM 메모리 셀과 동일한 구조를 갖는 기준 셀을 사용할 수 있다. 이들의 경우, 감지 증폭기(5) 대신, 제2 실시예에서 설명된 감지 증폭기(5')가 사용된다.
본 발명은, 메모리 셀의 전기적 특성의 변동으로 인한 영향을 억제하여, 메모리 셀에 기억된 데이터를 안정적으로 판별할 수 있다.
또한, 본 발명은 메모리 셀의 전기적 특성의 변동으로 인한 영향을 억제할 수 있을 뿐만 아니라, 데이터의 안정적인 판별을 행할 뿐만 아니라, 작은 면적의 반도체 메모리 장치를 제공할 수 있다.

Claims (20)

  1. 불휘발성 메모리 장치에 있어서,
    기준 셀;
    제1 메모리 셀;
    상기 기준 셀보다 상기 제1 메모리 셀에 가까운 위치의 제2 메모리 셀; 및
    상기 기준 셀이 갖는 기준 셀의 전기적 상태와 상기 제1 메모리 셀의 제1 전기적 상태에 기초하여, 상기 제1 메모리 셀에 기억된 제1 데이터를 판별하고, 상기 제1 전기적 상태와 상기 제2 메모리 셀의 제2 전기적 상태에 기초하여, 상기 제2 메모리 셀에 기억된 제2 데이터를 판별하는 데이터 판독 회로
    를 포함하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 데이터 판독 회로는,
    상기 기준 셀의 전기적 상태와 상기 제1 전기적 상태에 기초하여, 상기 기준 셀에 기억된 기준 셀 기억 데이터와 상기 제1 데이터가 서로 일치하는지 서로 상이한지를 나타내는 제1 비교 결과 신호를 출력하는 제1 비교기;
    상기 기준 셀 기억 데이터와 상기 제1 비교 결과 신호에 기초하여, 상기 제1 데이터를 재생하는 제1 데이터 재생 회로;
    상기 제1 전기적 상태와 상기 제2 전기적 상태에 기초하여, 상기 제1 데이터와 상기 제2 데이터가 서로 일치하는지 서로 상이한지를 나타내는 제2 비교 결과 신호를 출력하는 제2 비교기; 및
    상기 제1 데이터와 상기 제2 비교 결과 신호에 기초하여, 상기 제2 데이터를 재생하는 제2 데이터 재생 회로
    를 포함하는 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 기준 셀, 상기 제1 메모리 셀, 및 상기 제2 메모리 셀 각각은, 제1 강자성 박막층, 제2 강자성 박막층, 및 상기 제1 강자성 박막층과 상기 제2 강자성 박막층 사이에 끼워진 터널 절연막을 포함하는 터널 자기 저항 효과 소자를 포함하는 불휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 기준 셀, 상기 제1 메모리 셀, 및 상기 제2 메모리 셀 각각은 하나의 신호선에 의해 활성화되는 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    제3 메모리 셀; 및
    상기 기준 셀보다 상기 제3 메모리 셀에 가까운 위치의 제4 메모리 셀
    을 더 포함하며,
    상기 판독 회로는 상기 기준 셀의 전기적 상태와 상기 제3 메모리 셀의 제3 전기적 상태에 기초하여, 상기 제3 메모리 셀에 기억된 제3 데이터를 판별하고, 상기 제3 전기적 상태와 상기 제4 메모리 셀의 제4 전기적 상태에 기초하여, 상기 제4 메모리 셀에 기억된 제4 데이터를 판별하는 불휘발성 메모리 장치.
  6. 제5항에 있어서,
    제1 신호선;
    제2 신호선; 및
    제3 신호선
    을 더 포함하며,
    상기 기준 셀은 상기 제1 신호선에 의해 활성화되며, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 상기 제2 신호선에 의해 활성화되고, 상기 제3 메모리 셀과 상기 제4 메모리 셀은 상기 제3 신호선에 의해 활성화되는 불휘발성 메모리 장치.
  7. 불휘발성 메모리 장치에 있어서,
    매트릭스형으로 배치된 복수의 메모리 셀;
    열(column)로 배치된 복수의 기준 셀; 및
    데이터 판독 회로
    를 포함하며,
    상기 데이터 판독 회로는,
    상기 복수의 기준 셀내의 기준 셀의 기준 셀 전기적 상태와 상기 기준 셀에 가장 근접하게 배치된 상기 제1 메모리 셀의 제1 전기적 상태에 기초하여, 상기 복수의 메모리 셀 중 제1 메모리 셀에 기억된 제1 데이터를 판별하고, 상기 제1 전기적 상태와 상기 제1 메모리 셀에 가장 인접하게 배치된 상기 제2 메모리 셀의 제2 전기적 상태에 기초하여, 상기 복수의 메모리 셀내의 제2 메모리 셀에 기억된 제2 데이터를 판별하는 불휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 기준 셀, 상기 제1 메모리 셀, 및 상기 제2 메모리 셀 각각은 하나의 신호선에 의해 활성화되는 불휘발성 메모리 장치.
  9. 불휘발성 메모리 장치에 있어서,
    매트릭스형으로 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이;
    기준 셀; 및
    데이터 판독 회로
    를 포함하며,
    상기 데이터 판독 회로는, 기준 셀이 갖는 기준 셀의 전기적 상태와 상기 제1 메모리 셀의 제1 전기적 상태에 기초하여, 상기 메모리 셀 어레이의 최외주에 위치하는 제1 메모리 셀에 기억된 제1 데이터를 판별하고, 상기 제1 전기적 상태와 상기 제2 메모리 셀의 제2 전기적 상태에 기초하여, 상기 제1 메모리 셀에 인접하게 배치되는 제2 메모리 셀에 기억된 제2 데이터를 판별하는 불휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 기준 셀의 전기적 상태와 상기 제3 메모리 셀의 제3 전기적 상태에 기초하여, 상기 메모리 셀 어레이의 최외주에 위치하며 상기 제1 메모리 셀과는 다른 제3 메모리 셀에 기억된 제3 데이터를 판별하며, 상기 제3 전기적 상태와 상기 제4 메모리 셀의 제4 전기적 상태에 기초하여, 상기 제3 메모리 셀에 인접하게 배치되는 제4 메모리 셀에 기억된 제4 데이터를 판별하는 불휘발성 메모리 장치.
  11. 불휘발성 메모리 장치로부터 데이터를 판독하는 방법에 있어서,
    (a) 기준 셀이 갖는 기준 셀의 전기적 상태와 제1 메모리 셀의 제1 전기적 상태에 기초하여, 제1 메모리 셀에 기억된 제1 데이터를 판별하는 단계; 및
    (b) 상기 제1 전기적 상태와 상기 제2 메모리 셀의 제2 전기적 상태에 기초하여, 상기 기준 셀보다 상기 제1 메모리 셀에 더 가까운 위치에 있는 제2 메모리 셀에 기억된 제2 데이터를 판별하는 단계
    를 포함하는 불휘발성 메모리 장치로부터의 데이터 판독 방법.
  12. 제11항에 있어서,
    상기 (a) 단계는,
    (c) 상기 기준 셀의 전기적 상태와 상기 제1 전기적 상태에 기초하여, 상기 기준 셀에 기억된 기준 셀 기억 데이터와 상기 제1 데이터가 서로 일치하는지 서로 다른지를 나타내는 제1 비교 결과 신호를 생성하는 단계; 및
    (d) 상기 기준 셀 기억 데이터와 상기 제1 비교 결과 신호에 기초하여, 상기 제1 데이터를 재생하는 단계
    를 포함하고,
    상기 (b) 단계는,
    (e) 상기 제1 전기적 상태와 상기 제2 전기적 상태에 기초하여, 상기 제1 데이터와 상기 제2 데이터가 서로 일치하는지 서로 다른지를 나타내는 제2 비교 결과 신호를 생성하는 단계; 및
    (f) 상기 제1 데이터와 상기 제2 비교 결과 신호에 기초하여, 상기 제2 데이터를 재생하는 단계
    를 포함하는 불휘발성 메모리 장치로부터의 데이터 판독 방법.
  13. 불휘발성 메모리 장치로부터 데이터를 판독하는 방법에 있어서,
    기준 자성 메모리 셀, 제1 자성 메모리 셀, 및 제2 자성 메모리 셀을 선택하는 단계;
    상기 기준 자성 메모리 셀과 상기 제1 자성 메모리 셀을 비교하는 단계; 및
    상기 제1 자성 메모리 셀과 상기 제2 자성 메모리 셀을 비교하는 단계
    를 포함하는 불휘발성 메모리 장치로부터의 데이터 판독 방법.
  14. 제13항에 있어서,
    상기 기준 자성 메모리 셀과 상기 제1 자성 메모리 셀을 비교하여 제1 비교 결과를 생성하는 단계;
    상기 기준 자성 메모리 셀로부터 판독된 상태와 상기 제1 비교 결과를 비교하여 상기 제1 자성 메모리 셀에 기억된 제1 데이터를 검출하는 단계;
    상기 제1 자성 메모리 셀과 상기 제2 자성 메모리 셀을 비교하여 제2 비교 결과를 생성하는 단계; 및
    상기 제1 데이터와 상기 제2 비교 결과를 비교하여 상기 제2 자성 메모리 셀에 기억된 제2 데이터를 검출하는 단계
    를 더 포함하는 불휘발성 메모리 장치로부터의 데이터 판독 방법.
  15. 제14항에 있어서,
    상기 기준 자성 메모리 셀은 상기 제1 자성 메모리 셀과 인접하게 위치하며, 상기 제1 자성 메모리 셀은 상기 제2 자성 메모리 셀과 인접하게 위치하는 불휘발성 메모리 장치로부터의 데이터 판독 방법.
  16. 제14항에 있어서,
    상기 기준 자성 메모리 셀은 기준 비트선에 의해 선택되며, 상기 제1 자성 메모리 셀은 상기 기준 비트선에 인접하게 위치하는 제1 비트선에 의해 선택되고,상기 제2 자성 메모리 셀은 상기 제1 비트선에 인접하게 위치하는 제2 비트선에 의해 선택되는 불휘발성 메모리 장치로부터의 데이터 판독 방법.
  17. 제13항에 있어서,
    상기 기준 자성 메모리 셀, 상기 제1 자성 메모리 셀, 및 상기 제2 자성 메모리 셀은 하나의 워드선에 의해 동시에 선택되는 불휘발성 메모리 장치로부터의 데이터 판독 방법.
  18. 제13항에 있어서,
    상기 기준 자성 메모리 셀은 기준 워드선에 의해 선택되며, 상기 제1 자성 메모리 셀과 상기 제2 자성 메모리 셀은 하나의 워드선에 의해 동시에 선택되는 불휘발성 메모리 장치로부터의 데이터 판독 방법.
  19. 불휘발성 메모리 장치로부터 데이터를 판독하는 방법에 있어서,
    상기 제1 자성 메모리 셀에 기입된 데이터에 기초하여 제1 선을 통해 흐르는 제1 전류와, 상기 기준 셀에 기억된 데이터에 기초하여 기준선을 통해 흐르는 전류를 비교하여, 제1 자성 메모리 셀에 기입된 데이터를 판별하는 단계;
    제2 메모리 셀에 기입된 데이터에 기초하여 제2 선을 통해 흐르는 전류와, 상기 제1 메모리 셀에 기입되어 기억된 데이터에 기초하여 상기 제1 선을 통해 흐르는 전류를 비교하는 단계; 및
    상기 제2 메모리 셀에 기입된 데이터를 판별하는 단계에 의해 구해진 결과와, 상기 제1 메모리 셀에 기입된 데이터를 판별하는 단계에 의해 구해진 결과와의 비교에 기초하여, 상기 제2 메모리 셀에 기입된 데이터를 판별하는 단계
    를 포함하는 불휘발성 메모리 장치로부터의 데이터 판독 방법.
  20. 제19항에 있어서,
    상기 기준 셀은 상기 제1 메모리 셀에 인접하여 배치되고, 상기 제1 메모리 셀은 상기 제2 메모리 셀에 인접하여 배치되는 불휘발성 메모리 장치로부터의 데이터 판독 방법.
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