KR20170072892A - 판독 셀에서 판독 마진을 증가시키는 기법 - Google Patents

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브렌트 뷰캐넌
알 스탠리 윌리엄스
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휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피
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Abstract

메모리 셀에서 판독 마진을 증가시키는 방법은, 멤리스티브 디바이스 양단에의 판독 전압의 인가로부터 생성된 입력 전류를 감지하는 단계와, 상기 입력 전류를 제곱하는 단계와, 상기 제곱된 입력 전류를 기준 전류와 비교하는 단계를 포함할 수 있다. 멤리스티브 디바이스는, 멤리스터와, 상기 멤리스터에 통신 가능하게 결합된 감지 증폭기를 포함할 수 있는데, 상기 멤리스터 양단에의 기준 전압의 인가로부터 생성된 감지된 입력 전류는 제곱되고, 상기 감지 증폭기는 상기 제곱된 입력 전류를 기준 전류와 비교한다.

Description

판독 셀에서 판독 마진을 증가시키는 기법{INCREASING A READ MARGIN IN A READ CELL}
컴퓨팅 시스템의 메모리 디바이스에는, 멤리스터(memristor)와 같이 그 값을 저항으로서 저장하는 디바이스가 데이터를 저장하기 위해 사용될 수 있다. 저장된 데이터는 멤리스터에 전압이 인가될 때 멤리스터로부터 검색될 수 있다. 검출된 전류는 상대적으로 높은 저항 상태 또는 상대적으로 낮은 저항 상태를 나타낼 수 있다. 이들 상태의 각각은 그와 관련된 전류를 포함하며, 이러한 전류는 멤리스터의 상태를 결정하기 위해 기준 전류와 비교된다.
첨부된 도면은 본 명세서에 설명된 원리의 다양한 예를 도시하고 명세서의 일부이다. 도시된 예들은 단지 예시를 위해 제공되며, 청구 범위를 제한하지 않는다.
도 1은 본원에 설명된 원리의 일 예에 따른 멤리스티브 디바이스의 블록도이다.
도 2는 본원에 설명된 원리의 일 예에 따른 메모리 디바이스의 회로도이다.
도 3은 본원에 설명된 원리의 일 예에 따른 감지 증폭기의 회로도이다.
도 4는 본원에 설명된 원리의 일 예에 따른 메모리 셀에서 판독 마진을 증가시키는 방법을 도시하는 흐름도이다.
도 5(a) 및 도 5(b)는 본원에 설명된 원리의 일 예에 따른 판독 마진의 두 개의 예를 도시하는 그래프이다.
도면의 전반을 통해, 동일한 참조 번호는 유사하지만 반드시 동일한 것은 아닌 요소를 나타낸다.
전술된 것처럼, 멤리스터와 같이 그 값을 저항으로서 저장하는 디바이스가 데이터를 저장하기 위해 사용될 수 있다. 예를 들어, 멤리스터에서, 멤리스터를 통해 한 방향으로 전하가 흐르면, 그 멤리스터의 저항이 증가하여 높은 저항 상태를 생성한다. 또한, 멤리스터에서 전하가 반대 방향으로 흐를 경우 저항이 감소하여 낮은 저항 상태를 생성한다. 이 두 상태의 검출은 "1" 또는 "0"비트가 그 디바이스에 저장되었는지 여부를 결정하는데 사용될 수 있다.
판독 전압이 멤리스터에 인가됨에 따라, 최종 전류가 감지되고 기준 전류와 비교될 수 있다. 사용된 재료의 특성뿐만 아니라 다른 인자들로 인해, 감지된 전류(즉, 낮은 저항 상태의 전류 또는 높은 저항 상태의 전류)의 분포는 정확히 특정 값으로 떨어지지 않을 수 있다. 대신에, 낮은 저항 상태 전류, 높은 저항 상태 전류 및 기준 전류 각각에 대한 값 주위에 분포 곡선이 있을 수 있다. 이러한 분포 곡선과 관련된 값의 간극(separation)을 판독 마진이라고 한다.
이들 전류 각각에 대한 분포 곡선이 충분히 분리되는 경우(즉, 상대적으로 큰 판독 마진), 멤리스티브 디바이스의 상태는 판독될 수 있다. 그러나, 분포 곡선이 중첩되는 경우(즉, 판독 마진이 상대적으로 더 작은 경우), 어떤 상태가 멤리스터로의 기록을 위한 것이었는지를 결정하는 것은 더 어려울 수 있다. 이것은 멤리스터를 구현하는 메모리 디바이스에 저장된 데이터의 어떠한 부분도 검색하지 못하게 할 수 있다.
본 명세서는 메모리 셀에서 판독 마진을 증가시키는 방법을 설명한다. 상기 방법은 멤리스티브 디바이스 양단에의 판독 전압의 인가로부터 생성된 입력 전류를 감지하는 단계와, 입력 전류를 제곱하는 단계와, 제곱된 입력 전류를 기준 전류와 비교하는 단계를 포함할 수 있다. 이러한 방식으로, 판독 마진은 감지된 전류의 제곱으로 인해 증가될 것이다.
본 명세서는 또한, 멤리스터 및 상기 멤리스터에 통신 가능하게 결합된 감지 증폭기를 포함할 수 있는 멤리스티브 디바이스를 설명하는데, 상기 멤리스터 양단에의 기준 전압의 인가로부터 생성된 감지된 입력 전류는 제곱되고, 감지 증폭기는 제곱된 입력 전류를 기준 전류와 비교한다.
본 명세서는 또한, 멤리스티브 디바이스, 상기 멤리스티브 디바이스에 전기적으로 결합된 전류 미러, 상기 전류 미러에 전기적으로 결합된 전계 효과 트랜지스터를 포함하는 메모리 디바이스를 설명하는데, 상기 멤리스티브 디바이스에 기준 전압을 인가한 후에 상기 멤리스티브 디바이스를 통과하는 감지된 입력 전류는 상기 전류 미러 상에서 미러링된다. 전류 미러의 미러링 측(mirrored side) 상의 저항 양단의 총 전압이 전계 효과 트랜지스터의 게이트 전압과 임계 전압의 합이 되도록 전류 미러의 미러링 측에 바이어스 전류가 인가되고, 전계 효과 트랜지스터의 드레인을 통한 최종 채널 전류는 감지 전류의 제곱의 함수가 된다.
본 명세서 및 첨부된 청구범위에서 사용될 때, "멤리스티브(memristive) 디바이스"라는 용어는 값을 저항으로서 저장하는 임의의 디바이스로 광범위하게 이해되어야 한다. 일 예에서, 멤리스티브 디바이스는 오로지 멤리스턴스의 특성 만을 표현하도록 구성된 수동 2 단자 전자 디바이스일 수 있다. 또 다른 예에서, 멤리스티브 디바이스는 유니폴라 RRAM(resistive random-access memory)일 수 있다. 또 다른 예에서, 멤리스티브 디바이스는 PCRAM(phase change random-access memory)일 수 있다.
본 명세서 및 첨부된 청구범위에서 사용될 때, "멤리스턴스(memristance)"라는 용어는, 1) 바이폴라 스위칭 - 회로를 통해 일 방향으로 흐르는 전하는 저항을 증가시키지만 회로에서 반대 방향으로 전하가 흐르면 저항이 감소하는 것 또는 2) 유니폴라 스위칭 - 어느 한 방향으로 흐르는 특정 크기의 전류는 증가된 저항을 생성하지만 어느 한 방향으로 흐르는 다른 크기의 전류는 감소된 저항을 초래하는 것과 같은 전자 구성요소의 특성으로 이해되어야 한다. 인가된 전압을 턴 오프함으로써 전하의 흐름이 정지되면, 그 구성요소는 자신이 갖고 있었던 마지막 저항을 '기억'할 것이고, 전하의 흐름이 다시 시작될 경우 회로의 저항은 회로가 마지막으로 활성화되었을 때의 저항이 될 것이다.
또한, 본 명세서 및 첨부된 청구범위에서 사용될 때, "제곱", "제곱된" 또는 "제곱하는"이라는 용어는 자신과 곱해진 특정 수 또는 특정 수를 그 자신과 곱하는 것을 의미한다.
또한, 본 명세서 및 첨부된 청구범위에서 사용될 때, "다수의"라는 용어 또는 유사한 언어는 양수 1 내지 무한대까지로 넓게 이해되어야 한다.
이하의 설명에서는, 설명의 목적으로, 본 발명의 시스템 및 방법의 완전한 이해를 제공하기 위해 다수의 특정 세부사항이 제시된다. 그러나, 본 발명의 장치, 시스템 및 방법이 이러한 특정 세부사항 없이 실시될 수 있다는 것은 당업자에게 명백할 것이다. 명세서에서 "예" 또는 유사한 언어의 언급은, 그 예와 관련하여 설명된 특정 특징, 구조 또는 특성이 설명된 바와 같이 포함되지만, 다른 예들에서는 포함되지 않을 수 있음을 의미한다.
이제 도면을 참조하면, 도 1은 본원에 설명된 원리의 일 예에 따른 멤리스티브 디바이스(100)의 블록도이다. 도 1은 멤리스터를 도시하지만, 본 명세서는 컴퓨팅 디바이스에 의한 추후 검색을 위해 저항으로서 값을 저장할 수 있는 임의의 디바이스의 사용을 고려한다. 설명을 명확하게 하기 위해, 본 명세서는 멤리스터를 예로 사용한다.
멤리스티브 디바이스(100)는 멤리스터(105) 및 멤리스터(105)와 전기적으로 통신하는 감지 증폭기(110)를 포함한다. 멤리스티브 디바이스(100)는 임의의 비 휘발성 메모리 저장 디바이스에 사용될 수 있다. 부가적으로, 멤리스티브 디바이스(100)는 다수의 다른 멤리스티브 디바이스(100)와 결합되어 임의의 데이터량을 저장하기 위한 멤리스티브 디바이스의 뱅크를 형성할 수 있다.
멤리스티브 디바이스(100)는, 전압이 멤리스터(105)에 인가될 때 멤리스터 (105)로부터 제곱된 전류(115)를 수신하는 감지 증폭기(110)에 전기적으로 결합될 수 있다. 일 예에서, 멤리스터(105)에 인가된 전압은 멤리스터(105)의 저항 상태를 판독하기에 충분한 판독 전압이다. 전술한 바와 같이, 이것은 멤리스터(105)가 높은 저항 상태에 있는지 낮은 저항 상태에 있는지를 결정하기 위해 수행된다. 멤리스터(105)가 높은 저항 상태에 있는 경우, 판독 전압이 멤리스터(105)에 인가될 때 제곱된 높은 저항 상태 전류가 감지 증폭기(110)에 의해 감지된다. 멤리스터(105)가 낮은 저항 상태에 있는 경우, 판독 전압이 멤리스터(105)에 인가될 때 제곱된 낮은 저항 상태 전류가 감지 증폭기(110)에 의해 감지된다.
아래에서보다 상세히 설명되는 바와 같이, 멤리스티브 디바이스(100)는 높은 저항 상태 전류 또는 낮은 저항 상태 전류를 감지 증폭기(110)에 입력하기 전에 제곱할 수 있다. 다음에 감지 증폭기(110)는 제곱된 전류를 사전 정의된 기준 전류와 비교할 수 있다. 기준 전류는 멤리스터(105)의 특성에 의존할 수 있으며, 이들 특성에 기초하여 조정될 수 있다.
판독 전압의 인가 시에 멤리스터(105)로부터 출력된 전류를 제곱하기 위해,멤리스티브 디바이스(100)는 도 2에 도시된 것과 같은 부가적인 구성요소들을 포함할 수 있다. 도 2는 본원 설명된 원리의 일 예에 따른 메모리 디바이스(200)의 회로도이다. 도 2는 특정 방식으로 배열된 다수의 전기적 구성요소를 도시하지만, 도 2는 판독 마진을 증가시키기 위해 사용될 수 있는 회로의 예일 뿐이다. 결과적으로, 본 명세서는 다수의 구성으로 배열된 다수의 상이한 전기적 구성요소의 사용을 고려한다.
메모리 디바이스(200)는 멤리스터(205), 전류 미러(210), p 채널 전계 효과 트랜지스터(215) 및 감지 증폭기(220)를 포함한다. 이제 이들 구성요소를 보다 상세하게 설명할 것이다. 멤리스터(205)는 도 1과 관련하여 전술된 멤리스터(도 1, 105)와 유사할 수 있다. 메모리 디바이스(200)의 동작 중에, 멤리스터(205)의 양단에 판독 전압(Vread)을 인가함으로써 판독 동작이 멤리스터(205) 상에서 수행된다. 전류(Isense)가 생성되어 전류 미러(210)의 입력 측에 입력된다.
일 예에서는, 멤리스터(205)와 전류 미러(210)의 입력 사이의 인터페이스에 전압 클램프(240)가 추가될 수 있다. 전압 클램프(240)는 설정된 레벨에서 전압을 클램프 또는 유지할 수 있다. 일 예에서, 전압 클램프(240)가 유지하는 전압은 임계 전압(VT)과 거의 같다.
일 예에서, 전류 미러(210)는 감지된 전류(Isense)가 입력되는 제 1 네거티브 채널 전계 효과 트랜지스터(nFET)(225)를 포함한다. 전류(Isense)는 제 2 네거티브 채널 전계 효과 트랜지스터(nFET)(235) 상에서 미러링된다. 전류 미러(210)는 또한 전류 미러(210)의 미러링 측 상에 저항(230)을 포함한다. 다시, 메모리 디바이스(200)의 동작 동안, 전류(Isense)는 전류 미러(210)의 미러링 측을 통해 흐른다. 바이어스 전류(Ibias)가 감지된 전류(Isense)에 추가되고, 다음과 같이 바이어스 전류(Ibias)에 저항(Rload)의 부하를 곱한 것이 임계 전압(VT)과 같도록 설정된다.
Figure pct00001
바이어스 전류(Ibias)는 p 채널 전계 효과 트랜지스터(PFET)(215)를 바이어 싱하기에 충분한 전류를 저항(Rload)(230)을 통해 뽑아내므로, 저항(Rload)(230)을 통한 임의의 추가 전류는 PFET(215)의 게이트 전압을 임계(VT) 값 위로 상승시킨다.
Isense 및 Ibias가 선형적으로 합산되기 때문에, 바이어스 전류(Ibias) 및 감지 된 전류(Isense)와 연관된 전압은 개별적으로 계산될 수 있으며, 다음과 같은 결과를 초래한다.
Figure pct00002
여기서 ΔVgs는 임계 전압(VT)을 초과하는 게이트 전압이다. 임계 전압(VT)을 초과하는 게이트 전압(Vgs)의 크기는 저항(230)을 가로질러 흐르는 감지된 전류(Isense)에 의해 유발된다.
포화 상태의 FET에 대한 쉬크만-호지스(Shichman-Hodges) 방정식은 채널 전류가 게이트 전압(Vgs) 빼기 임계 전압(VT) 또는 Vgs의 제곱에 비례한다는 것을 보여준다. Vgs에 대한 수학식 2의 대입은 채널 전류가 감지된 전류(Isense)의 제곱에 비례한다는 것을 나타낸다.
Figure pct00003
여기서 "a" 및 "k'(W/L)"은 상수이다. 그 결과, 전류 미러(210)에 전기적으로 결합된 전계 효과 트랜지스터(215)의 게이트 전압(Vgs)에서 임계 전압(VT)을 뺀 값은 임계 전압을 초과하는 게이트 전압(ΔVgs)과 동일하다.
이제, 제곱된 감지 전류(Isense 2)는 기준 전류(Iref)와 비교되도록 감지 증폭기(220)를 통해 전송될 수 있다. 감지된 전류(Isense)가 제곱되어 있기 때문에, 낮은 저항 상태 전류(ILRS)와 기준 전류(Iref) 사이 및 높은 저항 상태 전류(IHRS)와 기준 전류(Iref) 사이의 판독 마진은 상대적으로 더 크다. 향상된 판독 마진은 감지 신뢰도에 기여한다. 또한, 임의의 여분의 판독 마진은 특히, 속도, 면적, 전력 및 단순성과 교환(trade)될 수 있다. 또한, 본원에 설명된 메모리 디바이스는, 어떤 비트가 저장되어 있는지를 결정하기에 충분한 판독 마진을 갖지 않을지도 모르는 메모리 셀의 신뢰성 있는 사용을 가능하게 할 수 있다.
도 3은 본원에 설명된 원리의 일 예에 따른 감지 증폭기(300)의 회로도이다. 감지 증폭기(300)는 도 2에서 설명된 회로에 의해 생성된 제곱된 감지 전류(Isense 2)를 수신하고, 제곱된 감지 전류(Isense 2)를 기준 전류(Iref)와 비교할 수 있다. 이 예에서, 감지 증폭기(300)는 제 1(305) 및 제 2(310) 네거티브 채널 전계 효과 트랜지스터(nFET)를 포함한다.
도 4는 본원에 설명된 원리의 일 예에 따른 메모리 셀에서 판독 마진을 증가시키는 방법(400)을 도시하는 흐름도이다. 방법(400)은 멤리스터(도 1, 도 105; 도 2, 205) 양단에의 판독 전압(Vread)의 인가로부터 생성된 입력 전류를 감지하는 단계(405)로 시작될 수 있다. 판독 전압(Vread)은 멤리스터(도 1, 도 105; 도 2, 205)의 저항 상태를 판독하기에 충분한 전압일 수 있다. 이것은, 전류 미러(210)에 입력되어 제곱될(410) 감지 전류(Isense)를 생성한다. 도 2과 관련하여 전술한 바와 같이, 감지 전류(Isense)의 제곱(410)은 전류 미러(210), 저항(230) 및 전계 효과 트랜지스터(215)를 사용하여 달성될 수 있다.
제곱된 입력 전류는 감지 증폭기(도 2, 220; 도 3, 300)에 입력될 수 있다. 감지 증폭기(도 2, 220; 도 3, 300)는 제곱된 입력 전류를 수신하고 제곱된 입력 전류를 기준 전류(Iref)와 비교할 수 있다(415). 입력 전류를 제곱한(410) 결과로서, 판독 마진은 기준 전류(Iref)와 제곱된 입력 전류 사이에서 증가될 수 있다. 이러한 향상된 판독 마진은 판독 동작 동안 메모리 셀에 저장된 데이터를 판독하는 감지 증폭기(도 2, 220; 도 3, 300)의 능력을 향상시킨다.
도 5(a) 및 도 5(b)는 본원에 설명된 원리의 일 예에 따른 판독 마진의 두 가지 예를 도시하는 그래프이다. 위에서 간략히 설명한 것처럼, 멤리스터(도 1, 105; 도 2, 205)에 기록될 때, 멤리스터(도 1, 105; 도 2, 205)는 높은 저항 상태 또는 낮은 저항 상태로 존재한다. 높은 저항 상태 및 낮은 저항 상태는 높은 저항 상태에 대해 1MΩ 및 낮은 저항 상태에 대해 1KΩ과 같은 고정 값으로 설정될 수 있다. 그러나, 멤리스터(도 1, 105; 도 2, 205)를 제조하는 데 사용된 재료의 특성으로 인해, 낮은 저항 상태와 높은 저항 상태는 일반적으로 의도된 값 주변으로 집중되는 분포를 야기하면서 변할 수 있다. 도 5(a)는 증가하는 전류 라인을 따른 그러한 분포(500)를 도시한다. 높은 저항 상태의 전류(505), 기준 전류(510) 및 낮은 저항 상태의 전류(515)의 분포는 상대적으로 작은 판독 마진(520)을 갖는다. 몇몇 경우에는, 오버랩(525)으로 인해 어떤 상태가 멤리스터(도 1, 105; 도 2, 205)에 기록되도록 의도되었는지 결정하는 것이 불가능하여, 멤리스터(도 1, 105; 도 2, 205)로부터 데이터를 적절히 판독하지 못하는 경우가 있다.
도 5(b)는 높은 저항 상태 전류(505), 낮은 저항 상태 전류(515), 및 기준 전류(510)의 분포의 다른 세트를 나타낸다. 높은 저항 상태 전류(505) 및 낮은 저항 상태 전류(515)에 대해 전류는 제곱되었기 때문에, 판독 마진(520)은, 높은 저항 상태의 전류(505)와 기준 전류(510) 사이 및 낮은 저항 상태 전류(515)와 기준 전류(510) 사이에서 더 큰 선 묘사(delineation)를 제공하면서 상대적으로 더 크다.
본 발명의 회로 및 방법의 양상은 본원에 설명된 원리의 예에 따른 방법, 장치(시스템) 및 컴퓨터 프로그램 제품의 흐름도 및/또는 블록도를 참조하여 여기에서 설명된다. 흐름도 및 블록도의 각 블록, 및 흐름도 및 블록도의 블록들의 조합은, 컴퓨터 이용 가능 프로그램 코드에 의해 구현될 수 있다. 컴퓨터 이용 가능 프로그램 코드는 머신을 생성하기 위해 범용 컴퓨터, 특수 목적 컴퓨터 또는 다른 프로그램 가능 데이터 처리 장치의 프로세서에 제공될 수 있으며, 컴퓨터 이용 가능 프로그램 코드는, 예를 들어 컴퓨터 또는 다른 프로그램 가능한 데이터 처리 장치의 프로세서를 통해 실행될 때, 흐름도 및/또는 블록도의 블록 또는 블록들에서 특정된 기능들 또는 동작들을 구현한다. 일 예에서, 컴퓨터 이용 가능 프로그램 코드는 컴퓨터 판독 가능 저장 매체 내에서 구현될 수 있으며, 컴퓨터 판독 가능 저장 매체는 컴퓨터 프로그램 제품의 일부이다. 일 예시에서, 컴퓨터 판독 가능 저장 매체는 비일시적 컴퓨터 판독 가능 매체이다.
명세서 및 도면은 메모리 셀의 판독 마진을 증가시키는 방법을 설명한다. 이 방법은 멤리스터로부터의 전류를 감지하고 그 전류를 제곱하는 단계를 포함할 수 있다. 그 다음, 기준 전류에 대한 전류의 비교가 이루어져 멤리스터의 상태를 결정할 수 있다. 비교를 위해 감지 전류가 사용될 수 있다. 이 방법은 상대적으로 큰 판독 마진을 제공하는 것을 포함하여 다수의 이점을 가질 수 있다. 판독 마진은 감지 신뢰도에 직접적으로 기여하며, 임의의 여분의 판독 마진은 특히, 속도, 면적, 전력 및 단순성과 교환될 수 있다. 또한, 이 방법을 적용하면, 불충분한 판독 마진으로 인해 쓸모없을지도 모르는 메모리 셀의 신뢰성 있는 사용이 가능해 질 수 있다.
전술된 설명은 설명된 원리의 예를 예시하고 설명하기 위해 제공되었다. 이 설명은 모든 것을 망라하거나 이러한 원리를 개시된 정확한 형태로 제한하려는 의도는 아니다. 상기 교시에 비추어 많은 수정 및 변형이 가능하다.

Claims (15)

  1. 메모리 셀에서 판독 마진을 증가시키는 방법으로서,
    멤리스티브 디바이스(memristive device) 양단에의 판독 전압의 인가로부터 생성된 입력 전류를 감지하는 단계와,
    상기 입력 전류를 제곱하는 단계와,
    상기 제곱된 입력 전류를 기준 전류와 비교하는 단계를 포함하는
    메모리 셀에서의 판독 마진 증가 방법.
  2. 제 1 항에 있어서,
    상기 입력 전류를 전류 미러의 입력 측에 입력하는 단계를 더 포함하는
    메모리 셀에서의 판독 마진 증가 방법.
  3. 제 2 항에 있어서,
    상기 전류 미러 상에서 미러링된 상기 입력 전류에 바이어스 전류를 가산하는 단계와,
    상기 바이어스 전류와 미러링된 입력 전류의 합이 저항기를 통과하게 하는 단계를 더 포함하는
    메모리 셀에서의 판독 마진 증가 방법.
  4. 제 3 항에 있어서,
    상기 저항기 양단의 총 전압은 전계 효과 트랜지스터의 게이트 전압 및 임계 전압을 포함하고, 상기 임계 전압을 초과하는 상기 게이트 전압은 제곱된 채널 전류(squared channel current)를 산출(produce)하는
    메모리 셀에서의 판독 마진 증가 방법.
  5. 제 3 항에 있어서,
    상기 바이어스 전류는, 상기 저항기의 부하에 상기 바이어스 전류를 곱한 것이 임계 전압을 산출하도록 설정되는
    메모리 셀에서의 판독 마진 증가 방법.
  6. 제 4 항에 있어서,
    상기 제곱된 전류의 값을 감지 증폭기에 입력하여 상기 제곱된 전류의 값을 기준 전류의 값과 비교하는 단계를 더 포함하는
    메모리 셀에서의 판독 마진 증가 방법.
  7. 멤리스티브 디바이스로서,
    멤리스터(memristor)와,
    상기 멤리스터에 통신 가능하게 결합된 감지 증폭기를 포함하되,
    상기 멤리스터 양단에의 기준 전압의 인가로부터 생성된 감지된 입력 전류는 제곱되고,
    상기 감지 증폭기는 상기 제곱된 입력 전류를 기준 전류와 비교하는
    멤리스티브 디바이스.
  8. 제 7 항에 있어서,
    상기 입력 전류를 제곱하는 것은, 상기 입력 전류를 전류 미러의 입력 측에 입력하는 것을 포함하는
    멤리스티브 디바이스.
  9. 제 8 항에 있어서,
    상기 전류 미러 상에서 미러링된 상기 입력 전류에는 바이어스 전류가 가산되고, 상기 바이어스 전류와 미러링된 입력 전류의 합은 저항기를 통과하는
    멤리스티브 디바이스.
  10. 제 9 항에 있어서,
    상기 바이어스 전류는 상기 저항기의 부하에 상기 바이어스 전류를 곱한 것이 임계 전압을 산출하도록 설정되는
    멤리스티브 디바이스.
  11. 제 9 항에 있어서,
    상기 저항기 양단의 총 전압은 전계 효과 트랜지스터의 게이트 전압 및 임계 전압을 포함하고, 상기 임계 전압을 초과하는 상기 게이트 전압은 제곱된 채널 전류를 산출하는
    멤리스티브 디바이스.
  12. 제 8 항에 있어서,
    상기 멤리스터와 상기 전류 미러의 입력 사이의 인터페이스는 전압 클램프를 포함하는
    멤리스티브 디바이스.

  13. 메모리 디바이스로서,
    멤리스티브 디바이스와,
    상기 멤리스티브 디바이스에 전기적으로 결합된 전류 미러와,
    상기 전류 미러에 전기적으로 결합된 전계 효과 트랜지스터를 포함하되,
    상기 멤리스티브 디바이스에 기준 전압을 인가한 후에, 상기 멤리스티브 디바이스를 통하는 감지된 입력 전류는 상기 전류 미러 상에서 미러링되고,
    상기 전류 미러의 미러링 측(mirrored side) 상의 저항기 양단의 총 전압이 전계 효과 트랜지스터의 게이트 전압과 임계 전압의 합을 포함하도록 상기 전류 미러의 미러링 측에 바이어스 전류가 인가되고,
    상기 전계 효과 트랜지스터의 드레인을 통한 최종 전류는 상기 감지된 전류의 제곱의 함수인
    메모리 디바이스.
  14. 제 13 항에 있어서,
    최종 제곱된 전류를 기준 전류와 비교하는 감지 증폭기를 더 포함하는
    메모리 디바이스.

  15. 제 13 항에 있어서,
    상기 멤리스티브 디바이스와 상기 전류 미러 사이의 인터페이스는 전압 클램프를 포함하는
    메모리 디바이스.
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