TWI666637B - Semiconductor memory device - Google Patents

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TWI666637B
TWI666637B TW106124841A TW106124841A TWI666637B TW I666637 B TWI666637 B TW I666637B TW 106124841 A TW106124841 A TW 106124841A TW 106124841 A TW106124841 A TW 106124841A TW I666637 B TWI666637 B TW I666637B
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Abstract

本發明之實施形態提供一種能夠相對於動作環境穩固地確保自參照方式中之感測裕度的半導體記憶裝置。 一個實施形態之半導體記憶裝置具備：記憶胞，其包含能夠保存資料之電阻性記憶元件；感測放大器，其自上述記憶胞讀出資料；第1電晶體及第2電晶體，其等並聯連接在電性連接於上述記憶胞之第1節點與電性連接於上述感測放大器之第2節點之間，包含被供給第1電壓之閘極，且具有互不相同之尺寸；以及開關電路，其經由上述第1電晶體或上述第2電晶體中之任一者而將上述第1節點及上述第2節點之間電性連接。上述感測放大器將第1電流與第2電流進行比較，上述第1電流係經由上述第1電晶體被供給至上述記憶胞，上述第2電流係經由上述第2電晶體以與上述第1電流不同之時序被供給至上述記憶胞。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
已知有一種具有電阻變化元件之半導體記憶裝置。
本發明之實施形態提供一種能夠相對於動作環境穩固地確保自參照方式中之感測裕度的半導體記憶裝置。 實施形態之半導體記憶裝置具備記憶胞、感測放大器、第1電晶體、第2電晶體、及開關電路。上述記憶胞包含能夠保存資料之電阻性記憶元件。上述感測放大器自上述記憶胞讀出資料。上述第1電晶體及上述第2電晶體並聯連接在電性連接於上述記憶胞之第1節點與電性連接於上述感測放大器之第2節點之間，包含被供給第1電壓之閘極，且具有互不相同之尺寸。上述開關電路經由上述第1電晶體或上述第2電晶體中之任一者而將上述第1節點及上述第2節點之間電性連接。上述感測放大器將第1電流與第2電流進行比較，上述第1電流係經由上述第1電晶體被供給至上述記憶胞，上述第2電流係經由上述第2電晶體以與上述第1電流不同之時序被供給至上述記憶胞。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對於具有同一功能及構成之構成要素，標註共通之參照符號。又，於區分具有共通之參照符號之複數個構成要素之情形時，對該共通之參照符號標註後綴而進行區分。再者，於無需對複數個構成要素進行特別區分之情形時，僅對該複數個構成要素標註共通之參照符號，而不標註後綴。 1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。 1.1關於構成 首先，對第1實施形態之半導體記憶裝置之構成進行說明。 1.1.1.關於半導體記憶裝置之構成 第1實施形態之半導體記憶裝置係例如使用磁阻效應(MTJ：Magnetic Tunnel Junction，磁隧道接面)元件作為電阻性記憶元件之利用垂直磁化方式之磁記憶裝置。 圖1係表示第1實施形態之半導體記憶裝置1之構成的方塊圖。如圖1所示，半導體記憶裝置1具備記憶胞陣列11、電流吸收器(current sink)12、感測放大器及寫入驅動器(SA/WD)13、列解碼器14、頁緩衝器15、輸入輸出電路16、以及控制部17。 記憶胞陣列11具備與列(row)及行(column)建立對應關係之複數個記憶胞MC。而且，位於同一列之記憶胞MC連接於同一字元線WL，位於同一行之記憶胞MC之兩端連接於同一位元線BL及同一源極線/BL。 電流吸收器12連接於位元線BL及源極線/BL。電流吸收器12於資料之寫入及讀出等動作中，將位元線BL或源極線/BL設為接地電位。 SA/WD13連接於位元線BL及源極線/BL。SA/WD13經由位元線BL及源極線/BL對動作對象之記憶胞MC供給電流，從而對記憶胞MC進行資料之寫入。又，SA/WD13經由位元線BL及源極線/BL對動作對象之記憶胞MC供給電流，從而對記憶胞MC進行資料之讀出。更具體而言，SA/WD13內之寫入驅動器WD對記憶胞MC進行資料之寫入。又，SA/WD13內之感測放大器SA自記憶胞MC進行資料之讀出。 列解碼器14經由字元線WL與記憶胞陣列11連接。列解碼器14對指定記憶胞陣列11之列方向之列位址進行解碼。而且，根據解碼結果選擇字元線WL，並對所選擇之字元線WL施加資料之寫入及讀出等動作所需之電壓。 頁緩衝器15將寫入至記憶胞陣列11內之資料、及自記憶胞陣列11讀出之資料以被稱為頁之資料單位暫時地保存。 輸入輸出電路16將自半導體記憶裝置1之外部接收到之各種信號發送至控制部17及頁緩衝器15，並將來自控制部17及頁緩衝器15之各種資訊發送至半導體記憶裝置1之外部。 控制部17與電流吸收器12、SA/WD13、列解碼器14、頁緩衝器15、及輸入輸出電路16連接。控制部17按照輸入輸出電路16自半導體記憶裝置1之外部接收到之各種信號，控制電流吸收器12、SA/WD13、列解碼器14、及頁緩衝器15。 1.1.2.關於記憶胞之構成 其次，使用圖2對第1實施形態之半導體記憶裝置之記憶胞之構成進行說明。圖2係用以說明第1實施形態之半導體記憶裝置1之記憶胞MC之構成的模式圖。 如圖2所示，記憶胞MC例如包含選擇電晶體21及磁阻效應元件22。選擇電晶體21係設置為於針對磁阻效應元件22之資料寫入及讀出時控制電流之供給及停止之開關。磁阻效應元件22包含所積層之複數個膜，能夠藉由使電流在垂直於膜面之方向上流動，而將電阻值切換為低電阻狀態及高電阻狀態。磁阻效應元件22作為電阻性記憶元件發揮功能，該電阻性記憶元件能夠藉由其電阻狀態之變化而寫入資料，且能夠非揮發性地保存、讀出所寫入之資料。 選擇電晶體21例如包含連接於源極線/BL之第1端、連接於磁阻效應元件22之第1端的第2端、及連接於字元線WL之閘極。字元線WL例如共通連接於在記憶胞陣列11之列方向上排列之其他記憶胞MC(未圖示)之選擇電晶體21(未圖示)之閘極。字元線WL例如於記憶胞陣列11之行方向上排列。源極線/BL於記憶胞陣列11之列方向上延伸，例如共通連接於在記憶胞陣列11之行方向上排列之其他記憶胞MC(未圖示)之選擇電晶體21(未圖示)之第1端。 磁阻效應元件22之第2端例如連接於位元線BL。位元線BL於記憶胞陣列11之列方向上延伸，例如共通連接於在記憶胞陣列11之行方向上排列之其他記憶胞MC(未圖示)之磁阻效應元件22(未圖示)之第2端。位元線BL及源極線/BL例如於記憶胞陣列11之行方向上排列。 1.1.3.關於磁阻效應元件之構成 其次，繼續使用圖2，對第1實施形態之半導體記憶裝置之磁阻效應元件之構成進行說明。 磁阻效應元件22具備記憶層23、隧道勢壘層24、及參照層25。磁阻效應元件22係依序積層記憶層23、隧道勢壘層24、及參照層25而構成。磁阻效應元件22係記憶層23及參照層25之磁化方向(magnetization orientation)分別相對於膜面朝向垂直方向之垂直磁化型MTJ元件。 記憶層23係在垂直於膜面之方向上具有易磁化軸方向之強磁性層，例如包含鈷鐵硼(CoFeB)或硼化鐵(FeB)。記憶層23具有朝向選擇電晶體21側、參照層25側之任一方向之磁化方向。記憶層23之磁化方向係以與參照層25相比容易反轉之方式設定。 隧道勢壘層24係非磁性之絕緣膜，例如包含氧化鎂(MgO)。 參照層25係在垂直於膜面之方向上具有易磁化軸方向之強磁性層，例如包含鈷鉑(CoPt)、鈷鎳(CoNi)、或鈷鈀(CoPd)。參照層25之磁化方向被固定。再者，所謂「磁化方向被固定」係指磁化方向不會因能使記憶層23之磁化方向反轉之大小之電流而變化。記憶層23、隧道勢壘層24、及參照層25構成磁隧道接面。 再者，於第1實施形態中，採用自旋注入寫入方式，該自旋注入寫入方式係直接使寫入電流於此種磁阻效應元件22中流動並藉由該寫入電流控制記憶層23之磁化方向。磁阻效應元件22能夠根據記憶層23及參照層25之磁化方向之相對關係為平行或反平行而採取低電阻狀態及高電阻狀態中之任一者。 若使圖2中之箭頭A1之方向、即自記憶層23朝向參照層25之寫入電流於磁阻效應元件22中流動，則記憶層23及參照層25之磁化方向之相對關係成為平行。於該平行狀態之情形時，磁阻效應元件22之電阻值變低，而磁阻效應元件22被設定為低電阻狀態。該低電阻狀態被稱為「P(Parallel，平行)狀態」，例如規定為資料"0"之狀態。 若使圖2中之箭頭A2之方向、即自參照層25朝向記憶層23之寫入電流於磁阻效應元件22中流動，則記憶層23及參照層25之磁化方向之相對關係成為反平行。於該反平行狀態之情形時，磁阻效應元件22之電阻值變高，磁阻效應元件22被設定為高電阻狀態。該高電阻狀態被稱為「AP(Anti-Parallel，反平行)狀態」，例如規定為資料"1"之狀態。 再者，於以下之說明中，按照上述資料之規定方法進行說明，但資料"1"及資料"0"之規定方法並不限於上述例。例如，亦可將P狀態規定為資料"1"，將AP狀態規定為資料"0"。 1.1.4關於感測放大器之構成 其次，對第1實施形態之半導體記憶裝置之感測放大器之構成進行說明。圖3係用以說明第1實施形態之半導體記憶裝置之感測放大器及寫入驅動器之構成的電路圖。 如圖3所示，寫入驅動器WD例如經由位元線BL連接於記憶胞MC之第1端，經由源極線/BL連接於記憶胞MC之第2端。對寫入驅動器WD輸入信號WE。信號WE例如係於對記憶胞MC寫入資料"0"、及資料"1"時共通地輸入至寫入驅動器WD之信號。 記憶胞MC之第1端經由位元線BL連接於節點N0。而且，記憶胞MC經由節點N0及INT，而與感測放大器SA連接。在節點N0及INT之間，並聯地設置經由串聯連接之電晶體Tr1、Tr2、及Tr3之電流路徑、及經由串聯連接之電晶體Tr4、Tr5、及Tr6之電流路徑。電晶體Tr1～Tr6例如具有n通道之極性。電晶體Tr1、Tr3、Tr4、及Tr6具有於將經由電晶體Tr2及Tr5中之一者之電流路徑連接期間將經由另一者之電流路徑切斷之功能。即，作為用以形成電流路徑之開關電路發揮功能，上述電流路徑係經由電晶體Tr2及Tr5中之任一者將節點N0及INT之間連接。再者，電晶體Tr1、Tr3、Tr4、及Tr6亦可具有將經由電晶體Tr2及Tr5中之任一者之電流路徑也同時切斷之功能。 具體而言，電晶體Tr1包含連接於節點N0之第1端、連接於電晶體Tr2之第1端的第2端、及被供給信號RE1之閘極。電晶體Tr2包含連接於電晶體Tr3之第1端的第2端、及被供給電壓VCLMP之閘極。電晶體Tr3包含連接於節點INT之第2端、及被供給信號RE之閘極。 又，電晶體Tr4包含連接於節點N0之第1端、連接於電晶體Tr5之第1端的第2端、及被供給信號RE2之閘極。電晶體Tr5包含連接於電晶體Tr6之第1端的第2端、及被供給電壓VCLMP之閘極。電晶體Tr6包含連接於節點INT之第2端、及被供給信號RE之閘極。 電壓VCLMP例如大於電晶體Tr2及Tr5之閾值電壓Vth。電晶體Tr2及Tr5之各者係若大於電壓VCLMP之電壓被供給至電晶體Tr2及Tr5各自之第2端，則將電壓(VCLMP－Vth)傳送至第1端。再者，電晶體Tr2及Tr5之電晶體之尺寸不同。電晶體之尺寸例如包含閘極寬度W及閘極長度L。電晶體之尺寸亦可以閘極寬度W相對於閘極長度L之比例(W/L)表示。於第1實施形態之例中，例如，電晶體Tr2之尺寸(W/L)n大於電晶體Tr5之尺寸(W/L)m((W/L)n＞(W/L)m)。 感測放大器SA包含連接於節點INT之輸入端、及連接於節點N3之輸出端。又，感測放大器SA包含電晶體Tr7、Tr8、Tr9、Tr10、Tr11、Tr12、Tr13、Tr14、Tr15、Tr16、Tr17、Tr18、Tr19、Tr20、Tr21、Tr22、及Tr23。電晶體Tr9、Tr10、Tr12、及Tr14～Tr19例如具有n通道之極性。電晶體Tr7、Tr8、Tr11、Tr13、及Tr20～Tr23例如具有p通道之極性。 電晶體Tr7及Tr8構成包含連接於節點INT之第1端、及連接於節點INT2之第2端的電流鏡電路CM。具體而言，電晶體Tr7包含連接於節點INT之第1端及閘極、以及被供給電壓VDD之第2端。電晶體Tr8包含連接於節點INT2之第1端、被供給電壓VDD之第2端、及連接於節點INT之閘極。電壓VDD例如大於電壓VCLMP。 電晶體Tr9包含連接於節點INT2之第1端及閘極、以及接地之第2端。 電晶體Tr10包含連接於節點INT2之第1端、連接於節點N1之第2端、及被供給信號SW1之閘極。電晶體Tr11包含連接於節點INT2之第1端、連接於節點N1之第2端、及被供給信號SW1n之閘極。 電晶體Tr12包含連接於節點INT2之第1端、連接於節點N2之第2端、及被供給信號SW2之閘極。電晶體Tr13包含連接於節點INT2之第1端、連接於節點N1之第2端、及被供給信號SW1n之閘極。 電晶體Tr14～Tr23構成包含連接於節點N1之第1輸入端、連接於節點N2之第2輸入端、及連接於節點N3或N4之輸出端的比較電路COMP。於圖3中，將輸出端連接於節點N3之情形作為一例表示。 具體而言，電晶體Tr14包含接地之第1端、連接於電晶體Tr16之第1端的第2端、及連接於節點N1之閘極。電晶體Tr15包含接地之第1端、連接於電晶體Tr17之第1端的第2端、及連接於節點N2之閘極。電晶體Tr14之閘極及電晶體Tr15之閘極亦分別作為保存節點N1及N2之電壓值之電容器發揮功能。 電晶體Tr16包含連接於電晶體Tr18之第1端的第2端、及被供給信號SE之閘極。電晶體Tr17包含連接於電晶體Tr19之第1端的第2端、及被供給信號SE之閘極。 電晶體Tr18包含連接於節點N3之第2端、及連接於節點N4之閘極。電晶體Tr19包含連接於節點N4之第2端、及連接於節點N3之閘極。 電晶體Tr20包含連接於節點N3之第1端、被供給電壓VDD之第2端、及連接於節點N4之閘極。電晶體Tr21包含連接於節點N4之第1端、被供給電壓VDD之第2端、及連接於節點N3之閘極。 電晶體Tr22包含連接於節點N3之第1端、被供給電壓VDD之第2端、及被供給信號SE之閘極。電晶體Tr23包含連接於節點N4之第1端、被供給電壓VDD之第2端、及被供給信號SE之閘極。 再者，於圖3之例中，對感測放大器SA之輸出端連接於節點N3之情形進行了說明，但並不限於此，輸出端亦可連接於節點N4。 1.2關於動作 其次，對第1實施形態之半導體記憶裝置之動作進行說明。 1.2.1關於讀出動作 對第1實施形態之半導體記憶裝置之讀出動作進行說明。第1實施形態之半導體記憶裝置之讀出動作係應用自參照方式。自參照方式係如下方式，即，將自同一記憶胞MC寫入讀出對象之資料時之讀出結果與寫入預先規定之資料時之讀出結果進行比較。然後，判定該比較之結果係讀出對象之資料為資料"0"或"1"中之哪一個值。 圖4係用以說明第1實施形態之半導體記憶裝置之基於自參照方式之讀出動作的流程圖。於以下之說明中，將成為對記憶胞MC寫入、讀出之對象之資料稱為「對象資料」。又，將作為預先規定之資料而寫入至記憶胞MC之資料稱為「特定資料」。再者，於第1實施形態中，特定資料係應用資料"0"。 如圖4所示，於步驟ST10中，感測放大器SA自記憶胞MC讀出對象資料。於以下之說明中，亦將該讀出動作稱為「第1讀出動作」。 於步驟ST20中，感測放大器SA將與基於所讀出之對象資料之電流對應之資訊作為節點N1之電壓位準進行保存。 於步驟ST30中，寫入驅動器WD對記憶胞MC寫入特定資料。藉此，對象資料自記憶胞MC消失。 於步驟ST40中，感測放大器SA自記憶胞MC讀出特定資料。於以下之說明中，亦將該讀出動作稱為「第2讀出動作」。 於步驟ST50中，感測放大器SA將與基於所讀出之特定資料之電流對應之資訊作為節點N2之電壓位準進行保存。 於步驟ST60中，感測放大器SA將與基於對象資料之電流對應之電壓以及與基於特定資料之電流對應之電壓進行比較。感測放大器SA基於比較之結果，判定對象資料為資料"0"或"1"中之哪一個值。 藉由以上所述，利用自參照方式之讀出動作結束。 圖5係用以說明第1實施形態之半導體記憶裝置之讀出動作的時序圖。於圖5中，表示圖3所示之供給至SA/WD13之各種信號與讀出動作之關係。又，圖6及圖7分別係用以說明第1實施形態之半導體記憶裝置之第1讀出動作及第2讀出動作的模式圖。又，圖8係用以說明第1實施形態之半導體記憶裝置之比較動作的表格。於以下之說明中，一面按照圖5之時序圖並適當參照圖6～圖8，一面對讀出動作進行說明。 如圖5所示，自時刻t1至時刻t3執行第1讀出動作。 具體而言，於時刻t1，藉由供給"H(High，高)"位準之信號RE，從而電晶體Tr3及Tr6成為接通狀態。又，藉由供給"H"位準之信號RE1，從而電晶體Tr1成為接通狀態。另一方面，藉由供給"L(Low，低)"位準之信號RE2，從而電晶體Tr4成為斷開狀態。藉此，將節點INT及N0連接之電流路徑中經由電晶體Tr1～Tr3之電流路徑電性連接，但經由電晶體Tr4～Tr6之電流路徑被電性切斷。亦即，對節點N0經由電晶體Tr1～Tr3傳送電壓(VCLMP－Vth)。又，藉由供給"H"位準之信號SW1及"L"位準之信號SW1n，從而電晶體Tr10及Tr11成為接通狀態。另一方面，藉由供給"L"位準之信號SW2及"H"位準之信號SW2n，從而電晶體Tr12及Tr13成為斷開狀態。藉此，節點N1與節點INT2電性連接，但節點N2自節點INT2電性切斷。 藉由以如上方式進行動作，如圖6所示，於記憶胞MC中，第1讀出電流Icell1於經由電晶體Tr1～Tr3之電流路徑流動。又，電流鏡電路CM將第1讀出電流Icell1之鏡像電流Icell1m供給至節點INT2。鏡像電流Icell1m由電晶體Tr9進行電壓轉換，並傳送至節點N1。 返回至圖5，繼續對自參照方式之讀出動作進行說明。 於時刻t2，藉由供給"L"位準之信號SW1及"H"位準之信號SW1n，從而電晶體Tr10及Tr11成為斷開狀態。藉此，完成對節點N1供給鏡像電流Icell1m，而將與第1讀出電流Icell1建立有對應關係之電壓保存於節點N1。 於時刻t3，藉由供給"L"位準之信號RE，從而電晶體Tr3及Tr6成為斷開狀態。又，藉由供給"L"位準之信號RE1，從而電晶體Tr1成為斷開狀態。藉此，停止對記憶胞MC供給第1讀出電流Icell1，從而第1讀出動作結束。 繼而，自時刻t4至時刻t5，執行特定資料之寫入動作。 具體而言，於時刻t4，供給"H"位準之信號WE。藉此，寫入驅動器WD經由位元線BL及源極線/BL將寫入電流供給至記憶胞MC，而對記憶胞MC寫入特定資料。再者，於特定資料為資料"0"之情形時，寫入電流自源極線/BL流向位元線BL。 於時刻t5，藉由供給"L"位準之信號WE，從而寫入驅動器WD停止對記憶胞MC供給寫入電流。 藉由以如上方式進行動作，而將資料"0"作為特定資料寫入至記憶胞MC。 繼而，自時刻t6至時刻t8，執行第2讀出動作。 具體而言，於時刻t6，藉由供給"H"位準之信號RE，從而電晶體Tr3及Tr6成為接通狀態。又，藉由供給"H"位準之信號RE2，從而電晶體Tr4成為接通狀態。另一方面，藉由供給"L"位準之信號RE1，從而電晶體Tr1成為斷開狀態。藉此，將節點INT及N0連接之電流路徑中經由電晶體Tr4～Tr6之電流路徑電性連接，但經由電晶體Tr1～Tr3之電流路徑被電性切斷。亦即，對節點N0經由電晶體Tr4～Tr6傳送電壓(VCLMP－Vth)。又，藉由供給"H"位準之信號SW2及"L"位準之信號SW2n，從而電晶體Tr12及Tr13成為接通狀態。另一方面，藉由供給"L"位準之信號SW1及"H"位準之信號SW1n，從而電晶體Tr10及Tr11成為斷開狀態。藉此，節點N2與節點INT2電性連接，但節點N1自節點INT2電性切斷。 藉由以如上方式進行動作，如圖7所示，於記憶胞MC中，第2讀出電流Icell2於經由電晶體Tr4～Tr6之電流路徑中流動。又，電流鏡電路CM將第2讀出電流Icell2之鏡像電流Icell2m供給至節點INT2。鏡像電流Icell2m由電晶體Tr9進行電壓轉換，並傳送至節點N2。 返回至圖5，繼續對自參照方式之讀出動作進行說明。 於時刻t7，藉由供給"L"位準之信號SW2及"H"位準之信號SW2n，從而電晶體Tr12及Tr13成為斷開狀態。藉此，完成對節點N2供給鏡像電流Icell2m，而將與第2讀出電流Icell2建立有對應關係之電壓保存於節點N2。 於時刻t8，藉由供給"L"位準之信號RE，從而電晶體Tr3及Tr6成為斷開狀態。又，藉由供給"L"位準之信號RE2，從而電晶體Tr4成為斷開狀態。藉此，停止對記憶胞MC供給第2讀出電流Icell2，從而第2讀出動作結束。 繼而，於時刻t9以後，執行與基於對象資料之電流Icell1對應之電壓和與基於特定資料之電流Icell2對應之電壓之比較動作。 於時刻t9，藉由供給"H"位準之信號SE，從而電晶體Tr16及Tr17成為接通狀態，電晶體Tr22及Tr23成為斷開狀態。隨之，以電晶體Tr18～Tr21成為接通狀態之方式調整節點N3及N4之電壓。藉此，形成經由電晶體Tr20、Tr18、Tr16、及Tr14之電流路徑、及經由電晶體Tr21、Tr19、Tr17、及Tr15之電流路徑。 如圖8所示，於第1讀出電流Icell1大於第2讀出電流Icell2之情形時(Icell1＞Icell2)，節點N1之電壓大於節點N2(N1＞N2)。於該情形時，與經由電晶體Tr15之電流路徑相比，更多之電流於經由電晶體Tr14之電流路徑中流動。因此，節點N3之電壓小於節點N4之電壓，最終，節點N3被鎖存於"L"位準，節點N4被鎖存於"H"位準。感測放大器SA基於來自節點N3之輸出位準，判定記憶胞MC之資料。具體而言，感測放大器SA於節點N3為"L"位準之情形時，判定為自記憶胞MC讀出之資料為資料"0"。 另一方面，於第1讀出電流Icell1小於第2讀出電流Icell2之情形時(Icell1＜Icell2)，節點N1之電壓變得小於節點N2(N1＜N2)。於該情形時，與經由電晶體Tr14之電流路徑相比，更多之電流於經由電晶體Tr15之電流路徑中流動。因此，節點N3之電壓大於節點N4之電壓，最終，節點N3被鎖存於"H"位準，節點N4被鎖存於"L"位準。感測放大器SA於節點N3為"H"位準之情形時，判定為自記憶胞MC讀出之資料為資料"1"。 藉由以如上方式進行動作，能夠自記憶胞MC讀出資料。 1.3本實施形態之效果 圖9及圖10分別係用以說明相關技術之電路圖及圖解示意圖。於圖9中，表示相關技術中之電晶體Tr1～Tr6之電路構成。於圖10中，表示相關技術中之電晶體Tr2、Tr5、及記憶胞MC之動作點解析之圖解。 如圖9所示，於相關技術中，電晶體Tr2及Tr5係設置同等之尺寸者。又，對電晶體Tr5之閘極供給與電壓VCLMP不同之電壓VREF。電壓VREF可大於電壓VCLMP，亦可小於電壓VCLMP。再者，相關技術係於電壓VREF小於電壓VCLMP之情形時，與第1實施形態建立對應關係。再者，關於相關技術之其他構成，與第1實施形態中之圖3同等。藉由以如上方式構成，於相關技術中，藉由使用兩種不同之電壓VREF及VCLMP，能夠使於經由電晶體Tr2之電流路徑與經由電晶體Tr5之電流路徑中流動之電流不同。因此，能夠利用自參照方式自記憶胞MC讀出資料。 使用圖10對相關技術之詳細情況進行說明。於圖10中，直線L0表示施加至被寫入有資料"0"之記憶胞MC之第1端之胞施加電壓V與於施加有該胞施加電壓V之情形時流動之胞電流I的關係。直線L1表示施加至被寫入有資料"1"之記憶胞MC之第1端的胞施加電壓V與於施加有該胞施加電壓V之情形時流動之胞電流I的關係。又，曲線Lclmp表示流至電晶體Tr2之電流與該電流流經電晶體Tr2時電晶體Tr2之第1端之電壓(VCLMP－Vth)的關係。曲線Lref表示流至電晶體Tr5之電流與該電流流經電晶體Tr5時電晶體Tr5之第1端之電壓(VREF－Vth)的關係。 如圖10所示，於電流經由包含電晶體Tr2之電流路徑而流至記憶胞MC之情形時，流經電晶體Tr2之電流及胞電流I、以及電晶體Tr2之第1端之電壓(VCLMP－Vth)及胞施加電壓V一致。因此，第1讀出動作中之胞電流I及胞施加電壓V對應於直線L0及曲線Lclmp之交點P0、或直線L1及曲線Lclmp之交點P1。更具體而言，胞電流I及胞施加電壓V於記憶胞MC之資料為資料"0"之情形時，對應於交點P0，於記憶胞MC之資料為資料"1"之情形時，對應於交點P1。 同樣地，於電流經由包含電晶體Tr5之電流路徑而流至記憶胞MC之情形時，流經電晶體Tr5之電流及胞電流I、以及電晶體Tr5之第1端之電壓(VREF－Vth)及胞施加電壓V一致。因此，第2讀出動作中之胞電流I及胞施加電壓V對應於直線L0及曲線Lref之交點Q。再者，由於電壓VCLMP大於電壓VREF，故而對應於交點Q之胞電流Icell2小於對應於交點P0之胞電流Icell(資料"0")。 因此，於相關技術中，藉由以對應於交點Q之胞電流Icel2大於對應於交點P1之胞電流Icell1(資料"1")之方式設定電壓VREF及VCLMP，而能夠基於圖8所示之關係，讀出記憶胞MC之資料。再者，就確保感測裕度之觀點而言，對應於交點Q之胞電流Icell2較理想為成為分別對應於交點P0及P1之胞電流Icell1之中間。 然而，如上所述，電晶體Tr2及Tr5具有同一尺寸，且分別由不同之電壓VCLMP及VREF驅動。因此，曲線Lref及曲線Lclmp具有如下關係，即，若於曲線圖上相互沿電壓方向平行移動則一致。即，於曲線Lclmp中胞電流I成為"0"之點V0clmp與於曲線Lref中胞電流I成為"0"之點V0ref不同。於該情形時，有如下可能性：若曲線Lref及Lclmp於電壓方向上偏移，則無法確保交點Q與交點P0及P1之關係性。亦即，於相關技術中，有如下可能性：於因伴隨著製造誤差及溫度變動等因素之電晶體Tr2及Tr5之閾值電壓Vth之變動、或伴隨著IR壓降之接地電壓VSS之變動，而導致曲線Lref及Lclmp於電壓方向上發生偏移之情形時，無法確保交點Q與交點P0及P1之關係性。因此，於相關技術中，有可能相對於動作環境之變動無法穩固地確保感測裕度。 另一方面，於第1實施形態之半導體記憶裝置中，電晶體Tr2及Tr5具有互不相同之尺寸，且實質上由同一電壓VREF驅動。因此，相對於動作環境之變動能夠穩固地確保感測裕度。 圖11係用以說明第1實施形態之半導體記憶裝置之效果的圖解示意圖。圖11表示第1實施形態中之電晶體Tr2、Tr5、及記憶胞MC之動作點解析之圖解。 於圖11中，曲線Lclmp_n表示流至電晶體Tr2之電流與該電流流經電晶體Tr2時之電晶體Tr2之第1端之電壓(VCLMP－Vth)的關係。曲線Lclmp_m表示流至電晶體Tr5之電流與該電流流經電晶體Tr5時之電晶體Tr5之第1端之電壓(VCLMP－Vth)的關係。再者，直線L0及L1由於與圖10相同，故而省略說明。 如圖11所示，第1讀出動作中之胞電流I及胞施加電壓V對應於直線L0及曲線Lclmp_n之交點P0n、或直線L1及曲線Lclmp_n之交點P1n。更具體而言，胞電流I及胞施加電壓V於記憶胞MC之資料為資料"0"之情形時，對應於交點P0n，於記憶胞MC之資料為資料"1"之情形時，對應於交點P1n。同樣地，第2讀出動作中之胞電流I及胞施加電壓V對應於直線L0及曲線Lclmp_m之交點Qm。再者，由於電晶體Tr5之尺寸(W/L)m小於電晶體Tr2之尺寸(W/L)n，故而對應於交點Qm之胞電流Icell2小於對應於交點P0n之胞電流Icell1(資料"0")。 因此，於第1實施形態中，藉由以對應於交點Qm之胞電流Icell2大於對應於交點P1n之胞電流Icell(資料"1")之方式設定電壓VCLMP、以及電晶體Tr2及T5之尺寸，而能夠基於圖8所示之關係，讀出記憶胞MC之資料。再者，就確保感測裕度之觀點而言，對應於交點Qm之胞電流Icell2較理想為成為分別對應於交點P0n及P1n之胞電流Icell1之中間。 如上所述，具有互不相同之尺寸之電晶體Tr2及Tr5分別實質上由同一電壓VCLMP驅動。因此，曲線Lclmp_m具有使Lclmp_n於電流方向上伸縮而獲得之相似關係。即，曲線Lclmp_m及Lcomp_n之電流成為"0"之點V0clmp一致。於該情形時，即便曲線Lclmp_n及Lclmp_m於電壓方向上偏移，亦會確保交點Qm與交點P0n及P1n之關係性。亦即，於第1實施形態中，即便於因伴隨著製造誤差及溫度變動等因素之電晶體Tr2及Tr5之閾值電壓Vth之變動、或伴隨著IR壓降之接地電壓VSS之變動，而導致曲線Lclmp_n及Lclmp_m於電壓方向上發生偏移之情形時，亦能夠確保交點Qm與交點P0n及P1n之關係性。因此，能夠相對於動作環境穩固地確保自參照方式中之感測裕度。 2.變化例等 又，第1實施形態之半導體記憶裝置並不限於上述例，而能夠應用各種變化例。 2.1第1變化例 於第1實施形態中，對寫入資料"0"作為特定資料之情形進行了說明，但並不限於此。亦即，特定資料亦可寫入資料"1"。於該情形時，電晶體Tr2之尺寸(W/L)n係以小於電晶體Tr5之尺寸(W/L)m之方式設計((W/L)n＜(W/L)m)。 圖12係用以說明第1實施形態之第1變化例之半導體記憶裝置之效果的圖解示意圖。圖12表示第1實施形態之第1變化例中之電晶體Tr2、Tr5、及記憶胞MC之動作點解析之圖解。 於圖12中，曲線Lclmp_m表示流至電晶體Tr2之電流與該電流流經電晶體Tr2時之電晶體Tr2之第1端之電壓(VCLMP－Vth)的關係。曲線Lclmp_m表示流至電晶體Tr5之電流與該電流流經電晶體Tr5時之電晶體Tr5之第1端之電壓(VCLMP－Vth)的關係。 如圖12所示，關於第1讀出曲線Lclmp_m，由於電晶體Tr5之尺寸(W/L)m大於電晶體Tr2之尺寸(W/L)n，故而對應於交點Qm之胞電流Icell2大於對應於交點P1n之胞電流Icell1(資料"1")。 因此，於第1實施形態之第1變化例中，以對應於交點Qm之胞電流Icell2小於對應於交點P0n之胞電流Icell1(資料"0")之方式設定電壓VCLMP、以及電晶體Tr2及T5之尺寸。藉此，能夠基於圖8所示之關係，讀出記憶胞MC之資料。 2.2.第2變化例 又，於第1實施形態中，對如下情形進行了說明，即，對電晶體Tr3及Tr6共通地供給信號RE，對電晶體Tr1及Tr4分別供給信號RE1及RE2，但並不限於此。亦即，電晶體Tr1及Tr4之功能與電晶體Tr3及Tr6之功能能夠互換。 圖13係用以說明第1實施形態之第2變化例之半導體記憶裝置之構成的電路圖。如圖13所示，對電晶體Tr1之閘極、及電晶體Tr4之閘極共通地供給信號RE。對電晶體Tr3之閘極供給信號RE1，對電晶體Tr6之閘極供給信號RE2。關於其他構成，與第1實施形態相同。 藉由以如上方式構成，第1實施形態之第2變化例之半導體記憶裝置能夠與第1實施形態同樣地動作，進而，能夠發揮與第1實施形態相同之效果。 2.3.第3變化例 又，關於第1實施形態之半導體記憶裝置，對電晶體Tr2及Tr5分別為尺寸不同之1個電晶體之例進行了說明，但並不限於此。 具體而言，如圖14所示，電晶體Tr2及Tr5亦可分別為具有同一尺寸之N個電晶體群Tr2(Tr2-1、Tr2-2、…、及Tr-N)、以及M個電晶體群Tr5(Tr5-1、Tr5-2、…、及Tr5-M)。再者，電晶體Tr2-1～Tr2-N、及Tr3-1～Tr3-M例如具有同一尺寸。此處，M及N例如為互不相同之任意自然數。 於該情形時，電晶體群Tr2之各電晶體包含共通地連接於電晶體Tr1之第2端的第1端、共通地連接於電晶體Tr3之第1端的第2端、及被共通地供給電壓VCLMP之閘極。又，電晶體群Tr5之各電晶體包含共通地連接於電晶體Tr4之第2端的第1端、共通地連接於電晶體Tr3之第1端的第2端、及被共通地供給電壓VCLMP之閘極。亦即，電晶體群Tr2內之N個電晶體Tr2-1～Tr2-N在電晶體Tr1之第2端與電晶體Tr3之第1端之間並聯連接。又，電晶體群Tr5內之M個電晶體Tr5-1～Tr5-M在電晶體Tr4之第2端與電晶體Tr6之第1端之間並聯連接。 藉由以如上方式構成，電晶體群Tr2及Tr5藉由將不同數量之電晶體並聯連接，而能夠視為不同尺寸之合成電晶體。藉此，例如能夠藉由調整構成電晶體群Tr2及Tr5之電晶體之數量，而變更能夠達成最佳感測裕度之電晶體群Tr2及Tr5之尺寸。因此，能夠根據半導體記憶裝置之製造偏差，針對每個半導體記憶裝置設定最佳之感測裕度。 2.4.其他 又，對第1實施形態之半導體記憶裝置係應用磁阻效應元件22作為電阻性記憶元件之磁記憶裝置之情形進行了說明，但並不限於此。具體而言，例如，亦能應用於具有如下元件之半導體記憶裝置，上述元件係如ReRAM(Resistive Random Access Memory，電阻性隨機存取記憶體)、PCRAM(Phase-Change Random Access Memory，相變隨機存取記憶體)等般利用電阻變化記憶資料。 又，亦能應用於具有如下元件之半導體記憶裝置，上述元件係無論揮發性記憶體抑或非揮發性記憶體，均能夠利用伴隨著電流或電壓之供給之電阻變化而記憶資料，或者，藉由將伴隨著電阻變化之電阻差轉換為電流差或電壓差而進行所記憶之資料之讀出。 對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且能夠在不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有以日本專利申請案2017-49983號(申請日：2017年3月15日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧半導體記憶裝置
11‧‧‧記憶胞陣列
12‧‧‧電流吸收器
13‧‧‧感測放大器及寫入驅動器
14‧‧‧列解碼器
15‧‧‧頁緩衝器
16‧‧‧輸入輸出電路
17‧‧‧控制部
21‧‧‧選擇電晶體
22‧‧‧磁阻效應元件
23‧‧‧記憶層
24‧‧‧隧道勢壘層
25‧‧‧參照層
A1‧‧‧箭頭
A2‧‧‧箭頭
BL‧‧‧位元線
/BL‧‧‧源極線
CM‧‧‧電流鏡電路
COMP‧‧‧比較電路
I‧‧‧胞電流
Icell1‧‧‧第1讀出電流
Icell2‧‧‧胞電流
Icell1m‧‧‧鏡像電流
Icell2m‧‧‧鏡像電流
INT‧‧‧節點
INT2‧‧‧節點
L‧‧‧閘極長度
L0‧‧‧直線
L1‧‧‧直線
Lclmp‧‧‧曲線
Lclmp_m‧‧‧曲線
Lclmp_n‧‧‧曲線
Lref‧‧‧曲線
MC‧‧‧記憶胞
N0‧‧‧節點
N1‧‧‧節點
N2‧‧‧節點
N3‧‧‧節點
N4‧‧‧節點
P0‧‧‧交點
P0n‧‧‧交點
P1‧‧‧交點
P1n‧‧‧交點
Q‧‧‧交點
Qm‧‧‧交點
RE‧‧‧信號
RE1‧‧‧信號
RE2‧‧‧信號
SA‧‧‧感測放大器
SE‧‧‧信號
ST10‧‧‧步驟
ST20‧‧‧步驟
ST30‧‧‧步驟
ST40‧‧‧步驟
ST50‧‧‧步驟
ST60‧‧‧步驟
SW1‧‧‧信號
SW1n‧‧‧信號
SW2‧‧‧信號
SW2n‧‧‧信號
Tr1‧‧‧電晶體
Tr2‧‧‧電晶體
Tr2-1～Tr2-N‧‧‧電晶體
Tr3‧‧‧電晶體
Tr4‧‧‧電晶體
Tr5‧‧‧電晶體
Tr5-1～Tr5-M‧‧‧電晶體
Tr6‧‧‧電晶體
Tr7‧‧‧電晶體
Tr8‧‧‧電晶體
Tr9‧‧‧電晶體
Tr10‧‧‧電晶體
Tr11‧‧‧電晶體
Tr12‧‧‧電晶體
Tr13‧‧‧電晶體
Tr14‧‧‧電晶體
Tr15‧‧‧電晶體
Tr16‧‧‧電晶體
Tr17‧‧‧電晶體
Tr18‧‧‧電晶體
Tr19‧‧‧電晶體
Tr20‧‧‧電晶體
Tr21‧‧‧電晶體
Tr22‧‧‧電晶體
Tr23‧‧‧電晶體
t1‧‧‧時刻
t2‧‧‧時刻
t3‧‧‧時刻
t4‧‧‧時刻
t5‧‧‧時刻
t6‧‧‧時刻
t7‧‧‧時刻
t8‧‧‧時刻
t9‧‧‧時刻
V‧‧‧胞施加電壓
V0clmp‧‧‧點
V0ref‧‧‧點
VCLMP‧‧‧電壓
VDD‧‧‧電壓
VREF‧‧‧電壓
VSS‧‧‧接地電壓
W‧‧‧閘極寬度
WD‧‧‧寫入驅動器
WE‧‧‧信號
WL‧‧‧字元線
圖1係用以說明第1實施形態之半導體記憶裝置之構成的方塊圖。 圖2係用以說明第1實施形態之半導體記憶裝置之記憶胞之構成的模式圖。 圖3係用以說明第1實施形態之半導體記憶裝置之感測放大器及寫入驅動器之構成的電路圖。 圖4係用以說明第1實施形態之半導體記憶裝置之讀出動作的流程圖。 圖5係用以說明第1實施形態之半導體記憶裝置之讀出動作的時序圖。 圖6係用以說明第1實施形態之半導體記憶裝置之第1讀出動作的模式圖。 圖7係用以說明第1實施形態之半導體記憶裝置之第2讀出動作的模式圖。 圖8係用以說明第1實施形態之半導體記憶裝置之比較動作的表格。 圖9係用以說明相關技術之電路圖。 圖10係用以說明相關技術之圖解示意圖。 圖11係用以說明第1實施形態之半導體記憶裝置之效果的圖解示意圖。 圖12係用以說明第1實施形態之第1變化例之半導體記憶裝置之效果的圖解示意圖。 圖13係用以說明第1實施形態之第2變化例之半導體記憶裝置之構成的電路圖。 圖14係用以說明第1實施形態之第3變化例之半導體記憶裝置之構成的電路圖。

Claims (14)

  1. 一種半導體記憶裝置，其具備： 記憶胞，其包含能夠保存資料之電阻性記憶元件； 感測放大器，其自上述記憶胞讀出資料； 第1電晶體及第2電晶體，其等並聯連接在電性連接於上述記憶胞之第1節點與電性連接於上述感測放大器之第2節點之間，包含被供給第1電壓之閘極，且具有互不相同之尺寸；以及 開關電路，其經由上述第1電晶體或上述第2電晶體中之任一者，將上述第1節點及上述第2節點之間電性連接；且 上述感測放大器將第1電流與第2電流進行比較，上述第1電流係經由上述第1電晶體被供給至上述記憶胞，上述第2電流係經由上述第2電晶體以與上述第1電流不同之時序被供給至上述記憶胞。
  2. 如請求項1之半導體記憶裝置，其中上述開關電路進而具備： 第3電晶體，其包含電性連接於上述第1電晶體之第1端的第1端、及電性連接於上述第1節點之第2端； 第4電晶體，其包含電性連接於上述第2電晶體之第1端的第1端、及電性連接於上述第1節點之第2端； 第5電晶體，其包含電性連接於上述第1電晶體之第2端的第1端、及電性連接於上述第2節點之第2端；以及 第6電晶體，其包含電性連接於上述第2電晶體之第2端的第1端、及電性連接於上述第2節點之第2端。
  3. 如請求項2之半導體記憶裝置，其中 上述開關電路係 於上述第3電晶體為接通狀態且上述第4電晶體為斷開狀態時，將上述第1電流供給至上述記憶胞， 於上述第3電晶體為斷開狀態且上述第4電晶體為接通狀態時，將上述第2電流供給至上述記憶胞。
  4. 如請求項3之半導體記憶裝置，其中上述開關電路於上述第5電晶體及上述第6電晶體均為接通狀態時，將上述第1電流及上述第2電流以互不相同之時序供給至上述記憶胞。
  5. 如請求項2之半導體記憶裝置，其中 上述開關電路係 於上述第5電晶體為接通狀態且上述第6電晶體為斷開狀態時，將上述第1電流供給至上述記憶胞， 於上述第5電晶體為斷開狀態且上述第6電晶體為接通狀態時，將上述第2電流供給至上述記憶胞。
  6. 如請求項5之半導體記憶裝置，其中 上述開關電路於上述第3電晶體及上述第4電晶體均為接通狀態時，將上述第1電流及上述第2電流以互不相同之時序供給至上述記憶胞。
  7. 如請求項1之半導體記憶裝置，其 進而具備對上述記憶胞寫入資料之寫入電路，且 上述寫入電路於上述第1電流被供給至上述記憶胞之後且上述第2電流被供給至上述記憶胞之前，對上述記憶胞寫入預先規定之資料。
  8. 如請求項7之半導體記憶裝置，其中上述第1電晶體之尺寸大於上述第2電晶體之尺寸。
  9. 如請求項8之半導體記憶裝置，其中 上述感測放大器係 於上述比較之結果係判定為上述第1電流大於上述第2電流之情形時，自上述記憶胞讀出與上述預先規定之資料相同之資料， 於判定為上述第1電流小於上述第2電流之情形時，自上述記憶胞讀出與上述預先規定之資料不同之資料。
  10. 如請求項7之半導體記憶裝置，其中上述第1電晶體之尺寸小於上述第2電晶體之尺寸。
  11. 如請求項10之半導體記憶裝置，其中 上述感測放大器係 於上述比較之結果係判定為上述第1電流大於上述第2電流之情形時，自上述記憶胞讀出與上述預先規定之資料不同之資料， 於判定為上述第1電流小於上述第2電流之情形時，自上述記憶胞讀出與上述預先規定之資料相同之資料。
  12. 如請求項1之半導體記憶裝置，其中上述第1電晶體之尺寸及上述第2電晶體之尺寸包含閘極長度及閘極寬度。
  13. 如請求項1之半導體記憶裝置，其中上述第1電晶體及上述第2電晶體分別包含複數個電晶體，該複數個電晶體並聯連接於上述第1節點與上述第2節點之間，且被供給上述第1電壓。
  14. 如請求項1之半導體記憶裝置，其中上述電阻性記憶元件包含磁阻效應元件。
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