KR20160005990A - 벌크 바이어스 제어 기능을 갖는 반도체 집적 회로 장치 및 그 구동방법 - Google Patents

벌크 바이어스 제어 기능을 갖는 반도체 집적 회로 장치 및 그 구동방법 Download PDF

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Abstract

벌크 바이어스 제어 기능을 갖는 반도체 집적 회로 장치에 관한 것으로, 반도체 집적 회로 장치는, 파워 업 구간시, PMOS 트랜지스터의 벌크 전압으로서 제 1 외부 전압이 출력되도록 구성되고, 파워 다운 모드시, 상기 PMOS 트랜지스터의 벌크 전압으로서 상기 제 1 외부 전압보다 높은 레벨의 제 2 외부 전압이 출력되도록 구성된다.

Description

벌크 바이어스 제어 기능을 갖는 반도체 집적 회로 장치 및 그 구동방법{Semiconductor Integrated Circuit Device Having Function For Controlling Bulk Bias And Method of Operating The Same}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 벌크 바이어스 제어 기능을 갖는 반도체 집적 회로 장치에 관한 것이다.
근래 들어, 반도체 디바이스가 점차 스케일링-다운(Scaling-down)되면서 트랜지스터의 밀도가 급속히 증가하였으며 전력 소모의 감소를 위해 사용 전압도 점점 낮아지고 있다. 낮은 전압 레벨로 보다 향상된 천이 속도를 얻기 위해서 문턱 전압도 점점 낮아지게 되었는데, 이로 인해 서브 문턱 누설(Sub-threshold leakage)이 새로운 문제로 부각되었다.
누설 전류를 줄이기 위하여, 반도체 집적 회로 장치, 예를 들어, 반도체 메모리 장치는 파워 다운 모드시 트랜지스터의 벌크(bulk)에 소스 전압 보다 절대 값이 큰 전압이 제공될 것이 요구되고 있다.
현재, 소스 전압으로 외부 전압(VDD)이 인가되는 PMOS 트랜지스터는 벌크 바이어스로서 상기 외부 전압 보다 큰 레벨의 승압 전압(VPP_EXT)이 인가되고, 소스 전압으로 그라운드 전압(VSS)이 인가되는 NMOS 트랜지스터는 벌크 바이어스로서 네가티브 전압(VNN)이 인가될 수 있다.
그런데, 파워 업 구간시, 외부 전압(VDD) 및 승압 전압 제 1 외부 전압 및 제 2 외부 전압의 비정상적인 입력이 발생될 수 있으며, 이로 인해, 램프업 구간시 벌크 전압에 비정상적인 전압이 인가되어, 벌크 전압 역전 현상이 발생되어 다량의 누설 전류가 발생될 수 있다.
본 발명은 누설 전류를 줄일 수 있는 반도체 집적 회로 장치를 제공할 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 파워 업 구간시, PMOS 트랜지스터의 벌크 전압으로서 제 1 외부 전압이 출력되도록 구성되고, 파워 다운 모드시, 상기 PMOS 트랜지스터의 벌크 전압으로서 상기 제 1 외부 전압보다 높은 레벨의 제 2 외부 전압이 출력되도록 구성된다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 파워 업 구간시, 벌크 바이어스 인에이블 신호 및 누설 신호에 응답하여, PMOS 트랜지스터의 벌크 전압으로서 제 1 외부 전압이 출력되도록 구성되고, 파워 다운 모드시, 상기 PMOS 트랜지스터의 벌크 전압으로서 상기 제 1 외부 전압보다 높은 레벨의 제 2 외부 전압이 출력되도록 구성된 PMOS 벌크 바이어스 생성블록; 및 상기 파워 업 구간시, 상기 벌크 바이어스 인에이블 신호에 응답하여 NMOS 트랜지스터의 벌크 전압으로서 접지 전압이 출력되도록 구성되고, 상기 파워 다운 모드시, 상기 NMOS 트랜지스터의 벌크 전압으로서 상기 접지 전압 보다 절대값이 큰 네가티브 전압이 출력되도록 구성된 NMOS 벌크 바이어스 생성블록을 포함한다.
상기 PMOS 벌크 바이어스 생성블록은, 상기 벌크 바이어스 인에이블 신호 및 상기 누설 신호에 응답하여, 상기 파워 업 구간에 누설이 발생되는 경우 인에이블되는 제 1 제어 신호를 생성하는 제 1 벌크 바이어스 제어부; 상기 벌크 바이어스 인에이블 신호, 상기 누설 신호 및 파워 업 신호에 응답하여, 상기 파워 다운 모드시 인에이블되는 제 2 제어 신호를 생성하는 제 2 벌크 바이어스 제어부; 상기 파워 업 구간시 상기 제 2 제어 신호가 디스에이블되도록 스트랩핑하는 제 3 벌크 바이어스 제어부; 및 상기 제 1 제어 신호에 응답하여 상기 제 1 외부 전압을 출력하도록 구성되고 상기 제 2 제어 신호에 응답하여 상기 제 2 외부 전압을 출력하도록 구성되는 출력부를 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 구동방법은, 파워 업 구간 동안 PMOS 트랜지스터의 벌크에 제 1 외부 전압을 제공한다음, 파워 다운 모드 동안 상기 PMOS 트랜지스터의 벌크에 상기 제 1 외부 전압 보다 높은 제 2 외부 전압을 제공한다.
본 실시예에 따르면, 이종 전압원을 이용하는 반도체 집적 회로 장치의 PMOS 트랜지스터의 벌크 전압은 어떠한 모드에서도 소스 전압 보다 크거나 동일한 레벨이 인가될 수 있다. 그러므로, 소스 전압이 벌크 전압을 역전하여 발생되는 누설 전류를 줄일 수 있다.
도 1 및 도 2는 본 발명의 일실시예에 따른 파워 업 구간에서의 전압 인가에 따른 누설 신호 및 파워 업 신호를 보여주기 위한 그래프이다.
도 3은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 블록도이다.
도 4는 도 3의 PMOS 벌크 바이어스 생성블록을 보여주는 블록도이다.
도 5는 도 3의 PMOS 벌크 바이어스 생성블록의 내부 회로도이다.
도 6은 본 발명의 일 실시예에 따른 외부 벌크 바이어스 발생부를 보여주는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 누설 감지 회로부를 보여주는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 NMOS 벌크 바이어스 생성블록을 보여주는 블록도이다.
이하, 본 발명의 실시예에 대하여, 첨부된 도면을 이용하여 자세히 설명하도록 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
제 1 외부 전압(VDD) 및 제 2 외부 전압(VPP_EXT)은 도 1 및 도 2에 도시된 바와 같이, 파워 업 구간에서 비정상적으로 발생될 수 있다. 즉, 도 1에 도시된 바와 같이, 파워 업 구간에서 제 2 외부 전압(VPP_EXT)은 정상적으로 발생되나 제 1 외부 전압(VDD)이 정상적으로 발생되지 않을 수 있고, 도 2에 도시된 바와 같이, 제 1 외부 전압(VDD)은 정상적으로 발생되나, 제 2 외부 전압(VPP_EXT)이 발생되지 않을 수 있다. 이와 같은 비정상적인 전압 발생은 회로 라인의 로딩 캐패시터 등에 의해 기인될 수 있으며, 비정상적인 전압 발생에 따라, PMOS 트랜지스터내에서 다량의 누설 전류가 발생될 수 있다. 여기서, 상기 제 1 및 제 2 외부 전압(VDD, VPP_EXT)는 각각 외부로부터 제공되는 전압일 수 있으며, 상기 제 1 외부 전압(VDD)보다 큰 레벨을 갖는 제 2 외부 전압(VPP_EXT)은 제 1 외부 전압(VDD)을 승압시켜 만들어진 전압일 수도 있다.
이와 같은 문제점을 해결하기 위하여, 본 실시예에 따른 반도체 집적 회로 장치(100)는 도 3에 도시된 바와 같이, PMOS 벌크 바이어스 생성 블록(200) 및 NMOS 벌크 바이어스 생성 블록(300)을 포함하도록 구성한다.
PMOS 벌크 바이어스 생성 블록(200)은 PMOS 트랜지스터의 벌크 바이어스(VPMOSB)을 생성하도록 구성되며, NMOS 벌크 바이어스 생성 블록(300)은 NMOS 트랜지스터의 벌크 바이어스(VNMOSB)을 생성하도록 구성된다.
도 4 및 도 5를 참조하면, PMOS 벌크 바이어스 생성 블록(200)은 제 1 벌크 바이어스 제어부(210), 제 2 벌크 바이어스 제어부(230), 제 3 벌크 바이어스 제어부(250) 및 출력부(270)로 구성될 수 있다.
제 1 벌크 바이어스 제어부(210)는 파워 업 구간시 벌크 바이어스를 제어하도록 구성된다. 제 1 벌크 바이어스 제어부(210)는 벌크 바이어스 인에이블 신호(DBBEN) 및 누설 신호(LEAKOFFB)에 응답하여, 제 1 제어 신호(S0)를 생성할 수 있다. 벌크 바이어스 인에이블 신호(DBBEN)는 파워 다운 모드에서만 하이로 인에이블되고, 로우 레벨로 디폴트(default)되어 있다. 누설 신호(LEAKOFFB)는 제 1 외부 전압(VDD) 및 제 2 외부 전압(VPP_EXT)의 비정상 구동시 로우로 인에이블될 수 있다. 제 1 벌크 바이어스 제어부(210)는 벌크 바이어스 인에이블 신호(DBBEN) 및 누설 신호(LEAKOFFB)를 앤드(AND) 연산하여, 제 1 제어 신호(S0)를 생성할 수 있다. 예를 들어, 제 1 제어 신호 생성부(220)는 벌크 바이어스 인에이블 신호(DBBEN) 및 누설 신호(LEAKOFFB)를 입력받는 낸드 게이트(NAND) 및 상기 낸드 게이트(NAND)의 출력을 반전시키는 제 1 인버터(IN1)를 포함할 수 있다.
제 2 벌크 바이어스 제어부(230)는 파워 다운 모드시 벌크 바이어스를 제어하도록 구성된다. 제 2 벌크 바이어스 제어부(230)는 벌크 바이어스 인에이블 신호(DBBEN), 누설 신호(LEAKOFFB) 및 파워 업 신호(PWRUPB)에 응답하여, 제 2 제어 신호(S2)를 생성할 수 있다. 제 2 벌크 바이어스 제어부(230)는 입력 신호 생성부(231) 및 제어 신호 출력부(235)를 포함할 수 있다.
입력 신호 생성부(231)는 제 2 인버터(IN2) 및 노어 게이트(NOR)를 포함할 수 있다. 제 2 인버터(IN2)는 누설 신호(LEAKOFFB)를 반전시키도록 연결되고, 노어 게이트(NOR)는 반전된 누설 신호(LEAKOFFB) 및 상기 낸드 게이트(NAND)의 출력 신호를 입력받아 노어 연산을 수행하여, 입력 신호(S1)를 생성하도록 구성된다.
제어 신호 출력부(235)는 입력 신호 생성부(231)에서 출력되는 상기 입력 신호(S1) 및 파워 업 신호(PWRUPB)에 응답하여, 제 2 제어 신호(S2)를 생성할 수 있다. 제어 신호 출력부(235)는 제 2 외부 전압 터미널(VPP_EXT)과 접지 전압 터미널(VSS) 사이에 직렬로 연결된 제 1 PMOS 트랜지스터(P1), 제 2 PMOS 트랜지스터(P2) 및 제 1 NMOS 트랜지스터(N1)를 포함할 수 있다. 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)는 상기 입력 신호(S1)에 응답하여 구동되고, 제 2 PMOS 트랜지스터(P2)는 파워 업 신호(PWRUPB)에 응답하여 구동될 수 있다. 여기서, 상기 파워 업 신호(PWRUPB)는 상기 도 1 및 도 2에 도시된 바와 같이, 제 1 외부 전압(VDD)에 의존하여 발생될 수 있다. 그러므로, 도 1의 상태에서는 파워 업 신호(PWRUPB)는 실제적으로 제 1 외부 전압(VDD)이 발생될 때, 하이로 인에이블되고, 도 2의 상태에서의 파워 업 신호(PWRUPB)는 파워 업 구간에서 하이로 인에이블될 수 있다.
본 실시예에서 제어 신호 출력부(235)를 구성하는 제 1 및 제 2 PMOS 트랜지스터(P1,P2)의 벌크에 모디파이된 외부 벌크 바이어스(EXTBL)가 입력될 수 있으며, 제 1 NMOS 트랜지스터(N1)의 벌크는 접지 터미널(VSS)에 연결될 수 있다.
모디파이된 외부 벌크 바이어스(EXTBL)는 도 6에 도시된 외부 벌크 바이어스 발생부(400)에서 생성될 수 있다. 외부 벌크 바이어스 발생부(400)는 제 1 PMOS 트랜지스터(PM1) 및 제 2 PMOS 트랜지스터(PM2)를 포함할 수 있다.
제 1 PMOS 트랜지스터(PM1)의 소스는 제 2 외부 전압 터미널(VPP_EXT)과 연결되고, 그것의 드레인은 출력 노드(ND2)에 연결되며, 그것의 게이트는 제 1 외부 전압 터미널(VDD)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 소스는 상기 출력 노드(ND2)와 연결되고, 그것의 드레인은 제 1 외부 전압 터미널(VDD)과 연결되며, 그것의 게이트는 제 2 외부 전압 터미널(VPP_EXT)에 연결될 수 있다. 제 1 저항(R1)은 제 1 외부 전압 터미널(VDD)과 제 1 PMOS 트랜지스터(PM1)의 게이트 사이에 연결될 수 있고, 제 2 저항(R2)은 제 2 외부 전압 터미널(VPP_EXT)과 제 2 PMOS 트랜지스터(PM2)의 게이트 사이에 연결될 수 있다.
외부 벌크 바이어스 발생부(400)는 상술된 도 1과 같이, 파워 업 구간에서 제 1 외부 전압(VDD)이 발생되지 않고, 제 2 외부 전압(VPP_EXT)만이 출력되는 경우, 제 1 외부 전압(VDD)이 실제적으로 로우 레벨에 해당하므로 제 1 PMOS 트랜지스터(PM1)가 구동된다. 이에 따라, 외부 벌크 바이어스(EXTBL)로서 제 2 외부 전압(VPP_EXT)이 출력된다. 또한, 도 2와 같이 파워 업 구간에서 제 2 외부 전압(VPP_EXT)이 발생되지 않고, 제 1 외부 전압(VDD)만이 정상 출력되는 경우, 제 2 외부 전압(VPP_EXT)이 실제적으로 로우 레벨에 해당하므로, 제 2 PMOS 트랜지스터(PM2)가 구동되어 외부 벌크 바이어스(EXTBL)로서 제 1 외부 전압(VDD)이 출력된다.
이에 따라, 벌크 바이어스 생성 블록을 구성하는 PMOS 트랜지스터들까지도 모디파이된 외부 벌크 바이어스가 제공됨에 따라, 비정상 전압 인가로 인한 누설 전류를 추가로 방지할 수 있다.
제 3 벌크 바이어스 제어부(250)는 파워 업 구간시 부수적으로 발생될 수 있는 누설 전류를 원천 방지하기 위하여 설계될 수 있다. 제 3 벌크 바이어스 제어부(250)는 제 2 외부 전압(VPP_EXT)에 응답하여 상기 제 2 제어 신호(S2)의 레벨을 제어하도록 구성된다. 제 2 벌크 바이어스 제어부(250)는 예를 들어 제 2 외부 전압(VPP_EXT)에 응답하여 구동되는 PMOS 트랜지스터(P3)로 구성될 수 있다. PMOS 트랜지스터(P3)는 제 2 외부 전압(VPP_EXT)에 응답하여 제 1 외부 전압(VDD)을 상기 제 2 제어 신호(S2)에 전달하도록 구성될 수 있다. 이때, PMOS 트랜지스터(P3)의 벌크 바이어스로서 외부 벌크 바이어스(EXTBL)가 제공될 수 있다.
출력부(270)는 제 1 스위칭부(271) 및 제 2 스위칭부(273)를 포함할 수 있다. 제 1 스위칭부(271)는 제 1 제어 신호(S0)에 응답하여, 제 1 외부 전압(VDD)을 벌크 바이어스(VPMOSB)로서 출력하는 PMOS 트랜지스터(P4)일 수 있다. 상기 PMOS 트랜지스터(P4)의 벌크는 그것의 드레인과 연결될 수 있다. 상기 PMOS 트랜지스터(P4)의 벌크가 드레인에 연결되더라도 소스 전압과 동일하거나 더 높은 제 2 외부 전압(VPP_EXT)이 입력된다. 파워 업 모드인 경우, 제 2 스위칭부(273)는 제 2 제어 신호(S2)에 응답하여 제 2 외부 전압(VPP_EXT)을 벌크 바이어스(VPMOSB)로 출력하는 PMOS 트랜지스터(P5)일 수 있다. 제 2 스위칭부(273)의 벌크에는 모디파이된 외부 벌크 바이어스(EXTBL)이 인가될 수 있다.
여기서, 누설 신호(LEAKOFFB)는 도 7에 도시된 누설 감지 회로부(500)에서 생성될 수 있다. 누설 감지 회로부(500)는 제 1 NMOS 트랜지스터(NM1), 제 2 NMOS 트랜지스터(NM2), PMOS 트랜지스터(PM) 및 인버터(IN3)로 구성될 수 있다. 제 1 NMOS 트랜지스터(NM1)는 그것의 드레인이 전압 안정화 저항(R2)를 통해 제 1 외부 전압(VDD)을 인가받도록 연결되고, 소스는 접지와 연결되도록 구성된다. 제 1 NMOS 트랜지스터(NM1)의 게이트는 그것의 드레인과 연결됨과 동시에 제 2 NMOS 트랜지스터(NM2)의 게이트와 전기적으로 연결되어, 커런트 미러(current mirror)를 구성할 수 있다. 제 2 NMOS 트랜지스터(NM2)는 연결 노드(ND3)와 접지 사이에 연결될 수 있다. PMOS 트랜지스터(PM3)는 다이오드 형태로 연결될 수 있으며, 제 2 외부 전압 터미널(VPP_EXT)과 상기 연결 노드(ND3) 사이에 연결된다. 인버터(IN3)는 상기 연결 노드(ND3)의 전압을 반전시켜 누설 신호(LEAKOFFB)를 출력하도록 구성된다. 인버터(IN3)는 제 2 외부 전압(VPP_EXT)를 구동 전압으로 이용할 수 있다.
이러한 누설 감지 회로부(500)는 도 1에 도시된 바와 같이, 제 1 외부 전압(VDD)이 정상적으로 발생되지 않는 경우, 파워 업 구간에서, 제 1 및 제 2 NMOS 트랜지스터(NM1,NM2)가 디스에이블되어, 로우 레벨을 갖는 누설 신호(LEAKOFFB)가 생성된다. 한편, 도 2에 도시된 바와 같이, 제 1 외부 전압(VDD)는 정상적으로 입력되고, 제 2 외부 전압(VPP_EXT)이 비정상적으로 입력되는 경우, 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)가 인에이블되고, 제 2 외부 전압(VPP_EXT)이 로우 레벨이므로, 인버터(IN3)에 로우 레벨의 신호가 입력된다. 이때, 인버터(IN3)의 구동 전압이 상기 제 2 외부 전압(VPP_EXT)에 해당되므로, 상기 누설 감지 회로부(500)는 로우 레벨을 갖는 누설 신호(LEAKOFFB)를 생성한다.
한편, 도 8을 참조하면, NMOS 벌크 바이어스 생성블록(300)은 벌크 바이어스 인에이블 신호(DBBEN)에 응답하여, 접지 전압(VSS) 및 상기 접지 전압보다 절대 값이 큰 네가티브 전압(VNN)이 출력되도록 구성될 수 있다. NMOS 벌크 바이어스 생성블록(300)은 제 1 인버터(310), 제 2 인버터(320), 제 1 NMOS 트랜지스터(330) 및 제 2 NMOS 트랜지스터(340)로 구성될 수 있다. 제 1 인버터(310)는 벌크 바이어스 인에이블 신호(DBBEN)를 입력받아 반전시키고, 제 2 인버터(320)는 제 1 인버터(310)의 출력 신호를 반전시키도록 구성된다. 제 1 NMOS 트랜지스터(330)는 출력 노드와 네가티브 전압 터미널(VNN) 사이에 연결되어, 제 1 인버터(310)의 출력 신호에 응답하여, 네가티브 전압(VNN)을 NMOS 트랜지스터의 벌크 바이어스로 제공할 수 있다. 제 2 NMOS 트랜지스터(340)는 상기 출력 노드와 접지 전압 터미널(VSS) 사이에 연결되어, 제 2 인버터(320)의 출력 신호에 응답하여 접지 전압(VSS)을 제 2 NMOS 트랜지스터의 벌크 바이어스로 출력할 수 있다.
NMOS 벌크 바이어스 생성블록(300)은 파워 업 구간에서 벌크 바이어스 인에이블 신호(DBBEN)가 로우로 디스에이블됨에 따라, 그라운드 전압(VSS)이 NMOS 트랜지스터의 벌크 바이어스로 제공된다. 또한, 파워 다운 모드에서 상기 벌크 바이어스 인에이블 신호(DBBEN)이 하이로 인에이블됨에 따라, 네가티브 전압(VNN)이 벌크 바이어스로 인가된다.
이와 같은 구성을 갖는 반도체 집적 회로 장치(100) PMOS 벌크 바이어스 생성 블록(200)의 동작은 다음과 같다.
먼저, 파워 업 구간시, 도 1에 도시된 바와 같이, 제 1 외부 전압(VDD)이 정상적으로 발생되지 않는 경우에 대해 설명한다.
도 1에 도시된 바와 같이, 제 2 외부 전압(VPP_EXT)은 정상적으로 발생되지만 제 1 외부 전압(VDD)이 정상적으로 발생되지 않는 경우, 누설 감지 회로부(500)는 상술한 바와 같이 로우 레벨을 갖는 누설 신호(LEAKOFFB)를 생성한다. 파워 업 구간에서 상기 벌크 바이어스 인에이블 신호(DBBEN)는 로우 레벨로 디스에이블된다.
제 1 벌크 바이어스 제어부(210)는 로우 레벨의 벌크 바이어스 인에이블 신호(DBBEN) 및 로우 레벨의 누설 신호(LEAKOFFB)의 입력에 따라, 로우 레벨의 제 1 제어 신호(S0)를 생성한다. 이에 따라, 제 1 스위칭부(271)가 구동되어, PMOS의 벌크 바이어스(VPMOSB)로서 제 1 외부 전압(VDD)을 출력한다. 이때, 도 1의 경우, 파워 업 구간시 0V의 제 1 외부 전압(VDD)이 PMOS 트랜지스터의 구동 전압으로 입력되기 때문에, 벌크 전압과 소스 전압이 실질적으로 같아지므로, 벌크 전압 역전으로 인한 누설 전류가 발생되지 않는다.
제 2 벌크 바이어스 제어부(230)의 입력 신호 생성부(231)는 로우 레벨의 누설 신호(LEAKOFFB) 및 하이 레벨인 낸드 게이트(NAND)의 출력 신호를 입력받아, 로우 레벨을 갖는 입력 신호(S1)를 생성한다. 로우 레벨을 갖는 상기 입력 신호(S1) 및 로우 상태 파워 업 신호(PWRUPB, 도 1 참조)가 제어 신호 출력부(235)에 입력됨에 따라, 제어 신호 출력부(235)의 제 1 및 제 2 PMOS 트랜지스터(P1,P2)가 인에이블되고, 제 1 NMOS 트랜지스터(N1)가 디스에이블되어, 제 2 외부 전압(VPP_EXT)이 제 2 제어 신호(S2)로서 출력된다. 상기 제 1 및 제 2 PMOS 트랜지스터(P1,P2)의 벌크에는 상대적으로 안정적인 레벨을 갖는 제 2 외부 전압(VPP_EXT)이 외부 벌크 바이어스(EXTBL)으로 제공되므로, 부수적인 누설 전류를 줄일 수 있다.
제 3 벌크 바이어스 제어부(250)는 정상 전압 레벨을 갖는 제 2 외부 전압(VPP_EXT)에 의해 디스에이블된다. 이에 따라, 제 3 벌크 바이어스 제어부(250)는 제 2 제어 신호(S2)를 완벽하게 하이 레벨로 유지시킨다. 제 2 스위칭부(273)는 상기 하이 레벨을 유지하는 제 2 제어 신호(S2)에 의해 디스에이블된다. 그러므로, 제 2 외부 전압(VPP_EXT)이 벌크 전압으로 공급되는 것이 차단되므로써, 누설 전류를 완벽히 차단할 수 있다.
이에 따라, 도 1과 같이, 제 1 외부 전압(VDD)이 0V가 출력되는 파워 업 구간시, PMOS 트랜지스터의 벌크 바이어스로서 제 1 외부 전압이 출력된다. PMOS 트랜지스터의 구동 전압 및 벌크 전압이 동일하게 0V를 유지하기 때문에, 벌크 전압 역전으로 인한 누설 전류가 발생되지 않는다.
한편, 파워 업 구간시, 도 2에 도시된 바와 같이, 제 2 외부 전압(VPP_EXT)이 정상적으로 발생되지 않는 경우에 대해 설명하도록 한다.
제 1 외부 전압(VDD)은 정상적으로 발생되지만, 제 2 외부 전압(VPP_EXT)이 정상적으로 발생되지 않는 경우, 누설 감지 회로부(500)는 상술한 바와 같이 로우 레벨을 갖는 누설 신호(LEAKOFFB)를 생성한다. 이에 따라, 제 1 벌크 바이어스 제어부(210)는 로우 레벨의 벌크 바이어스 인에이블 신호(DBBEN) 및 로우 레벨의 누설 신호(LEAKOFF)가 입력되어, 로우 레벨을 갖는 제 1 제어 신호(S0)를 생성한다. 이에 따라, 제 1 스위칭부(271)를 인에이블시켜, 제 1 외부 전압(VDD)을 벌크 바이어스로 제공한다.
제 2 벌크 바이어스 제어부(230)의 입력 신호 생성부(231)는 로우 레벨의 누설 신호(LEAKOFFB) 및 하이 레벨의 낸드 게이트(NAND)의 출력 신호를 입력받아, 로우 레벨의 입력 신호(S1)를 생성할 수 있다. 제어 신호 출력부(235)는 로우 레벨의 입력 신호(S1) 및 하이 레벨의 파워 업 신호(PWRUPB)가 입력됨에 따라, 제 1 PMOS 트랜지스터(P1)는 인에이블되고, 제 2 PMOS 트랜지스터(P2) 및 제 1 NMOS 트랜지스터(N1)가 디스에이블되어, 플로팅(floating)상태의 제 2 제어 신호(S2)를 출력한다.
이때, 제 3 벌크 바이어스 제어부(250)는 제 2 외부 전압(VPP_EXT)이 0V이기 때문에, 인에이블되어, 상기 제 2 제어 신호(S1)를 하이 레벨로 스트랩핑(strapping)한다. 이에 따라, 제 2 스위칭부(273)가 완벽히 디스에이블되어, PMOS 트랜지스터의 벌크 전압(VPMOSB)으로 제 1 외부 전압(VDD)이 제공된다. 이에 따라, 제 2 외부 전압(VPP_EXT)가 제 1 외부 전압(VDD) 이하로 변형되더라도, 벌크 전압 역전 현상이 발생되지 않는다.
다음, 파워 다운 모드인 경우에 대해 설명하도록 한다.
파워 다운 모드의 경우, 벌크 바이어스 인에이블 신호(DBBEN) 및 누설 신호(LEAKOFF)가 모두 하이 레벨을 갖게 된다.
이에 따라, 제 1 벌크 바이어스 제어부(210)는 하이 레벨의 벌크 바이어스 인에이블 신호(DBBEN) 및 하이 레벨의 누설 신호(LEAKOFF)가 입력되어, 하이 레벨을 갖는 제 1 제어 신호(S0)를 생성한다. 이에 따라, 제 1 스위칭부(271)가 디스에이블된다.
제 2 벌크 바이어스 제어부(230)의 입력 신호 생성부(231)는 하이 레벨의 누설 신호(LEAKOFFB) 및 로우 레벨의 낸드 게이트(NAND)의 출력 신호를 입력받아, 하이 레벨의 입력 신호(S1)를 생성할 수 있다. 제어 신호 출력부(235)는 하이 레벨의 입력 신호(S1) 및 로우 레벨로 디스에이블된 파워 업 신호(PWRUPB)가 입력됨에 따라, 제 1 PMOS 트랜지스터(P1)는 디스에이블되고, 제 2 PMOS 트랜지스터(P2) 및 제 1 NMOS 트랜지스터(N1)가 인에이블되어, 로우 레벨의 제 2 제어 신호(S2)를 생성한다. 이때, 제 3 벌크 바이어스 제어부(250)는 제 2 외부 전압(VPP_EXT)이 하이 레벨이기 때문에 디스에이블된다. 이에 따라, 상기 제 2 제어 신호(S2)에 의해 제 2 스위칭부(273)가 인에이블되어, PMOS 트랜지스터의 벌크 전압(VPMOSB)으로 제 2 외부 전압(VPP_EXT)이 제공된다.
이에 따라, 제 1 외부 전압(VDD) 및 제 2 외부 전압(VPP_EXT)의 변화가 발생되지 않는 파워 다운 모드시에는 제 1 외부 전압(VDD) 보다 큰 레벨을 갖는 제 2 외부 전압(VPP_EXT)이 벌크 바이어스로 입력되므로, 누설 전류를 줄일 수 있다.
본 실시예에 따르면, 제 1 외부 전압(VDD) 및 제 2 외부 전압(VPP_EXT)이 비정상적으로 발생될 수 있는 파워 업 구간에서, PMOS 트랜지스터의 벌크 바이어스로서 제 1 외부 전압(VDD)이 인가되도록 설정하고, 파워 다운 모드에서 PMOS 트랜지스터의 벌크 바이어스로 상기 제 1 외부 전압(VDD)보다 높은 제 2 외부 전압(VPP_EXT)이 제공되도록 설정한다.
이에 따라, 이종 전압원을 이용하는 회로를 구성하는 PMOS 트랜지스터의 벌크 전압은 어떠한 모드에서도 소스 전압 보다 크거나 혹은 동일하게 인가되므로, 소스 전압이 벌크 전압을 역전하여 발생되는 누설 전류를 줄일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 집적 회로 장치 200 : PMOS 벌크 바이어스 생성블록
210 : 제 1 벌크 바이어스 제어부 230: 제 2 벌크 바이어스 제어부
250 : 제 3 벌크 바이어스 제어부 270 : 출력부
300 : NMOS 벌크 바이어스 생성블록 400 : 외부 벌크 바이어스 발생부
500 : 누설 감지 회로부

Claims (18)

  1. 파워 업 구간시, 제 1 외부 전압과 실질적으로 동일한 구동 전압에 의해 동작되는 PMOS 트랜지스터의 벌크 전압으로서 상기 제 1 외부 전압이 출력되도록 구성되고,
    파워 다운 모드시, 상기 PMOS 트랜지스터의 벌크 전압으로서 상기 제 1 외부 전압보다 높은 레벨의 제 2 외부 전압이 출력되도록 구성된 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    벌크 바이어스 인에이블 신호 및 누설 신호에 응답하여, 상기 파워 업 구간에 누설이 발생되는 경우 인에이블되는 제 1 제어 신호를 생성하는 제 1 벌크 바이어스 제어부;
    상기 벌크 바이어스 인에이블 신호, 상기 누설 신호 및 파워 업 신호에 응답하여, 상기 파워 다운 모드시 인에이블되는 제 2 제어 신호를 생성하는 제 2 벌크 바이어스 제어부; 및
    상기 파워 업 구간시 상기 제 2 제어 신호가 디스에이블되도록 스트랩핑하는 제 3 벌크 바이어스 제어부를 더 포함하는 반도체 집적 회로 장치.
  3. 제 2 항에 있어서,
    상기 제 1 제어 신호에 응답하여 상기 제 1 외부 전압을 출력하도록 구성되고,
    상기 제 2 제어 신호에 응답하여 상기 제 2 외부 전압을 출력하도록 구성되는 출력부를 더 포함하는 반도체 집적 회로 장치.
  4. 제 2 항에 있어서,
    상기 제 1 벌크 바이어스 제어부는 상기 벌크 인에이블 신호 및 상기 누설 신호를 앤드 연산하도록 구성되는 반도체 집적 회로 장치.
  5. 제 2 항에 있어서,
    상기 제 2 벌크 바이어스 제어부는,
    상기 벌크 바이어스 인에이블 신호 및 상기 누설 신호를 낸드 연산한 신호 및 상기 누설 신호를 반전시킨 신호를 입력받아 노어 연산하도록 구성된 입력 신호 생성부; 및
    상기 입력 신호 생성부에서 생성된 입력 신호 및 상기 파워업 신호에 응답하여 반전 증폭하도록 구성되는 제어 신호 출력부를 포함하는 반도체 집적 회로 장치.
  6. 제 2 항에 있어서,
    상기 제 3 벌크 바이어스 제어부는
    상기 제 2 외부 전압에 응답하여, 상기 제 1 외부 전압을 상기 제 2 제어 신호로서 제공하도록 설계된 PMOS 트랜지스터를 포함하는 반도체 집적 회로 장치.
  7. 제 2 항에 있어서,
    상기 누설 신호는 상기 제 1 외부 전압 및 상기 제 2 외부 전압을 이용하여 생성되며,
    상기 파워 업 구간시 상기 제 1 외부 전압 및 상기 제 2 외부 전압이 비정상적으로 출력되는 경우 로우로 인에이블되는 반도체 집적 회로 장치.
  8. 제 3 항에 있어서,
    상기 제 1 내지 제 3 벌크 바이어스 제어부 및 상기 출력부는 적어도 하나의 PMOS 트랜지스터를 포함하며,
    상기 제 1 내지 제 3 벌크 바이어스 제어부 및 상기 출력부를 구성하는 적어도 하나의 PMOS 트랜지스터의 벌크 바이어스로 모디파이된 외부 벌크 바이어스를 제공하도록 구성되는 반도체 집적 회로 장치.
  9. 제 8 항에 있어서,
    상기 모디파이된 외부 벌크 전압을 생성하기 위한 외부 벌크 바이어스 발생부를 더 포함하고,
    상기 외부 벌크 바이어스 생성부는,
    상기 제 1 외부 전압에 응답하여, 상기 제 2 외부 전압을 출력 노드에 제공하는 제 1 PMOS 트랜지스터; 및
    상기 출력 노드와 전기적으로 연결되며 상기 제 2 외부 전압에 응답하여 상기 제 1 외부 전압을 상기 출력 노드에 제공하는 제 2 PMOS 트랜지스터를 포함하도록 구성되는 반도체 집적 회로 장치.
  10. 파워 업 구간시, 벌크 바이어스 인에이블 신호 및 누설 신호에 응답하여, PMOS 트랜지스터의 벌크 전압으로서 제 1 외부 전압이 출력되도록 구성되고, 파워 다운 모드시, 상기 PMOS 트랜지스터의 벌크 전압으로서 상기 제 1 외부 전압보다 높은 레벨의 제 2 외부 전압이 출력되도록 구성된 PMOS 벌크 바이어스 생성블록; 및
    상기 파워 업 구간시, 상기 벌크 바이어스 인에이블 신호에 응답하여 NMOS 트랜지스터의 벌크 전압으로서 접지 전압이 출력되도록 구성되고, 상기 파워 다운 모드시, 상기 NMOS 트랜지스터의 벌크 전압으로서 상기 접지 전압 보다 절대값이 큰 네가티브 전압이 출력되도록 구성된 NMOS 벌크 바이어스 생성블록을 포함하는 반도체 집적 회로 장치.
  11. 제 10 항에 있어서,
    상기 PMOS 벌크 바이어스 생성블록은,
    상기 벌크 바이어스 인에이블 신호 및 상기 누설 신호에 응답하여, 상기 파워 업 구간에 누설이 발생되는 경우 인에이블되는 제 1 제어 신호를 생성하는 제 1 벌크 바이어스 제어부;
    상기 벌크 바이어스 인에이블 신호, 상기 누설 신호 및 파워 업 신호에 응답하여, 상기 파워 다운 모드시 인에이블되는 제 2 제어 신호를 생성하는 제 2 벌크 바이어스 제어부;
    상기 파워 업 구간시 상기 제 2 제어 신호가 디스에이블되도록 스트랩핑하는 제 3 벌크 바이어스 제어부; 및
    상기 제 1 제어 신호에 응답하여 상기 제 1 외부 전압을 출력하도록 구성되고, 상기 제 2 제어 신호에 응답하여 상기 제 2 외부 전압을 출력하도록 구성되는 출력부를 포함하는 반도체 집적 회로 장치.
  12. 제 11 항에 있어서,
    상기 제 1 벌크 바이어스 제어부는 상기 벌크 인에이블 신호 및 상기 누설 신호를 앤드 연산하도록 구성되는 반도체 집적 회로 장치.
  13. 제 11 항에 있어서,
    상기 제 2 벌크 바이어스 제어부는,
    상기 벌크 바이어스 인에이블 신호 및 상기 누설 신호를 낸드 연산한 신호 및 상기 누설 신호를 반전시킨 신호를 입력받아 노어 연산하도록 구성된 입력 신호 생성부; 및
    상기 입력 신호 생성부에서 생성된 입력 신호 및 상기 파워업 신호에 응답하여 반전 증폭하도록 구성되는 제어 신호 출력부를 포함하는 반도체 집적 회로 장치.
  14. 제 11 항에 있어서,
    상기 제 3 벌크 바이어스 제어부는
    상기 제 2 외부 전압에 응답하여, 상기 제 1 외부 전압을 상기 제 2 제어 신호로서 제공하도록 설계된 PMOS 트랜지스터를 포함하는 반도체 집적 회로 장치.
  15. 제 11 항에 있어서,
    상기 제 1 내지 제 3 벌크 바이어스 제어부 및 상기 출력부는 적어도 하나의 PMOS 트랜지스터를 포함하며,
    상기 제 1 내지 제 3 벌크 바이어스 제어부 및 상기 출력부를 구성하는 적어도 하나의 PMOS 트랜지스터의 벌크 바이어스로 모디파이된 외부 벌크 바이어스를 제공하도록 구성되는 반도체 집적 회로 장치.
  16. 제 15 항에 있어서,
    상기 모디파이된 외부 벌크 전압을 생성하기 위한 외부 벌크 바이어스 발생부를 더 포함하고,
    상기 외부 벌크 바이어스 생성부는,
    상기 제 1 외부 전압에 응답하여, 상기 제 2 외부 전압을 출력 노드에 제공하는 제 1 PMOS 트랜지스터; 및
    상기 출력 노드와 전기적으로 연결되며 상기 제 2 외부 전압에 응답하여 상기 제 1 외부 전압을 상기 출력 노드에 제공하는 제 2 PMOS 트랜지스터를 포함하도록 구성되는 반도체 집적 회로 장치.
  17. 제 10 항에 있어서,
    상기 누설 신호는 상기 제 1 외부 전압 및 상기 제 2 외부 전압을 이용하여 생성되며,
    상기 파워 업 구간시 상기 제 1 외부 전압 및 상기 제 2 외부 전압이 비정상적으로 출력되는 경우 로우로 인에이블되는 반도체 집적 회로 장치.
  18. 파워 업 구간 동안 PMOS 트랜지스터의 벌크에 제 1 외부 전압을 제공하는 단계;및
    파워 다운 모드 동안 상기 PMOS 트랜지스터의 벌크에 상기 제 1 외부 전압 보다 높은 제 2 외부 전압을 제공하는 단계를 포함하는 반도체 집적 회로 장치의 구동방법.
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