KR20050068554A

KR20050068554A - 스타트 프로그램 전압을 차등적으로 사용하는 불휘발성반도체 메모리 장치 및 그에 따른 프로그램 방법

Info

Publication number: KR20050068554A
Application number: KR1020030100108A
Authority: KR
Inventors: 이경한; 이준
Original assignee: 삼성전자주식회사
Priority date: 2003-12-30
Filing date: 2003-12-30
Publication date: 2005-07-05
Also published as: JP2005196931A; US7064986B2; DE102004038417A1; KR100541819B1; US20050141283A1; DE102004038417B4

Abstract

프로그램 루프 횟수에 대한 산포(dispersion)를 줄이기 위해, 프로그램 동작 모드에서 스타트 프로그램 전압을 차등적으로 사용하는 불휘발성 반도체 메모리 장치가 개시된다. 그러한 불휘발성 반도체 메모리장치에서의 프로그램 방법은 복수의 워드라인 중에서 적어도 하나의 특정한 워드라인을 가리키는 로우 어드레스를 미리 저장하는 단계와; 프로그램 동작모드에서 인가된 로우 어드레스가 상기 저장된 로우 어드레스와 일치할 경우에, 상기 특정한 워드라인들을 제외한 나머지 워드라인들에 인가되어질 스타트 프로그램 전압의 레벨과는 다른 레벨을 갖는 스타트 프로그램 전압을 상기 특정한 워드라인에 인가하는 단계를 가짐을 특징으로 한다. 상기한 프로그램 방법에 따르면, 프로그램 루프 횟수에 대한 산포가 줄어들어, 프로그램 동작의 고속화 및 동작 효율성이 얻어진다.

Description

스타트 프로그램 전압을 차등적으로 사용하는 불휘발성 반도체 메모리 장치 및 그에 따른 프로그램 방법{Non-volatile semiconductor memory device using differential start program voltage and program method therefore}

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 플로팅 게이트를 갖는 메모리 셀에 프로그램을 행하는 프로그램 회로를 구비한 불휘발성 반도체 메모리 장치 및 그에 따른 프로그램 방법에 관한 것이다.

전형적으로, 플래시(flash) EEPROM (electrically erasable programmable read only memory)등과 같은 불휘발성 반도체 메모리 장치는, 휴대용 전자 시스템의 데이터 저장 장치로서 널리 사용되고 있다. 다양한 종류의 불휘발성 반도체 메모리 장치들 중에서, 낸드 셀 타입 메모리 셀 어레이를 갖는 낸드 플래시 반도체 메모리 장치는 메모리 셀의 집적도가 상대적으로 우수하며 플래시 소거가 가능한 메모리로서 본 분야에 널리 알려져 있다. 낸드 플래시 반도체 메모리 장치에서 프로그램 동작시 선택된 워드라인에는 전원전압보다 상대적으로 높은 고전압(예를 들어 15V 내지 20V)이 인가된다.

낸드 플래시 반도체 메모리 장치이 프로그램 방법에 관한 기술의 예는 미국에서 200년 1월 1일자로 김종화 외 다수에게 특허 허여된 미국 특허번호 U.S.P No. 6,335,881에 개시되어 있으며, 여기에 레퍼런스로서 포함된다.

또한, 프로그램될 메모리 셀의 문턱 전압 분포의 폭을 조밀하게 만들어 주기 위해서 "인크리먼트 스텝 펄스 프로그램 스킴" (incremental step pulse programming [ISPP] scheme)의 프로그램 방법이 또한 본 분야에 개시되어 있다. 상기 ISPP 스킴에서, 프로그램 전압 (Vpgm)은 반복되는 프로그램 사이클 동안 최소 전압에서 최대 전압까지 단계적으로 증가되는 일정 폭의 펄스 형태를 갖는다. 그러한 ISPP 스킴은 "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme"라는 제목으로, IEEE Journal of Solid-State Circuits, vol. 30, No. 11, Nov. 1995, pp.1149-1156 (Suh, Kang-Deog, et al.)에 개시되어 있으며, 여기에 레퍼런스로서 포함된다.

상기한 바와 같은 낸드 플래시 반도체 메모리 장치의 프로그램 동작 모드에서, 선택된 메모리 셀과 연결된 비트라인은 전원전압에서 접지전압의 레벨로 변화되고, 선택된 메모리 셀의 콘트롤 게이트와 연결된 워드라인에는 프로그램 전압이 결과적으로 인가되고, 비 선택된 메모리 셀의 콘트롤 게이트와 연결된 워드라인들에는 패스 전압이 인가된다.

선택된 워드라인에 프로그램 전압이 결과적으로 인가되는 과정을 보다 구체적으로 설명하면, 모든 워드라인에 일단 상기 패스전압이 인가되고 나서 선택된 워드라인에만 상기 프로그램 전압의 스타트 프로그램 전압(예컨대 15.5V)이 일정한 시간(예컨대 15마이크로 초)동안 인가된다. 이어서 공지의 프로그램 베리파이 리드동작이 수행되고, 베리파이 결과가 페일이면 프로그램 루프 횟수가 증가되어 상기 선택된 워드라인에는 스타트 프로그램 전압에서 일정한 레벨만큼 증가된 프로그램 전압(예컨대 16V)이 일정한 시간동안 인가된다. 상기 프로그램 루프 횟수는 예컨대 12회 까지 설정될 수 있다.

여기서, 프로그램 루프 횟수는 선택된 워드라인에 인가되는 프로그램 전압의 레벨과 프로그램 전압이 인가되어진 시간에 의존된다. 즉, 프로그램 전압이 높을수록, 프로그램 전압이 인가된 시간이 길수록 프로그램 루프 횟수는 감소된다. 그렇지만, 메모리 셀 블록 내에서 워드라인들의 위치나 아키텍쳐는 서로 동일하지 않기 때문에 프로그램 루프 횟수의 산포(dispersion)가 비교적 크게 나타난다. 예를 들어, 16개의 메모리 셀이 직렬로 연결된 메모리 셀 스트링이 메모리 셀 블록당 존재한다고 할 경우 첫 번째와 16번째의 메모리 셀과 연결된 첫 번째 및 16번째 워드라인들은 타의 워드라인들에 비해 기생(parasitic)하는 로딩 커패시턴스가 크기 때문에, 상기 워드라인들에 대한 프로그램 시 프로그램 루프 횟수는 상대적으로 타의 워드라인에 대한 프로그램 루프 횟수보다 많을 수 있다. 결국, 프로그램 루프 횟수의 산포가 크게 되는 경우에 전체 프로그램 동작에 걸리는 시간이 증가되고, 프로그램 동작 뿐만 아니라 리드동작의 효율성이 저하된다.

상기한 바와 같이, 종래의 불휘발성 반도체 메모리 장치의 프로그램 방법은 각 워드라인이 갖는 로딩과는 무관하게 선택된 워드라인에 동일한 레벨의 스타트 프로그램 전압을 인가한 후에, ISPP 방식으로 프로그램 전압을 증가시켜 왔으므로, 프로그램 루프 횟수의 산포를 줄이기 어려운 문제점이 있어왔다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 프로그램 루프 횟수의 산포를 줄일 수 있는 프로그램 회로를 구비한 불휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 워드라인 별로 스타트 프로그램 전압을 차등적으로 사용하는 불휘발성 반도체 메모리 장치 및 그에 따른 프로그램 방법을 제공함에 있다.

본 발명의 또 다른 목적은 칩의 점유면적을 크게 증가시키지 않으면서도, 워드라인들 중 프로그램 루프 횟수가 평균 프로그램 루프 횟수보다 많다고 판명된 일부의 워드라인에 대하여 초기 인가 프로그램 전압을 보다 높게 인가할 수 있는 프로그램 회로를 구비한 불휘발성 반도체 메모리 장치 및 그에 따른 프로그램 방법을 제공함에 있다.

상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 양상(aspect)에 따른, 불휘발성 반도체 메모리장치에서의 프로그램 방법은, 복수의 워드라인 중에서 적어도 하나의 특정한 워드라인을 가리키는 로우 어드레스를 미리 저장하는 단계와; 프로그램 동작모드에서 인가된 로우 어드레스가 상기 저장된 로우 어드레스와 일치할 경우에, 상기 특정한 워드라인들을 제외한 나머지 워드라인들에 인가되어질 스타트 프로그램 전압의 레벨과는 다른 레벨을 갖는 스타트 프로그램 전압을 상기 특정한 워드라인에 인가하는 단계를 구비한다.

상기 특정한 워드라인은 타 워드라인들에 비해 별도의 프로그램 전압이 인가될 필요가 있는 워드라인일 수 있으며, 상기 특정한 워드라인에 제공되는 상기 스타트 프로그램 전압의 레벨은 상기 특정한 워드라인들을 제외한 나머지 워드라인들에 인가될 스타트 프로그램 전압의 레벨보다 높은 것이 바람직하다. 또한, 상기 프로그램 동작모드 동안에 인가되는 프로그램 전압은 프로그램 루프 카운트 값이 설정된 제한 값 이내에서 증가될 때마다 상기 제1 및 제2 스타트 프로그램 전압에서 일정한 레벨만큼 단계적으로 증가되는 전압일 수 있으며, 상기 특정한 워드라인은 메모리 셀 어레이의 각 블록마다 동일한 행 또는 다른 행에 위치되는 워드라인일 수 있다.

본 발명의 다른 양상(aspect)에 따른 불휘발성 반도체 메모리장치에서의 프로그램 회로는, 복수의 워드라인 중에서 적어도 하나의 특정한 워드라인을 가리키는 로우 어드레스를 미리 저장하는 저장부와; 프로그램 동작모드에서 인가된 로우 어드레스가 상기 저장된 로우 어드레스와 일치할 경우에, 상기 특정한 워드라인들을 제외한 나머지 워드라인들에 인가될 스타트 프로그램 전압의 레벨과는 다른 레벨을 갖는 스타트 프로그램 전압을 상기 특정한 워드라인에 제공하기 위한 프로그램 전압 공급부를 구비한다.

여기서, 상기 특정한 워드라인은 상기 복수의 워드라인들에 연결된 메모리 셀 들에 대한 프로그램 루프 횟수의 테스트 결과에 의해 선택된 워드라인일 수 있으며, 상기 저장부는 바람직하기로, 커팅 가능한 퓨즈 소자를 이용한 퓨즈 프로그래밍에 의해 상기 특정한 워드라인을 가리키는 로우 어드레스를 저장할 수 있다. 또한, 상기 프로그램 전압 공급부는 상기 프로그램 동작모드에서 인가된 로우 어드레스가 상기 저장된 로우 어드레스와 일치하지 않을 경우에는 제1 스타트 프로그램 전압을 프로그램 스타트 전압으로서 공급하고, 일치할 경우에는 상기 제1 스타트 프로그램 전압보다 높은 제2 스타트 프로그램 전압을 프로그램 스타트 전압으로서 공급할 수 있다. 여기서, 상기 프로그램 전압 공급부는 프로그램 루프 카운트 값이 설정된 제한 값 이내에서 증가될 때마다 상기 제1 및 제2 스타트 프로그램 전압에서 일정한 레벨만큼 단계적으로 증가되는 전압을 공급할 수 있다.

본 발명의 구체화(embodiment)에 따른 불휘발성 반도체 메모리장치는, 복수의 비트라인과 복수의 워드라인에 매트릭스 형태로 연결된 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 워드라인들 중에서 특정한 워드라인들을 가리키는 로우 어드레스 정보를 미리 저장하는 스토리지부; 프로그램 동작모드에서 인가된 로우 어드레스가 상기 스토리지부에 저장된 로우 어드레스 정보와 일치할 경우에 매치신호를 발생하는 매치신호 발생부; 상기 매치신호가 비활성화 상태에 있을 경우에는 제1 루프 카운팅 신호를 생성하고, 상기 매치신호가 활성화 상태인 경우에는 제2 루프 카운팅 신호를 생성하는 프로그램 루프 카운팅 신호 발생부; 상기 제1 루프 카운팅 신호에 응답하여 제1 스타트 프로그램 전압을 프로그램 스타트 전압으로서 발생하고, 상기 제2 루프 카운팅 신호에 응답하여 상기 제1 스타트 프로그램 전압보다 높은 제2 스타트 프로그램 전압을 프로그램 스타트 전압으로서 발생하는 프로그램 전압 발생부; 및 프로그램 동작모드 동안에 패스전압, 리드전압, 및 상기 프로그램 전압 발생부로부터 제공되는 프로그램 전압중의 하나를 로우 어드레스 디코딩 정보에 따라 상기 워드라인들에 인가하는 행라인 레벨 선택부를 구비한다.

바람직하기로, 상기 특정한 워드라인들은 상기 복수의 워드라인들에 연결된 메모리 셀 들에 대한 프로그램 루프 횟수의 테스트 결과에 의해 선택된 워드라인들일 수 있으며, 상기 프로그램 전압 발생부는 상기 제1,2 루프 카운팅 신호의 값이 설정된 제한 값 이내에서 증가될 때마다 상기 제1 및 제2 스타트 프로그램 전압에서 일정한 레벨만큼 단계적으로 증가되는 전압을 발생할 수 있다. 또한, 상기 메모리 셀 어레이는, 서로 직렬로 연결된 복수의 메모리 셀을 갖는 메모리 셀 스트링이 대응되는 비트라인에 선택 트랜지스터를 통해 각기 연결되고 각각의 메모리 셀 스트링 내에서 서로 동일한 행에 배열된 복수의 메모리 셀 들은 대응되는 워드라인에 공통으로 연결되어 있는 낸드 타입 셀 블록을 복수로 구비할 수 있으며, 상기 스토리지부는 커팅 가능한 복수의 퓨즈들을 포함하는 퓨즈 옵션 스토리지부일 수 있다. 바람직하기로, 상기 제2 루프 카운팅 신호는 상기 제1 루프 카운팅 신호의 정수 배일 수 있다.

상기한 본 발명의 구성들에 따르면, 로딩이 상대적으로 큰 워드라인에 대하여도 프로그램 루프 횟수가 줄어들므로 전체 프로그램 동작과 관련된 프로그램 루프 횟수의 산포가 줄어든다. 따라서, 프로그램 동작의 고속화 및 동작 효율성이 얻어진다.

이하에서는 본 발명의 실시 예에 따라, 스타트 프로그램 전압을 차등적으로 사용하는 불휘발성 반도체 메모리 장치 및 그에 따른 프로그램 방법의 예가 첨부된 도면들을 참조로 설명될 것이다. 비록 다른 도면에 각기 표시되어 있더라도 동일 또는 유사한 기능을 가지는 구성요소들은 동일 또는 유사한 참조부호로서 라벨링된다. 이하의 실시 예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다.

먼저, 도 1은 본 발명의 실시 예에 따른 불휘발성 반도체 메모리 장치의 프로그램 관련 회로블록도이고, 도 2는 도 1중 메모리 블록(110)과 행 라인레벨 선택부(40) 사이의 구체적 연결관계를 보여주는 회로도이다. 또한, 도 3은 도 1중 매치신호 발생부(50)의 상세 및 저장부의 상세를 보여주는 예시적 회로도이다.

도 1을 참조하면, 어드레스 버퍼(10), 로우 디코더(20), 블록 선택부(30), 행 라인레벨 선택부(40), 매치신호 발생부(50), 프로그램 루프 카운팅 신호 발생부(60), 프로그램 전압 발생부(70), 메모리 셀 어레이(100), 페이지 버퍼(120), 및 컬럼 디코더(140)의 연결구성이 보여진다.

여기서, 상기 행 라인레벨 선택부(40), 매치신호 발생부(50), 프로그램 루프 카운팅 신호 발생부(60), 및 프로그램 전압 발생부(70)는 프로그램 동작을 위한 프로그램 회로의 프로그램 전압 공급부로서 기능한다.

상기 프로그램 회로는, 복수의 워드라인 중에서 적어도 하나이상의 특정한 워드라인을 가리키는 로우 어드레스를 미리 저장하는 저장부(도 3내의 제1-5 퓨즈옵션부)와, 프로그램 동작모드에서 인가된 로우 어드레스가 상기 저장된 로우 어드레스와 일치할 경우에 상기 특정한 워드라인들을 제외한 나머지 워드라인들에 인가될 스타트 프로그램 전압의 레벨과는 다른 레벨을 갖는 스타트 프로그램 전압을 상기 특정한 워드라인에 제공하기 위한 프로그램 전압 공급부(40,50,60, 및 70)를 포함한다.

상기 메모리 셀 어레이(100)는 도 2에서 보여지는 바와 같이, 서로 직렬로 연결된 복수의 메모리 셀(M0-M15)을 갖는 메모리 셀 스트링(MCS)이 대응되는 비트라인(BL0-BLi)에 선택 트랜지스터(SST)를 통해 각기 연결되고, 각각의 메모리 셀 스트링(MCS) 내에서 서로 동일한 행에 배열된 복수의 메모리 셀 들이 대응되는 워드라인(WL0-WL15)에 공통으로 연결되어 있는 낸드 타입 셀 블록을 복수(110-114)로 구비한다. 도 2에서, 각각의 메모리 셀 스트링을 구성하는 EEPROM 셀 트랜지스터들(M15-M0)은, 스트링 선택 트랜지스터 (SST)의 소오스와 그라운드 선택 트랜지스터 (GST)의 드레인 사이에 직렬로 연결되어 있으며, 각 메모리 셀 스트링내에서 스트링 선택 트랜지스터 (SST)의 드레인은 대응하는 비트 라인에 연결되고, 그라운드 선택 트랜지스터 (GST)의 소오스는 공통 소오스 라인 (common source line; CSL)에 연결된다. 스트링 선택 트랜지스터들 (SST)의 각 게이트들은 스트링 선택 라인 (SSL)에 공통으로 연결되고, 그라운드 선택 트랜지스터들 (GST)의 게이트들은 그라운드 선택 라인 (GSL)에 공통으로 연결된다. 각 스트링의 EEPROM 셀 트랜지스터들 (M15-M0)의 콘트롤 게이트들은 워드 라인들 (WL0-WL15) 중 대응하는 워드 라인에 공통으로 연결되고, 각 비트 라인 (BL1-BLi)은 페이지 버퍼(120)에 동작적으로 연결된다. 상기 EEPROM 셀 트랜지스터들로서의 복수의 메모리 셀(M0-M15)은 초기에 예를 들면, 약 -3V의 문턱 전압을 갖도록 소거된다. 메모리 셀을 프로그램하기 위해서, 소정 시간 동안 선택된 메모리 셀의 워드 라인으로 고전압을 인가하면, 상기 선택된 메모리 셀이 더 높은 문턱 전압으로 변화되는 반면에, 프로그램시 선택되지 않은 메모리 셀들의 문턱 전압들은 변화되지 않는다.

도 3내의 제1-5 퓨즈옵션부(51a-51e)로 이루어진 상기 저장부(또는 스토리지부)에는 상기 워드라인들(WL0-WL15) 중에서 적어도 하나이상의 특정한 워드라인을 가리키는 로우 어드레스 정보가, 도 4에서 보여지는 바와 같은 퓨즈 옵션부 내에서의 퓨즈 커팅에 의해, 미리 저장되어진다. 도 4는 도 3중 각 퓨즈 옵션부의 상세를 보여주는 예시적 회로도로서, 폴리실리콘 등과 같은 재질로 형성되는 퓨즈(FU), 엔형 모오스 트랜지스터들(NM1,NM2), 및 인버터들(IN1-IN3)로 구성되어 있다. 상기 퓨즈(FU)의 커팅 또는 노커팅에 의해 한 비트의 로우 어드레스가 저장되며, 퓨즈(FU)의 커팅 시 저장된 로우 어드레스의 한 비트(FXi)는 파워업(Pwrup)신호가 인가될 때 하이레벨로서 출력된다. 따라서, 4개의 퓨즈 옵션부는 4비트의 로우 어드레스를 저장할 수 있으며, 4비트의 퓨즈 프로그램에 의해 16개의 워드라인들 중에서 하나의 특정한 워드라인이 지정된다. 여기서, 퓨즈 프로그램은 퓨즈를 커팅하거나 노커팅하는 것에 의해 임의의 정보를 저장하는 것을 의미하며, 본 발명에서의 메모리 셀에 대한 데이터 프로그램 동작과는 다른 의미이다.

상기 매치신호 발생부(50)는, 도 3의 우측 부분에서 보여지는 바와 같이, 익스크루시브 노아 게이트들(52a-52d), 낸드 게이트(53), 인버터(54), 및 노아 게이트(55)로 구성되어, 프로그램 동작모드에서 인가된 로우 어드레스(AX0,AX1,AX2,AX3)가 상기 스토리지부에 저장된 로우 어드레스 정보와 일치할 경우에 매치신호(Match)를 발생한다. 예컨대 16번째의 워드라인(WL15)을 선택하기 위한 로우 어드레스가 논리레벨 1111인 경우라고 하면, 상기 로우 어드레스 1111과 인에이블 신호에 대한 정보는 상기 제1-5 퓨즈옵션부(51a-51e)로 이루어진 상기 스토리지부에 저장된다. 프로그램 동작모드 하에서 메모리 블록내의 프로그램할 메모리 셀의 워드라인을 가리키는 로우 어드레스가 1111로 인가되는 경우에, 상기 노아 게이트(55)에서 발생되는 상기 매치신호(Match)의 논리상태는 하이(HIGH)로서 나타난다.

상기 프로그램 루프 카운팅 신호 발생부(60)는, 상기 매치신호(Match)가 비활성화 상태에 있을 경우에는 제1 루프 카운팅 신호(LOOP0)를 생성하고, 상기 매치신호가 활성화 상태인 경우에는 제2 루프 카운팅 신호(LOOP1)를 생성하기 위해, 도 도 5 및 도 6과 같이 구성될 수 있다. 상기 도 5 및 도 6은 도 1중 프로그램 루프 카운팅신호 발생부(60)의 제1,2 구현 예를 각기 보여주는 회로도들이고, 도 7은 도 5 및 도 6에 사용된 플립플롭 회로의 세부를 보여주는 상세 회로도이다.

상기 프로그램 전압 발생부(70)는, 도 8에서 보여지는 바와 같이 고전압 발생기(76)를 포함하는 공지의 회로로서 구성되어, 상기 제1 루프 카운팅 신호(LOOP0)에 응답하여 제1 스타트 프로그램 전압(예를 들어 15.5V)을 프로그램 스타트 전압으로서 발생하고, 상기 제2 루프 카운팅 신호(LOOP1)에 응답하여 상기 제1 스타트 프로그램 전압보다 높은 제2 스타트 프로그램 전압(예를 들어 16V)을 프로그램 스타트 전압으로서 발생한다. 여기서, 하나의 프로그램 전압 발생부(70)로부터 서로 다른 레벨의 스타트 프로그램 전압이 생성될 수 있기 때문에, 프로그램 전압 발생부의 구현에 따른 칩 점유면적의 부담은 최소화된다.

상기 행 라인레벨 선택부(40)중 워드라인 레벨 셀렉터들은, 도 9에서 보여지는 바와 같은 스위치 펌프들(408,409,410)을 포함하는 구성을 각기 가지며, 프로그램 동작모드 동안에 패스전압(VPASS), 리드전압(VREAD), 및 상기 프로그램 전압 발생부로부터 제공되는 프로그램 전압(VPGM1,VPGM2)중의 하나를 로우 어드레스 디코딩 정보(DRADDi)에 따라 상기 워드라인들에 인가한다. 상기 도 9는 도 2중 워드라인 레벨 셀렉터의 상세를 보여주는 예시적 회로블록도 이고, 도 10은 도 9에 관련된 동작 타이밍도이다. 도 11에는 상기 도 9내의 스위치 펌프의 상세 예가 보여진다.

도 12 및 도 13은 전형적인 프로그램 방법과 본 발명에 따른 프로그램 방법을 서로 비교하기 위해 제시된 프로그램 전압 인가 파형도들이다. 도 12를 참조하면, 종래의 전형적인 ISPP 프로그램 방법에 따른 전압 파형이 보여진다. 이해를 돕기 위해 도 2와 관련시켜 설명하면, 프로그램 동작 모드의 초기에 모든 워드라인들(WL0-WL15)에는 패스전압(VPASS)이 인가된다. 이 때, 스트링 선택라인(SSL)의 전압레벨은 전원전압의 레벨에서 약 1.0V로 변화되고, 그라운드 선택라인(GSL)은 접지전압의 레벨로, 선택된 비트라인만이 접지레벨로 변화된다. 예를 들어, 첫 번째 비트라인(BL0)에 연결된 16번째 메모리 셀(M15)을 프로그램하는 경우라고 하면, 프로그램 동작 모드의 초기 이후에 제16번째 워드라인(WL15)에만 프로그램 전압(A1)이 인가된다. 패스전압(VPASS)이 일단 인가되고 난 후에, 처음으로 인가되는 프로그램 전압(A1)은 본 발명의 설명에서 스타트 프로그램 전압으로서 칭해진다. 예를 들어, 첫 번째 프로그램 루프에서 스타트 프로그램 전압(A1)이 15.5V가 인가된 경우에, 두 번째 프로그램 루프에서 프로그램 전압(A2)은 15.5V에서 0.5V 증가된 16V로서 인가된다. 프로그램 루프의 횟수가 증가되어 마지막 번째 프로그램 루프에서는 약 20V 이상의 프로그램 전압이 인가된다. 상기 도 12와 같은 종래의 프로그램 진행은 모든 워드라인에 대하여 예외 없이 동일한 방식으로 수행된다. 따라서, 종래에는 특정한 워드라인 예컨대 스트링 방향으로 로딩 커패시턴스가 상대적으로 큰 첫 번째 워드라인 또는 16번째 워드라인을 프로그램할 경우에 프로그램 루프 횟수는 상대적으로 타의 워드라인에 대한 프로그램 루프 횟수보다 많게 되어 프로그램 루프 횟수의 산포는 증가된다.

따라서, 그러한 문제를 해결하기 위해 본 발명에서는 도 13에서 보여지는 바와 같이, 첫 번째 워드라인 또는 16번째 워드라인을 프로그램할 경우에는 스타트 프로그램 전압이 2번째 내지 15번째 워드라인에 인가될 스타트 프로그램 전압(예컨대 15.5V)보다 높은 스타트 프로그램 전압(예컨대 16V)로서 처음부터 인가된다. 결국, 본 발명의 실시 예에서 사용되는 스타트 프로그램 전압은 2종류이다. 선택된 워드라인이 2번째 내지 15번째 워드라인중의 하나인 경우에 스타트 프로그램 전압은 15.5V로서 생성되고, 선택된 워드라인이 첫 번째 또는 16번째 워드라인인 경우에는 스타트 프로그램 전압은 16V로서 생성된다. 편의상 전자의 스타트 프로그램 전압을 제1 스타트 프로그램 전압이라고 하면 후자의 전압은 제2 스타트 프로그램 전압으로서 명명될 수 있다. 한편, 특정한 워드라인이 첫 번째 또는 16번째 워드라인으로 설명의 편의상 정해졌으나, 임의의 워드라인이 될 수 있음은 물론이다. 상기 특정한 워드라인의 결정은 상기 복수의 워드라인들에 연결된 메모리 셀 들에 대한 프로그램 루프 횟수의 테스트 결과에 의해 선택되어지는 것이 바람직하다. 예컨대, 메모리 셀들의 공정변화나 아키텍쳐에 기인하여 3번째 워드라인(WL2)의 프로그램 루프 횟수가 가장 많은 경우에 3번째 워드라인을 가리키는 로우 어드레스 정보가 상기 스토리지부에 저장된다. 따라서, 3번째 워드라인에 프로그램 전압을 인가할 경우에는 제2 스타트 프로그램 전압이 타의 워드라인들에 인가될 제1 스타트 프로그램 전압과는 차등적으로 인가된다. 도 13에서 상부의 전압 인가파형은 도 12의 경우와 동일하며, 선택된 워드라인이 첫 번째 또는 16번째 워드라인인 경우에 스타트 프로그램 전압(B1)이 16V로서 주어지는 것이 특이하다. 여기서, 제2 스타트 프로그램 전압(B1)은 편의상 16V로 주어졌으나, 16.5V 또는 17볼트 등과 같이 임의의 전압레벨로 설정될 수 있다. 물론, 상기 워드라인에 인가되는 프로그램 전압의 레벨은 루프를 거듭할수록 전술한 ISPP 방식으로 증가된다. 도 13과 같이 워드라인별로 차등적 프로그램 전압인가를 행하는 경우에 프로그램 루프 횟수의 산포는 감소 또는 최소화됨이 명백하다.

도 14는 본 발명에 따른 프로그램 방법의 특징을 나타낸 프로그램 동작 제어플로우챠트로서 단계 S10 내지 단계 S18로 이루어져 있다. 상기 단계들은 본 발명의 프로그램 방법의 개요를 설명하기 위해 제시된 것일 뿐이며, 컴퓨터 등과 같은 제어장치에 의해 순차로 실행되는 것을 의미하지는 않는다.

이하에서는 상기 도 14의 단계들이 순서적으로 설명되면서, 도면 전체를 참조로 본 발명에 따른 프로그램 방법을 위한 프로그램 회로가 어떻게 구성되고, 그러한 회로들의 사용에 의해 특정한 워드라인에만 차등적 프로그램 전압이 인가되는 가가, 본 발명에 대한 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 보다 구체적으로 설명될 것이다.

먼저, 일렉트릭 다이 소팅(EDS) 테스트 및 프로그램 루프 산포 인폼을 얻는 단계(S10)는 도 1과 같은 회로 기능을 수행하는 불휘발성 반도체 메모리 장치를 웨이퍼에 대량으로 제조한 후에 웨이퍼 레벨에서 개별 칩 마다 테스트를 행하는 것에 의해 달성된다. 그러한 일렉트릭 다이 소팅(EDS) 테스트에서 프로그램 루프 산포 인폼은 실제의 프로그램 동작과 동일한 조건에서 각 메모리 셀에 대하여 프로그램을 수행한 결과에 의해 얻어진다. 예를 들어, 16번째 워드라인에 연결된 메모리 셀의 프로그램 테스트시 11회의 프로그램 루프가 진행된 것으로 나타났고, 타의 워드라인들에 대하여는 평균 7회 이하의 프로그램 루프가 진행된 것으로 나타났다고 가정하면, 프로그램 루프 횟수의 산포는 비교적 큰 것으로 판명된다. 따라서, 프로그램 루프 산포 정보를 상기 단계(S10)에서 얻은 다음에는 단계들(S11,S12)가 수행된다.

상기 단계(S11)에서, 예컨대 16번째 워드라인을 선택하는 로우 어드레스 정보는 퓨즈 스토리지부 내에 저장된다. 상기 단계(S12)는 프로그램 동작 모드에서 로우 어드레스가 어드레스 버퍼(10)에 인가되는 것만으로 달성된다. 구체적으로, 도 3내의 제1 내지 제5 퓨즈 옵션부(51a-51e)를 각기 구성하는 도 4의 퓨즈(FU)는 레이저 등과 같은 광원에 의해 블로잉된다. 이에 따라, 상기 스토리지부에는 16번째 워드라인을 선택하는 로우 어드레스 정보(논리 레벨 1111)와 인에이블 정보(논리 레벨 1)가 저장되어 있게 된다. 만약, 첫 번째 워드라인을 선택하는 로우 어드레스 정보가 상기 스토리지부에 저장되기 위해서는 상기 제5 퓨즈 옵션부(51e)내의 퓨즈만 커팅되고, 제1 내지 제4 퓨즈 옵션부들(51a-51d)내의 퓨즈들은 커팅되지 않는다. 이 경우에 상기 스토리지부에는 첫번째 워드라인을 선택하는 로우 어드레스 정보(논리 레벨 0000)와 인에이블 정보(논리 레벨 1)가 저장되어 있게 된다. 따라서, 도 3의 매치신호 발생부(50)내의 논리 게이트들의 동작에 의해, 상기 스토리지부 내에 저장된 로우 어드레스 정보와 동일한 로우 어드레스가 어드레스 버퍼(11)에서 출력되기만 하면, 단계(S13)의 수행에 의해 매치신호(Match)의 출력논리 레벨은 하이(HIGH)가 된다. 예를 들어, 상기 스토리지부에 16번째 워드라인을 선택하는 로우 어드레스 정보(논리 레벨 1111)와 인에이블 정보(논리 레벨 1)가 저장되어 있다고 하고(S11), 16번째 워드라인을 선택하는 로우 어드레스가 논리 레벨 1111로서 프로그램 동작 모드에서 인가(S12)되었다고 가정하면, 상기 매치신호 발생부(50)내의 익스크루시브 노아 게이트들(52a-52d)의 모든 입력단은 논리레벨 하이가 되어, 익스크루시브 노아 게이트들(52a-52d)의 출력레벨은 모두 하이가 된다. 이에 따라, 낸드 게이트(53)의 출력은 로우가 되고, 인버터(54)의 출력도 로우가 된다. 따라서, 노아 게이트(55)는 모든 입력이 로우이므로 하이를 출력하게 되고, 이는 매치신호(Match)의 출력 레벨이 된다(S13). 결국, 단계(S13)의 수행에 의해 매치신호가 하이로서 활성화되면, 도 1의 프로그램 루프 카운팅 신호 발생부(60)는 제2 스타트 프로그램 전압이 발생될 수 있도록 하는 카운팅 신호를 출력한다. 상기 카운팅 신호의 출력은 단계(S14)의 수행에 포함된다. 한편, 단계(S15)의 수행은 통상적인 제1 스타트 프로그램 전압의 생성을 위한 것이다.

지금부터는 상기 단계(S14)의 수행과정이 보다 상세히 설명된다. 이제 도 5를 참조하면, 노아 게이트(NOR1), 인버터(IN1), 제1 내지 제4 플립플롭(F1-F4), 낸드 게이트들(ND1-ND12), 및 인버터들(I1-I12)의 연결구성을 갖는 프로그램 루프 카운팅 신호 발생부(60a)의 일예가 보여진다. 여기서, 상기 제1 내지 제4 플립플롭(F1-F4)은 각기 도 7에서 보여지는 바와 같이, 인버터들(IN1-IN3), 제1-4 패스 게이트(PG1-PG4), 및 제1-4 노아게이트(NOR1-NOR4)로 이루어져 있다. 도 5에서 인가되는 신호들(INT_PPWRUP,PGM_PGMEND,Match,PVFRD)은 파워업 신호, 프로그램 종료(End)신호, 상기 매치신호, 및 베리파이 리드신호를 각기 가리킨다. 상기 베리파이 리드신호는 베리파이 동작의 수행 후에 프로그램 대상이 되는 메모리 셀에 대하여 프로그램 페일이 된 경우에만 하이로서 인가되는 신호이다.

상기 매치신호(Match)가 로우로서 인가되고 상기 제1 내지 제4 플립플롭(F1-F4)이 리셋된 경우에 상기 제1 내지 제4 플립플롭(F1-F4)의 출력단(Q)에는 모두 로우가, 반전출력단(nQ)에는 모두 하이가 출력되므로, 낸드 게이트(ND1)의 출력만이 로우로 된다. 이에 따라, 인버터(I1)의 출력신호(LOOP0)만이 하이로서 출력되고, 나머지 인버터들(I2-I12)의 출력들은 모두 로우가 된다. 이후에 상기 베리파이 리드신호(PVFRD)가 하이로서 클럭단에 인가되면, 상기 제1 내지 제4 플립플롭(F1-F4)가 12비트 2진 카운터로서 증가 카운팅 동작을 수행함에 의해, 상기 제1 플립플롭(F1)의 출력단(Q)에는 하이가 출력된다. 이에 따라, 인버터(I2)의 출력신호(LOOP1)만이 하이로서 출력된다. 계속하여, 상기 베리파이 리드신호(PVFRD)가 하이로서 클럭단에 인가될 때 마다, 출력신호들(LOOP2,3,4..,11)은 차례로 하이로서 출력된다.

상기한 설명에 의해, 매치신호가 비활성화 상태에 있을 경우에는 제1 스타트 프로그램 전압이 생성되도록 하는 제1 루프 카운팅 신호(LOOP0)가 처음에 생성됨을 알 수 있게 된다. 또한, 상기 베리파이 리드신호(PVFRD)가 하이로서 인가될 때 마다 ISPP 방식으로 프로그램 전압을 증가시키기 위한 제2 내지 제12 루프 카운팅 신호(LOOP1-LOOP11)가 차례로 논리레벨 하이로서 출력됨을 알 수 있게 된다.

이제 부터는 매치신호가 활성화 된 경우에 어떻게 처음부터 곧바로 제2 루프 카운팅 신호(LOOP1)가 발생되는 지가 확실히 설명될 것이다. 상기 매치신호(Match)가 상기 제1 플립플롭(F1)의 세트단자(S)에 인가되기 때문에, 상기 제1 플립플롭(F1)의 출력단(Q)에는 하이가 출력되고, 반전 출력단(nQ)에는 로우가 출력된다. 따라서, 낸드 게이트(ND2)의 모든 입력은 하이가 되어, 인버터(I2)의 출력은 하이가 된다. 이 때 다른 나머지 인버터(I1,I3-I12)의 출력은 모두 로우 상태를 갖는다. 상기한 설명에 의해, 매치신호가 활성화 상태에 있을 경우에는 제2 스타트 프로그램 전압이 생성되도록 하는 제2 루프 카운팅 신호(LOOP1)가 처음부터 생성됨을 알 수 있게 된다. 또한, 유사하게 상기 베리파이 리드신호(PVFRD)가 하이로서 인가될 때 마다 ISPP 방식으로 프로그램 전압을 증가시키기 위한 제3 내지 제12 루프 카운팅 신호(LOOP2-LOOP11)가 차례로 논리레벨 하이로서 출력됨을 알 수 있게 된다.

도 6을 참조하면, 도 5의 회로 구성과 유사하게 노아 게이트(NOR1), 인버터들(IN1-IN5), 제1-4 낸드 게이트(NAD1-NAD4), 퓨즈 옵션부(FUO1-FUO4), 제1 내지 제4 플립플롭(F1-F4), 낸드 게이트들(ND1-ND12), 및 인버터들(I1-I12)의 연결구성을 갖는 프로그램 루프 카운팅 신호 발생부(60b)의 일예가 보여진다. 도 6의 경우에는 상기 퓨즈 옵션부(FUO1-FUO4)의 퓨즈 커팅에 의해 임의의 루프 카운팅 신호를 처음부터 하이레벨로 만드는 것에 가능하게 된다. 예를 들어, 퓨즈 옵션부(FUO2)의 퓨즈를 커팅하는 것에 의해 제2 플립플롭(F2)이 세트될 경우, 제2 스타트 프로그램 전압이 생성되도록 하는 제4 루프 카운팅 신호(LOOP3)가 처음부터 생성된다. 유사하게, 상기 베리파이 리드신호(PVFRD)가 하이로서 인가될 때 마다 ISPP 방식으로 프로그램 전압을 증가시키기 위한 나머지 루프 카운팅 신호(LOOP4-LOOP11)가 차례로 하이로서 출력된다.

여태까지는 루프 카운팅 신호의 발생에 관한 설명이 행해졌고, 지금부터 프로그램 전압 발생부(70)의 동작이 도 8을 참조로 설명될 것이다. 상기 제1 루프 카운팅 신호(LOOP0)가 하이로서 인가되는 경우에 도 8내의 디바이딩 저항들(R0-Rn)중 디바이딩 저항(R0)의 일단에 연결된 엔형 모오스 트랜지스터(T0)만이 턴온되고, 나머지 엔형 모오스 트랜지스터들(T1-Tn)은 턴오프 상태로 된다. 이에 따라, 노드(NO1)와 접지단자간에는 저항(R0)만이 연결된 상태로 된다. 상부 저항(Ru)과 저항(R0)의 저항 비에 따른 디바이딩 전압(Vdvd)은 비교기(74)의 반전단자(-)로 인가되고, 기준전압(Vref)은 상기 비교기(74)의 비반전단자(+)로 인가된다. 상기 디바이딩 전압(Vdvd)이 상기 기준전압(Vref)보다 낮을 때 상기 비교기(74)로부터 출력되는 비교신호(COMP)는 활성화된다. 상기 비교기(74)로부터 출력되는 비교신호(COMP)는 고전압 발생기(76)의 인에이블 단자(EN)에 인가되므로, 상기 고전압 발생기(76)는 상기 비교신호(COMP)의 논리 상태에 따라 차아지 펌핑 동작을 행하여 노드(NO2)에 목표로 하는 프로그램 전압(VPGM)을 출력한다. 이 때 출력되는 프로그램 전압(VPGM)은 스타트 프로그램 전압으로서 약 15.5V로 설정될 수 있다.

특정한 워드라인 예컨대 제16번째 워드라인에 16V의 스타트 프로그램 전압을 인가할 경우에, 상기 제2 루프 카운팅 신호(LOOP1)가 하이로서 인가된다. 따라서, 도 8내의 디바이딩 저항들(R0-Rn)중 디바이딩 저항(R1)의 일단에 연결된 엔형 모오스 트랜지스터(T1)만이 턴온되고, 나머지 엔형 모오스 트랜지스터들(T0,T2-Tn)은 턴오프 상태로 된다. 이에 따라, 노드(NO1)와 접지단자간에는 저항(R1)만이 동작적으로 연결된다. 상부 저항(Ru)과 저항(R1)의 저항 비에 따른 디바이딩 전압(Vdvd)은 상기 상부 저항(Ru)과 상기 저항(R0)의 저항 비에 따른 디바이딩 전압보다 일정한 레벨만큼 감소된다. 이에 따라, 상기 고전압 발생기(76)의 차아지 펌핑 동작에 따른 타겟 출력 레벨은 더 증가되어, 노드(NO2)에 출력되는 프로그램 전압(VPGM)은 약 16V로 설정된다. 상기 디바이딩 저항들(R0-Rn)의 저항값은 서로 다르게 설정되어 있기 때문에 상기 루프 카운팅 신호의 오더(Order)에 따라 상기 노드(NO2)를 통해 출력되는 프로그램 전압의 레벨은 점차적으로 증가된다. 상기 ISPP 방식 즉, 프로그램 전압 (VPGM)을 각 프로그램 사이클에서 단계적으로 증가시키는 방법에 따르면, 도 2의 스트링 선택 라인(SSL)과 인접한 워드 라인(WL15,14)에 프로그램 전압이 인가될 때 상기 스트링 선택 라인(SSL)의 전압이 워드 라인과의 커플링에 의해 상승되는 것이 최소화된다. 즉, 각 프로그램 사이클에 사용되는 프로그램 전압의 증가 폭이 적기 때문에, 스트링 선택 라인과 워드 라인 사이의 커플링에 의한 부스팅 효과는 최대한 억제될 수 있는 것이다.

상기한 바와 같이, 프로그램 전압 발생부(70)는 제1 루프 카운팅 신호에 응답하여 제1 스타트 프로그램 전압을 프로그램 스타트 전압으로서 발생하고, 상기 제2 루프 카운팅 신호에 응답하여 상기 제1 스타트 프로그램 전압보다 높은 제2 스타트 프로그램 전압을 프로그램 스타트 전압으로서 발생함을 알 수 있다.

이제 도 1을 다시 참조하면, 행 라인 레벨 선택부(40)에 인가되는 프로그램 전압(VPGM)은 상기 매치신호 발생부(50)로부터 출력되는 매치신호(Match)의 논리레벨에 따라 2종류의 전압레벨 예컨대, 15.5V 또는 16V로서 주어짐을 알 수 있다. 이로써, 도 14의 제2 프로그램 루프 전압 세트를 수행하는 단계(S14)와, 제1 프로그램 루프 전압 세트를 수행하는 단계(S15)가 설명되어졌다.

단계(S16)에서의 프로그램 동작은 선택된 워드라인에 프로그램 전압을 인가함에 의해 달성된다. 상기 단계(S16)는 상기 도 1의 행 라인레벨 선택부(40)의 동작이 담당한다. 도 2를 참조하면, 상기 행 라인레벨 선택부(40)내의 워드라인 레벨 셀렉터들(42-45)에는 상기 프로그램 전압(VPGM), 패스전압(VPASS), 리드전압(VREAD), 및 디코딩 로우 어드레스(DRADD0,DRADD1,DRADD2,DRADD3)가 공통으로 인가됨을 알 수 있다. 스트링 선택 라인 레벨 셀렉터(41)와 그라운드 선택 라인 레벨 셀렉터(46)에는 상기 리드전압(VREAD)이 공통으로 인가된다. 상기 워드라인 레벨 셀렉터들(42-45)은 각기 도 9와 같은 회로 소자들로 이루어져 있다. 3개의 스위치 펌프들(408,409,410)중 스위치 펌프(408)가 인에이블 되면 전압 출력단(VOUT)에는 리드전압(VREAD)이 나타나고, 스위치 펌프(409)가 인에이블 되면 상기 전압 출력단(VOUT)에는 패스전압(VPASS)이 나타나며, 스위치 펌프(410)가 인에이블 되면 전압 출력단(VOUT)에는 프로그램 전압(VPGM)이 나타난다. 상기 스위치 펌프들(408,409,410)의 인에이블 단자(EN)에 인가되는 인에이블 신호를 발생을 위한 인가 신호들(READINF,SADDINF,/PPS,TM,PMPS)은 각기, 코멘드 신호로부터 얻어진 리드 정보, 선택된 어드레스 정보, 패스 주기 신호, 테스트 모드 신호, 프로그램 주기 신호이다. 도 10에는 상기 신호들의 타이밍 관계가 도시된다. 상기 프로그램 주기신호의 인가타임은 상기 패스 주기신호가 활성화된 시점부터 지연타임(D1)만큼 지연됨을 알 수 있다. 이에 따라 모든 워드라인들에는 패스전압이 일단 인가된 후, 선택된 워드라인에 대하여만 프로그램 전압이 인가되어진다. 도 9에서 엔형 모오스 트랜지스터(403)의 게이트에 인가되는 신호(DCS)는 디스차아지 제어신호이다. 도 11에는 상기 스위치 펌프들(408,409,410)에 대한 각각의 세부 회로구성이 보여진다. 커패시터(C1,C2)와 고전압 트랜지스터들(HN1-HN5)은 차아지 펌핑 및 스위칭 동작을 위해 필요한 소자들로서, 상기 차아지 펌핑 및 스위칭 동작은 본 분야에서 널리 공지되어 있다.

상기 워드라인 레벨 셀렉터들(42-45) 각각은 프로그램 동작모드 동안에 패스전압(VPASS), 리드전압(VREAD), 및 상기 프로그램 전압 발생부로부터 제공되는 프로그램 전압(VPGM1,VPGM2)중의 하나를 로우 어드레스 디코딩 정보(DRADDi)에 따라 대응되는 워드라인에 인가한다.

다시 도 2로 돌아가서, 제16번째 워드라인에 제2 스타트 프로그램 전압(VPGM2)을 인가하는 경우라고 하면, 먼저, 도 1의 제1 블록선택부(31)의 출력라인(BSK)이 활성화됨에 따라, 고전압 트랜지스터들(PG1-PG6)은 모두 활성화되어 한 블록이 선택된다. 이 때, 모든 워드라인 레벨 셀렉터는 출력단(S1-S16)을 통해 패스전압(VPASS)을 출력하며, 상기 스트링 선택 라인 레벨 셀렉터(41)와 그라운드 선택 라인 레벨 셀렉터(46)는 리드전압(VREAD)을 출력한다. 이에 따라, 상기 모든 워드라인들에 패스전압(VPASS)이 인가된다. 상기 워드라인 레벨 셀렉터(42)는 출력단(S16)을 통해 제2 스타트 프로그램 전압(VPGM2)을 출력한다. 따라서, 제16번째 워드라인(WL15)에만 상기 제2 스타트 프로그램 전압(VPGM2)이 인가되고, 제1 내지 제15번째 워드라인들(WL0-WL14)에는 여전히 패스전압(VPASS)이 인가된다. 비트라인(BL0)의 레벨만이 접지레벨로 변화된 경우에, 메모리 셀 트랜지스터(M15)는 프로그램된다. 상기 프로그램은 메모리 셀 트랜지스터의 플로팅 게이트에 데이터를 라이트하는 것을 의미하며 이에 대한 메커니즘은 본 분야에 잘 알려져 있다. 비트라인(BL1)만이 접지레벨로 변화되는 경우에는, 상기 비트라인(BL1)에 연결되고 콘트롤 게이트가 상기 워드라인(WL15)에 연결된 메모리 셀이 프로그램된다. 도 14의 단계(S17)에서 프로그램 베리파이 리드 및 프로그램 루프 카운트 업이 공지의 방법으로 수행되면, 단계(S18)에서 프로그램 패스 또는 페일 체크가 또한 공지의 방법으로 행해진다. 프로그램 페일인 경우에, 상기 프로그램 루프 카운팅 신호 발생부(60)는 제3 루프 카운팅 신호(LOOP2)를 하이로서 출력한다. 이에 따라, 프로그램 전압은 16.5V로 증가된다. 결국, 상기 제 16번째 워드라인에 인가되는 프로그램 전압의 레벨은 루프를 거듭할수록 전술한 ISPP 방식으로 증가된다. 여기서, 상기 16번째 워드라인은 스타트 프로그램 전압을 16V로 받게 되는 것이므로, 15.5V를 스타트 프로그램 전압으로서 받는 타의 워드라인들의 경우와 유사하게 프로그램 루프 횟수를 맞출 수 있게 된다. 즉, 3번째 워드라인의 프로그램 시에 루프 횟수가 8회로 나타났다면, 16번째 워드라인의 프로그램 시에도 8 또는 9회로 나타나게 할 수 있는 것이다. 이는 예를 들어 11회로 나타났던 종래의 16번째 워드라인의 루프 횟수에 비해 현저히 감소된 루프 횟수이다. 결국, 그러한 경우에 프로그램 루프 회수에 대한 산포는 줄어든다. 프로그램 루프 횟수에 대한 산포가 줄어드는 경우에, 프로그램 동작의 고속화는 물론, 프로그램 동작 및 리드 동작에서의 동작 효율성이 증대될 수 있다.

상기한 설명에서는 제2 스타트 프로그램 전압을 16V로 예를 들었지만, 17V 또는 18V 등과 같은 임의의 전압으로 설정될 수 있음은 물론이다.

상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 상기 특정한 워드라인으로서 지정되는 워드라인의 개수 및 지정 방식을 본 발명의 기술적 사상을 벗어남이 없이 다양한 형태로 변경할 수 있음은 물론이다. 또한, 점유면적의 증대가 허용되는 경우에 특정한 워드라인에만 특정한 프로그램 전압을 인가하는 프로그램전압 발생부를 별도로 설치하여 운영 할 수도 있으며, 퓨즈 옵션으로 특정한 워드라인을 기억시키는 방법에서 탈피하여 메탈 옵션이나 외부 제어신호에 의한 행 어드레스 저장방법도 구현될 수 있을 것이다.

더구나, 본 발명의 설명에서는 낸드 플래시 반도체 메모리 장치를 예로 들었으나, 노아 플래시 반도체 메모리 장치의 프로그램 방법의 경우에 있어서도 프로그램 루프 횟수의 산포 감소에 응용 가능할 것이다.

상술한 바와 같이 본 발명에 따르면, 프로그램 루프 횟수에 대한 산포가 줄어드는 효과가 있다. 따라서, 프로그램 동작의 고속화 및 동작 효율성이 얻어지는 이점이 있다.

도 1은 본 발명의 실시 예에 따른 불휘발성 반도체 메모리 장치의 프로그램 관련 회로블록도

도 2는 도 1중 메모리 블록과 행 라인레벨 선택부 사이의 구체적 연결관계를 보여주는 회로도

도 3은 도 1중 매치신호 발생부의 상세를 보여주는 예시적 회로도

도 4는 도 3중 각 퓨즈 옵션부의 상세를 보여주는 예시적 회로도

도 5 및 도 6은 도 1중 프로그램 루프 카운팅신호 발생부의 제1,2 구현 예를 각기 보여주는 회로도들

도 7은 도 5 및 도 6에 사용된 플립플롭 회로의 세부를 보여주는 상세 회로도

도 8은 도 1중 프로그램 전압 발생부의 상세를 보여주는 예시적 회로도

도 9는 도 2중 워드라인 레벨 셀렉터의 상세를 보여주는 예시적 회로블록도

도 10은 도 9에 관련된 동작 타이밍도

도 11은 도 9내의 스위치 펌프의 상세를 보여주는 구체회로도

도 12 및 도 13은 전형적인 프로그램 방법과 본 발명에 따른 프로그램 방법을 서로 비교하기 위해 제시된 프로그램 전압 인가 파형도들

도 14는 본 발명에 따른 프로그램 방법의 특징을 나타낸 프로그램 동작 제어플로우챠트

Claims

불휘발성 반도체 메모리장치에서의 프로그램 회로에 있어서:

복수의 워드라인 중에서 적어도 하나의 특정한 워드라인을 가리키는 로우 어드레스를 미리 저장하는 저장부와;

프로그램 동작모드에서 인가된 로우 어드레스가 상기 저장된 로우 어드레스와 일치할 경우에, 상기 특정한 워드라인들을 제외한 나머지 워드라인들에 인가될 스타트 프로그램 전압의 레벨과는 다른 레벨을 갖는 스타트 프로그램 전압을 상기 특정한 워드라인에 제공하기 위한 프로그램 전압 공급부를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 프로그램 회로.
제1항에 있어서, 상기 적어도 하나의 특정한 워드라인은 상기 복수의 워드라인들에 연결된 메모리 셀 들에 대한 프로그램 루프 횟수의 테스트 결과에 의해 선택된 워드라인임을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 프로그램 회로.
제1항 또는 제2항에 있어서, 상기 저장부는 퓨즈 프로그래밍에 의해 상기 특정한 워드라인을 가리키는 로우 어드레스를 저장함을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 프로그램 회로.
제1항에 있어서, 상기 특정한 워드라인에 제공되는 상기 스타트 프로그램 전압의 레벨은 상기 특정한 워드라인들을 제외한 나머지 워드라인들에 인가될 스타트 프로그램 전압의 레벨보다 높음을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 프로그램 회로.
제2항에 있어서, 상기 프로그램 전압 공급부는 상기 프로그램 동작모드에서 인가된 로우 어드레스가 상기 저장된 로우 어드레스와 일치하지 않을 경우에는 제1 스타트 프로그램 전압을 프로그램 스타트 전압으로서 공급하고, 일치할 경우에는 상기 제1 스타트 프로그램 전압보다 높은 제2 스타트 프로그램 전압을 프로그램 스타트 전압으로서 공급함을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 프로그램 회로.
제5항에 있어서, 상기 프로그램 전압 공급부는 프로그램 루프 카운트 값이 설정된 제한 값 이내에서 증가될 때마다 상기 제1 및 제2 스타트 프로그램 전압에서 일정한 레벨만큼 단계적으로 증가되는 전압을 공급함을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 프로그램 회로.
불휘발성 반도체 메모리장치에 있어서:

복수의 비트라인과 복수의 워드라인에 매트릭스 형태로 연결된 메모리 셀들을 포함하는 메모리 셀 어레이;

상기 워드라인들 중에서 특정한 워드라인들을 가리키는 로우 어드레스 정보를 미리 저장하는 스토리지부;

프로그램 동작모드에서 인가된 로우 어드레스가 상기 스토리지부에 저장된 로우 어드레스 정보와 만나는 경우에 매치신호를 발생하는 매치신호 발생부;

상기 매치신호가 비활성화 상태에 있을 경우에는 제1 루프 카운팅 신호를 생성하고, 상기 매치신호가 활성화 상태인 경우에는 제2 루프 카운팅 신호를 생성하는 프로그램 루프 카운팅 신호 발생부;

상기 제1 루프 카운팅 신호에 응답하여 제1 스타트 프로그램 전압을 프로그램 스타트 전압으로서 발생하고, 상기 제2 루프 카운팅 신호에 응답하여 상기 제1 스타트 프로그램 전압보다 높은 제2 스타트 프로그램 전압을 프로그램 스타트 전압으로서 발생하는 프로그램 전압 발생부; 및

프로그램 동작모드 동안에 패스전압, 리드전압, 및 상기 프로그램 전압 발생부로부터 제공되는 프로그램 전압중의 하나를 로우 어드레스 디코딩 정보에 따라 상기 워드라인들에 인가하는 행라인 레벨 선택부를 구비함을 특징으로 하는 불휘발성 반도체 메모리장치.
제7항에 있어서, 상기 특정한 워드라인들은 상기 복수의 워드라인들에 연결된 메모리 셀 들에 대한 프로그램 루프 횟수의 테스트 결과에 의해 선택된 워드라인들임을 특징으로 하는 불휘발성 반도체 메모리 장치.
제7항 또는 제8항에 있어서, 상기 프로그램 전압 발생부는 상기 제1,2 루프 카운팅 신호의 값이 설정된 제한 값 이내에서 증가될 때마다 상기 제1 및 제2 스타트 프로그램 전압에서 일정한 레벨만큼 단계적으로 증가되는 전압을 발생함을 특징으로 하는 불휘발성 반도체 메모리 장치.
제7항 또는 제8항에 있어서, 상기 메모리 셀 어레이는,

서로 직렬로 연결된 복수의 메모리 셀을 갖는 메모리 셀 스트링이 대응되는 비트라인에 선택 트랜지스터를 통해 각기 연결되고 각각의 메모리 셀 스트링 내에서 서로 동일한 행에 배열된 복수의 메모리 셀 들은 대응되는 워드라인에 공통으로 연결되어 있는 낸드 타입 셀 블록을 복수로 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
제7항 또는 제8항에 있어서, 상기 스토리지부는 커팅 가능한 복수의 퓨즈들을 포함하는 퓨즈 옵션 스토리지부임을 특징으로 하는 불휘발성 반도체 메모리 장치.
제7항 또는 제8항에 있어서, 상기 제2 루프 카운팅 신호는 상기 제1 루프 카운팅 신호의 정수 배임을 특징으로 하는 불휘발성 반도체 메모리 장치.
불휘발성 반도체 메모리장치에서의 프로그램 방법에 있어서:

복수의 워드라인 중에서 적어도 하나이상의 특정한 워드라인을 가리키는 로우 어드레스를 미리 저장하는 단계와;

프로그램 동작모드에서 인가된 로우 어드레스가 상기 저장된 로우 어드레스와 일치할 경우에, 상기 특정한 워드라인들을 제외한 나머지 워드라인들에 인가되어질 스타트 프로그램 전압의 레벨과는 다른 레벨을 갖는 스타트 프로그램 전압을 상기 특정한 워드라인에 인가하는 단계를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 프로그램 방법.
제13항에 있어서,

상기 특정한 워드라인은 타 워드라인들에 비해 별도의 프로그램 전압이 인가될 필요가 있는 워드라인임을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 프로그램 방법.
제13항에 있어서, 상기 특정한 워드라인에 제공되는 상기 스타트 프로그램 전압의 레벨은 상기 특정한 워드라인들을 제외한 나머지 워드라인들에 인가될 스타트 프로그램 전압의 레벨보다 높음을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 프로그램 방법.
제13항에 있어서, 상기 프로그램 동작모드 동안에 인가되는 프로그램 전압은 프로그램 루프 카운트 값이 설정된 제한 값 이내에서 증가될 때마다 상기 제1 및 제2 스타트 프로그램 전압에서 일정한 레벨만큼 단계적으로 증가되는 전압임을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 프로그램 방법.
제15항에 있어서, 상기 특정한 워드라인은 메모리 셀 어레이의 각 블록마다 동일한 행에 위치되는 워드라인임을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 프로그램 방법.
제15항에 있어서, 상기 특정한 워드라인은 메모리 셀 어레이의 각 블록마다 서로 다른 행에 위치되는 워드라인임을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 프로그램 방법.
낸드 타입 플래시 반도체 메모리장치의 프로그램 방법에 있어서:

선택된 비트라인에 접지전압을 인가하는 단계와;

복수의 워드라인 중에서 특정한 워드라인들에 별도의 프로그램 전압을 단계적으로 인가하는 단계를 가짐을 특징으로 하는 프로그램 방법.
제19항에 있어서,

상기 특정한 워드라인들은 타 워드라인들에 비해 별도의 프로그램 전압이 인가될 필요가 있는 워드라인들임을 특징으로 하는 프로그램 방법.
제19항에 있어서, 상기 특정한 워드라인들에 제공되는 상기 스타트 프로그램 전압의 레벨은 상기 특정한 워드라인들을 제외한 나머지 워드라인들에 인가될 스타트 프로그램 전압의 레벨보다 높음을 특징으로 하는 프로그램 방법.
제19항에 있어서, 상기 특정한 워드라인들은 메모리 셀 어레이의 각 블록마다 동일한 행에 위치되는 워드라인들임을 특징으로 하는 프로그램 방법.
제19항에 있어서, 상기 특정한 워드라인들은 메모리 셀 어레이의 각 블록마다 서로 다른 행에 위치되는 워드라인들임을 특징으로 하는 프로그램 방법.