JP2000286392A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000286392A JP2000286392A JP11093908A JP9390899A JP2000286392A JP 2000286392 A JP2000286392 A JP 2000286392A JP 11093908 A JP11093908 A JP 11093908A JP 9390899 A JP9390899 A JP 9390899A JP 2000286392 A JP2000286392 A JP 2000286392A
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- gate
- semiconductor device
- leakage current
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Abstract
(57)【要約】
【課題】 高速動作とスタンドバイ時の低消費電力特性
が両立できるＬＳＩを提供する。 【解決手段】 スタンドバイ時にゲート絶縁膜に印加さ
れる最大電圧をアクティブ時と比較して低減する。また
微細ＭＯＳトランジスタのゲート電極に付加素子を接続
しスタンドバイ時にＬＳＩの電源から接地へのリーク電
流パスを切断する。
が両立できるＬＳＩを提供する。 【解決手段】 スタンドバイ時にゲート絶縁膜に印加さ
れる最大電圧をアクティブ時と比較して低減する。また
微細ＭＯＳトランジスタのゲート電極に付加素子を接続
しスタンドバイ時にＬＳＩの電源から接地へのリーク電
流パスを切断する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板上に形成
した半導体装置に関する。
した半導体装置に関する。
【０００２】
【従来の技術】ＬＳＩは３年に４倍のペースで大容量化
されている。それに伴ないデザインルールも一世代毎に
スケーリングされ、２１世紀にはデザインルール０．１
μｍ以下のＬＳＩが実現される。デザインルール０．１
μｍ以下のＬＳＩではＭＯＳトランジスタの厚さ方向の
微細化も進み、従来のＬＳＩでは問題とならなかったＭ
ＯＳトランジスタの各種リーク電流がＬＳＩ全般の特性
に大きな影響を与えるようになる。微細なＭＯＳトラン
ジスタの各種リーク電流のうち代表的なものにチャネル
部のサブスレッショルドリーク電流、接合部のバンド間
トンネル電流、ゲートリーク電流がある。図９チャネル
部のサブスレッショルドリーク電流図９の低減には、し
きい値電圧の動的制御が有効である。スタンドバイ時に
ウェル電位を制御する事によりしきい値を上げサブスレ
ッショルドリーク電流を低減する方法（参考文献１）、
ゲートと基板を接続する事によりスタンドバイ時のみな
らずアクティブ時にもサブスレッショルドリーク電流を
低減する方法（参考文献２）等が過去に提案されてい
る。
されている。それに伴ないデザインルールも一世代毎に
スケーリングされ、２１世紀にはデザインルール０．１
μｍ以下のＬＳＩが実現される。デザインルール０．１
μｍ以下のＬＳＩではＭＯＳトランジスタの厚さ方向の
微細化も進み、従来のＬＳＩでは問題とならなかったＭ
ＯＳトランジスタの各種リーク電流がＬＳＩ全般の特性
に大きな影響を与えるようになる。微細なＭＯＳトラン
ジスタの各種リーク電流のうち代表的なものにチャネル
部のサブスレッショルドリーク電流、接合部のバンド間
トンネル電流、ゲートリーク電流がある。図９チャネル
部のサブスレッショルドリーク電流図９の低減には、し
きい値電圧の動的制御が有効である。スタンドバイ時に
ウェル電位を制御する事によりしきい値を上げサブスレ
ッショルドリーク電流を低減する方法（参考文献１）、
ゲートと基板を接続する事によりスタンドバイ時のみな
らずアクティブ時にもサブスレッショルドリーク電流を
低減する方法（参考文献２）等が過去に提案されてい
る。
【０００３】接合部のバンド間トンネル電流を低減する
ためには、ソース／ドレイン部分のデバイス設計を工夫
する事により、基板との接合部の電界強度を低減する方
式が有効である（参考文献３）。以上の工夫により、図
１０に示した、上記リーク電流のうち、サブスレッショ
ルドリーク電流、バンド間トンネル電流を低減出来る。
しかしながら上記工夫だけでは、ゲートリーク電流を低
減する事は出来ない。図Ｂに示したようにゲートリーク
電流は、微細ＭＯＳトランジスタで構成したＬＳＩのい
たる所で流れるため、ＬＳＩ全体のリーク電流（特にス
タンドバイ時のリーク電流）を低減するためには、ゲー
トリーク電流の低減が必要不可欠となる（参考文献
４）。従来はＭＯＳトランジスタのゲートリーク電流を
防ぐ有効な手段がなかった。そのため１Ｇａｔｅ当たり
１０−９Ａ程度のリーク電流が発生したとすると、５０
〜１００Ｍゲート程度で構成される将来のＬＳＩではス
タンドバイ時でさえ、５０−１００ｍＡのリーク電流が
流れ、ＬＳＩにとって必要不可欠な高速低消費電力動作
が実現出来ないという問題点があった。（５０〜１００
ｍＡ程度のリーク電流はアクティブ動作では負荷容量の
充放電電流の方が大きいため、スタンドバイ時のリーク
対策が当面は重要となる） （参考文献１）黒田他″しきい値電圧を可変にして消費
電力を最大で１ケタカットする，Ｐ．５７，日経マイク
ロデバイス（９６年８月号）。 （参考文献２）布施他″Ａ０．５Ｖ ２００ＭＨｚ １
−ｓｔａｇｅ ３２ｂ ＡＬＵ ｕｓｉｎｇ ａ ｂｏ
ｄｙ ｂｉａｓ ｃｏｎｔｒｏｌｌｅｄ ＳＯＩ ｐａ
ｓｓｇａｔｅ ｌｏｇｉｃ， ＩＳＳＣＣ Ｄｉｇｅｓ
ｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ， Ｐ．
２８６ （Ｆｅｂ．，１９９７） （参考文献３）Ｒ． Ｇｈｏｄｓｉ ｅｔ ａｌ：
“Ｇａｔｅ−ｉｎｄｕｃｅｄ ｄｒａｉｎ−ｌｅａｋａ
ｇｅ ｉｎ ｂｕｒｉｅｄ−ｃｈａｎｎｅｌ ＰＭＯＳ
−Ａ ｌｉｍｉｔｉｎｇ ｆａｃｔｏｒ ｉｎ Ｄｅｖ
ｅｌｏｐｍｅｎｔ ｏｆ ｂｕｒｉｅｄ−ｃｈａｎｎｅ
ｌ ＰＭＯＳ−Ａ ｌｉｍｉｔｉｎｇ ｆａｃｔｏｒ
ｉｎ Ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｌｏｗ−ｃｏｓ
ｔ， ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ ３．３Ｖ，
０．２５μｍ ｔｅｃｈｎｏｌｏｇｙ" ＩＥＥＥＤ
Ｌ Ｖｏｌ．１９， Ｎｏ．９， Ｓｅｐｔ． １９９
８． （参考文献４）Ｐ． Ｊ． Ｗｒｉｇｈｔ ｅｔ ａ
ｌ： “Ｔｈｉｃｋｎｅｓｓ ｌｉｍｉｔａｔｉｏｎｓ
ｏｆ ＳｉＯ２ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃｓ
ｆｏｒＭＯＳ ＵＬＳＩ" ＩＥＥＥ Ｔｒａｎｓ．
ＥＰ Ｖｏｌ．３７， Ｎｏ．８， Ａｕｇ． １９
９０．
ためには、ソース／ドレイン部分のデバイス設計を工夫
する事により、基板との接合部の電界強度を低減する方
式が有効である（参考文献３）。以上の工夫により、図
１０に示した、上記リーク電流のうち、サブスレッショ
ルドリーク電流、バンド間トンネル電流を低減出来る。
しかしながら上記工夫だけでは、ゲートリーク電流を低
減する事は出来ない。図Ｂに示したようにゲートリーク
電流は、微細ＭＯＳトランジスタで構成したＬＳＩのい
たる所で流れるため、ＬＳＩ全体のリーク電流（特にス
タンドバイ時のリーク電流）を低減するためには、ゲー
トリーク電流の低減が必要不可欠となる（参考文献
４）。従来はＭＯＳトランジスタのゲートリーク電流を
防ぐ有効な手段がなかった。そのため１Ｇａｔｅ当たり
１０−９Ａ程度のリーク電流が発生したとすると、５０
〜１００Ｍゲート程度で構成される将来のＬＳＩではス
タンドバイ時でさえ、５０−１００ｍＡのリーク電流が
流れ、ＬＳＩにとって必要不可欠な高速低消費電力動作
が実現出来ないという問題点があった。（５０〜１００
ｍＡ程度のリーク電流はアクティブ動作では負荷容量の
充放電電流の方が大きいため、スタンドバイ時のリーク
対策が当面は重要となる） （参考文献１）黒田他″しきい値電圧を可変にして消費
電力を最大で１ケタカットする，Ｐ．５７，日経マイク
ロデバイス（９６年８月号）。 （参考文献２）布施他″Ａ０．５Ｖ ２００ＭＨｚ １
−ｓｔａｇｅ ３２ｂ ＡＬＵ ｕｓｉｎｇ ａ ｂｏ
ｄｙ ｂｉａｓ ｃｏｎｔｒｏｌｌｅｄ ＳＯＩ ｐａ
ｓｓｇａｔｅ ｌｏｇｉｃ， ＩＳＳＣＣ Ｄｉｇｅｓ
ｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ， Ｐ．
２８６ （Ｆｅｂ．，１９９７） （参考文献３）Ｒ． Ｇｈｏｄｓｉ ｅｔ ａｌ：
“Ｇａｔｅ−ｉｎｄｕｃｅｄ ｄｒａｉｎ−ｌｅａｋａ
ｇｅ ｉｎ ｂｕｒｉｅｄ−ｃｈａｎｎｅｌ ＰＭＯＳ
−Ａ ｌｉｍｉｔｉｎｇ ｆａｃｔｏｒ ｉｎ Ｄｅｖ
ｅｌｏｐｍｅｎｔ ｏｆ ｂｕｒｉｅｄ−ｃｈａｎｎｅ
ｌ ＰＭＯＳ−Ａ ｌｉｍｉｔｉｎｇ ｆａｃｔｏｒ
ｉｎ Ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｌｏｗ−ｃｏｓ
ｔ， ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ ３．３Ｖ，
０．２５μｍ ｔｅｃｈｎｏｌｏｇｙ" ＩＥＥＥＤ
Ｌ Ｖｏｌ．１９， Ｎｏ．９， Ｓｅｐｔ． １９９
８． （参考文献４）Ｐ． Ｊ． Ｗｒｉｇｈｔ ｅｔ ａ
ｌ： “Ｔｈｉｃｋｎｅｓｓ ｌｉｍｉｔａｔｉｏｎｓ
ｏｆ ＳｉＯ２ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃｓ
ｆｏｒＭＯＳ ＵＬＳＩ" ＩＥＥＥ Ｔｒａｎｓ．
ＥＰ Ｖｏｌ．３７， Ｎｏ．８， Ａｕｇ． １９
９０．
【０００４】
【発明が解決しようとする課題】将来の微細ＭＯＳトラ
ンジスタを用いたＬＳＩで、従来技術を用いているとス
タンドバイ時に前記微細ＭＯＳトランジスタにゲートリ
ーク電流が流れるため、ＬＳＩの高速低消費電力動作が
実現出来ないという問題があった。
ンジスタを用いたＬＳＩで、従来技術を用いているとス
タンドバイ時に前記微細ＭＯＳトランジスタにゲートリ
ーク電流が流れるため、ＬＳＩの高速低消費電力動作が
実現出来ないという問題があった。
【０００５】
【課題を解決するための手段】将来の微細ＭＯＳトラン
ジスタを用いたＬＳＩで、スタンドバイ時に前記微細Ｍ
ＯＳトランジスタのゲート絶縁膜に印加される最大電圧
を、アクティブ時と比較して低減する、又は前記微細Ｍ
ＯＳトランジスタのゲート電極に付加素子を接続する事
によって実現した。 （作用）スタンドバイ時にゲート絶縁膜に印加される最
大電圧をアクティブ時と比較して低減する事により、印
加電界強度に強く依存する微細ＭＯＳトランジスタのゲ
ートリーク電流を大幅に低減出来る。又前記微細ＭＯＳ
トランジスタのゲート電極に付加素子を接続する事によ
り、スタンドバイ時に前記ＬＳＩの電源から接地へのリ
ーク電流パスを切断する事により、ＬＳＩのスタンドバ
イ時のリーク電流を低減出来る。その結果従来より微細
なＭＯＳトランジスタを用いる事により、高速動作とス
タンドバイ時の超低消費電力特性がはじめて両立出来る
ようになった。
ジスタを用いたＬＳＩで、スタンドバイ時に前記微細Ｍ
ＯＳトランジスタのゲート絶縁膜に印加される最大電圧
を、アクティブ時と比較して低減する、又は前記微細Ｍ
ＯＳトランジスタのゲート電極に付加素子を接続する事
によって実現した。 （作用）スタンドバイ時にゲート絶縁膜に印加される最
大電圧をアクティブ時と比較して低減する事により、印
加電界強度に強く依存する微細ＭＯＳトランジスタのゲ
ートリーク電流を大幅に低減出来る。又前記微細ＭＯＳ
トランジスタのゲート電極に付加素子を接続する事によ
り、スタンドバイ時に前記ＬＳＩの電源から接地へのリ
ーク電流パスを切断する事により、ＬＳＩのスタンドバ
イ時のリーク電流を低減出来る。その結果従来より微細
なＭＯＳトランジスタを用いる事により、高速動作とス
タンドバイ時の超低消費電力特性がはじめて両立出来る
ようになった。
【０００６】
【発明の実施の形態】図１に本発明の第一の実施例の等
価回路図を示す。
価回路図を示す。
【０００７】第一の実施例ではスタンドバイ時にＭＯＳ
トランジスタのゲートリークによるＬＳＩ全体のリーク
電流を低減するために、ゲートリーク電流をモニタする
事により電源電圧変換回路を用いてＬＳＩ内部電源電圧
ＶＣＣ＊をゲートリンク電流が問題とならないレベルに
低下させる構成となっている。ゲートリーク電流はＭＯ
Ｓトランジスタのゲート絶縁膜に印加される電界強度の
指数関数として表わされるので、本実施例により、スタ
ンドバイ時のＬＳＩのリーク電流は大幅に低減できる。
ＶＣＣ＊をゲートリーク電流が問題とならない電位に設
定するためにスタンドバイ時基準電源電位発生回路を用
いる。この回路では、電源ノードＢと接地電位の間にＭ
ＯＳトランジスタ１と抵抗１を直列接続する。ゲートリ
ーク電流がＭＯＳトランジスタ１に流れるとノードＡが
上昇し、差動増幅器１により、ノードＢを下げるように
フィードバックする。Ｖｒｅｆ１の電圧を事前に調整す
れば、ノードは最終的にゲートリーク電流のない内部電
源電圧に下げられる。ノードＢを入力するスタンドバイ
時用電源電圧変換回路では、スタンドバイ時にＶＣ Ｃ＊
にＬＳＩ内部回路にゲートリークによるリーク電流が流
れない値を印加する。ゲート絶縁膜が極めて高耐圧力外
部電源電圧ＶＣＣが低い場合には、ＭＯＳトランジスタ
１にはゲートリーク電流は流れない。その場合にはＶ
ＣＣ＊をＶＣＣ以下に下げる必要はない。その場合には
ノードＢはＶＣＣ以上に上がり作動増幅器２によりスタ
ンドバイ時用電源電圧変換回路は作動しなくなくなる。
その代わりアクティブ時と同様にアクティブ時用電源電
圧変換回路が動作しＶＣＣ＊は外部電源電圧ＶＣＣがそ
のまま印加される。本第一の実施例ではＭＯＳトランジ
スタ以外はゲート絶縁膜厚をＬＳＩの内部回路より厚く
する事によりＭＯＳトランジスタのゲートリーク電流が
問題とならないように設定する。ＶＣＣが０．５Ｖ，Ｖ
ＣＣが０．２５Ｖの２つのケースに関して図１の内部ノ
ードの値を図２に示す（ＬＳＩ内部回路のゲートリーク
がおこらない電圧が０．３の場合）。
トランジスタのゲートリークによるＬＳＩ全体のリーク
電流を低減するために、ゲートリーク電流をモニタする
事により電源電圧変換回路を用いてＬＳＩ内部電源電圧
ＶＣＣ＊をゲートリンク電流が問題とならないレベルに
低下させる構成となっている。ゲートリーク電流はＭＯ
Ｓトランジスタのゲート絶縁膜に印加される電界強度の
指数関数として表わされるので、本実施例により、スタ
ンドバイ時のＬＳＩのリーク電流は大幅に低減できる。
ＶＣＣ＊をゲートリーク電流が問題とならない電位に設
定するためにスタンドバイ時基準電源電位発生回路を用
いる。この回路では、電源ノードＢと接地電位の間にＭ
ＯＳトランジスタ１と抵抗１を直列接続する。ゲートリ
ーク電流がＭＯＳトランジスタ１に流れるとノードＡが
上昇し、差動増幅器１により、ノードＢを下げるように
フィードバックする。Ｖｒｅｆ１の電圧を事前に調整す
れば、ノードは最終的にゲートリーク電流のない内部電
源電圧に下げられる。ノードＢを入力するスタンドバイ
時用電源電圧変換回路では、スタンドバイ時にＶＣ Ｃ＊
にＬＳＩ内部回路にゲートリークによるリーク電流が流
れない値を印加する。ゲート絶縁膜が極めて高耐圧力外
部電源電圧ＶＣＣが低い場合には、ＭＯＳトランジスタ
１にはゲートリーク電流は流れない。その場合にはＶ
ＣＣ＊をＶＣＣ以下に下げる必要はない。その場合には
ノードＢはＶＣＣ以上に上がり作動増幅器２によりスタ
ンドバイ時用電源電圧変換回路は作動しなくなくなる。
その代わりアクティブ時と同様にアクティブ時用電源電
圧変換回路が動作しＶＣＣ＊は外部電源電圧ＶＣＣがそ
のまま印加される。本第一の実施例ではＭＯＳトランジ
スタ以外はゲート絶縁膜厚をＬＳＩの内部回路より厚く
する事によりＭＯＳトランジスタのゲートリーク電流が
問題とならないように設定する。ＶＣＣが０．５Ｖ，Ｖ
ＣＣが０．２５Ｖの２つのケースに関して図１の内部ノ
ードの値を図２に示す（ＬＳＩ内部回路のゲートリーク
がおこらない電圧が０．３の場合）。
【０００８】第１の実施例にはいくつかの変形例が考え
られる。ゲート絶縁膜の種類によっては、ゲート電極と
ソース／ドレイン電極間に同じ電圧を印加してもゲート
リーク電流が異なる場合がある。この原因としてゲート
絶縁膜自身に耐圧に非対称性が有る場合（参考文献５）
とソース／ドレインにゲートより高い電圧をかけた場合
に、ソース／ドレイン近ぼうが空ぼう化して、ゲート絶
縁膜に印加される電圧が低がる場合が考えられる。後者
の現象が発生するＬＳＩでは、図３（ａ）に示すように
モニタ用ＭＯＳトランジスタ１にはゲートにソース／ド
レインより高電圧を印加する。更に細かくＶＣＣ＊を調
整したい場合は、ＬＳＩの内部回路でスタンドベイ時に
リークが問題となるＮ型ＭＯＳトランジスタの総和ΣＷ
ＢｎΣＷ Ｆｎ（極性も考慮）に比例する形にモニタ用Ｍ
ＯＳトランジスタをもうける。（図３（ｂ）では、ＷＦ
ｎ＝ΣＷＦｎ／ｎ、ＷＢｎ＝ΣＷＢｎ／ｎとする）。
られる。ゲート絶縁膜の種類によっては、ゲート電極と
ソース／ドレイン電極間に同じ電圧を印加してもゲート
リーク電流が異なる場合がある。この原因としてゲート
絶縁膜自身に耐圧に非対称性が有る場合（参考文献５）
とソース／ドレインにゲートより高い電圧をかけた場合
に、ソース／ドレイン近ぼうが空ぼう化して、ゲート絶
縁膜に印加される電圧が低がる場合が考えられる。後者
の現象が発生するＬＳＩでは、図３（ａ）に示すように
モニタ用ＭＯＳトランジスタ１にはゲートにソース／ド
レインより高電圧を印加する。更に細かくＶＣＣ＊を調
整したい場合は、ＬＳＩの内部回路でスタンドベイ時に
リークが問題となるＮ型ＭＯＳトランジスタの総和ΣＷ
ＢｎΣＷ Ｆｎ（極性も考慮）に比例する形にモニタ用Ｍ
ＯＳトランジスタをもうける。（図３（ｂ）では、ＷＦ
ｎ＝ΣＷＦｎ／ｎ、ＷＢｎ＝ΣＷＢｎ／ｎとする）。
【０００９】Ｎ型ＭＯＳとＰ型ＭＯＳのゲートリーク電
流のちがいも考慮する場合には図３（ｃ）構成を用い
る。（図３（ｃ）でＷＦｎ＝ΣＷＦｎ／ｎ、ＷＢｎ＝Σ
ＷＢｎ／ｎ、ＷＦＰ＝ΣＷＦＰ／ｎ、ＷＢＰΣＷＢＰ／
ｎ図１のスタンドバイ時用電源電圧変換回路で、図４の
ように電流リミッタを導入すれば（参考文献６）電源投
入、アクティブ／スタンドバイ切換え時に、ＬＳＩ内部
回路へ過電流が流れる事も防止出来る。 （参考文献５）Ｓ． Ｋａｍｉｙａｍａ他“Ｈｉｇｈｌ
ｙ Ｒｅｌｉａｂｌｅ ２．５ｎｍｔａ２Ｏ５ ｃａｐ
ａｃｉｔｏｒ ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ
ｆｏｒ ２５０Ｍｂｉｔ ＤＲＡＭＳ" ＩＥＤＭ
Ｔｅｃｈ． Ｄｉｇ Ｐ８２７． １９９１． （参考文献６）堀、他“Ａｎ ｅｘｐｅｒｉｍｅｎｔａ
ｌ ３５ｎｓ １Ｍｂ ＢＩＣＭＯＳＤＲＡＭ" ＩＳ
ＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐ
ａｐｅｒｓ Ｐ２８０， ＆ １９８７． 本発明の第二の実施例を図５（ａ）〜（ｄ）に示す。
流のちがいも考慮する場合には図３（ｃ）構成を用い
る。（図３（ｃ）でＷＦｎ＝ΣＷＦｎ／ｎ、ＷＢｎ＝Σ
ＷＢｎ／ｎ、ＷＦＰ＝ΣＷＦＰ／ｎ、ＷＢＰΣＷＢＰ／
ｎ図１のスタンドバイ時用電源電圧変換回路で、図４の
ように電流リミッタを導入すれば（参考文献６）電源投
入、アクティブ／スタンドバイ切換え時に、ＬＳＩ内部
回路へ過電流が流れる事も防止出来る。 （参考文献５）Ｓ． Ｋａｍｉｙａｍａ他“Ｈｉｇｈｌ
ｙ Ｒｅｌｉａｂｌｅ ２．５ｎｍｔａ２Ｏ５ ｃａｐ
ａｃｉｔｏｒ ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ
ｆｏｒ ２５０Ｍｂｉｔ ＤＲＡＭＳ" ＩＥＤＭ
Ｔｅｃｈ． Ｄｉｇ Ｐ８２７． １９９１． （参考文献６）堀、他“Ａｎ ｅｘｐｅｒｉｍｅｎｔａ
ｌ ３５ｎｓ １Ｍｂ ＢＩＣＭＯＳＤＲＡＭ" ＩＳ
ＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐ
ａｐｅｒｓ Ｐ２８０， ＆ １９８７． 本発明の第二の実施例を図５（ａ）〜（ｄ）に示す。
【００１０】第二の実施例では、スタンドバイ時にＭＯ
ＳトランジスタのゲートリークによるＬＳＩ全体のリー
ク電流を低減するために、スタンドバイ時にはゲート電
極を移動する事によりゲート絶縁膜厚を厚くし、ゲート
絶縁膜に印加される電界強度を下げる。ゲート電極を移
動するためにゲート電極の真上に新たな配線層を導入
し、スタンドバイ時には前記配線層に電圧を印加し、電
磁力でゲート電極を移動させる。その時素子分離上では
ゲート電極は移動せず、拡散層上だけゲート電極が移動
するようにパターン配置を調整する。ゲート絶縁膜には
変形に強い材料もしくは真空を用いる。この方式を用い
れば図５（ｄ）に示すように内部回路のゲート絶縁膜を
スタンドバイ時なり、ＭＯＳトランジスタのゲートリー
ク電流は大幅に低減出来る。
ＳトランジスタのゲートリークによるＬＳＩ全体のリー
ク電流を低減するために、スタンドバイ時にはゲート電
極を移動する事によりゲート絶縁膜厚を厚くし、ゲート
絶縁膜に印加される電界強度を下げる。ゲート電極を移
動するためにゲート電極の真上に新たな配線層を導入
し、スタンドバイ時には前記配線層に電圧を印加し、電
磁力でゲート電極を移動させる。その時素子分離上では
ゲート電極は移動せず、拡散層上だけゲート電極が移動
するようにパターン配置を調整する。ゲート絶縁膜には
変形に強い材料もしくは真空を用いる。この方式を用い
れば図５（ｄ）に示すように内部回路のゲート絶縁膜を
スタンドバイ時なり、ＭＯＳトランジスタのゲートリー
ク電流は大幅に低減出来る。
【００１１】本発明の第三の実施例を図６（ａ）〜
（ｃ）に示す。
（ｃ）に示す。
【００１２】第三の実施例では、ＬＳＩ内部のＭＯＳト
ランジスタのゲート部分にＭＯＳトランジスタのスイッ
チを設け、スタンドバイ時にスイッチを切る事により、
電源電圧を下げる事なくＭＯＳトランジスタのゲートリ
ーク電源を低減出来る。スイッチトランジスタ自身のゲ
ートリーク電流を防ぐため、そのゲート絶縁膜厚は、ス
イッチ以外の通常のトランジスタと比較して厚くなる。
ランジスタのゲート部分にＭＯＳトランジスタのスイッ
チを設け、スタンドバイ時にスイッチを切る事により、
電源電圧を下げる事なくＭＯＳトランジスタのゲートリ
ーク電源を低減出来る。スイッチトランジスタ自身のゲ
ートリーク電流を防ぐため、そのゲート絶縁膜厚は、ス
イッチ以外の通常のトランジスタと比較して厚くなる。
【００１３】またスタンドバイ時に通常のトランジスタ
にゲートリーク電流が流れる事により、フローティング
ノードであるノードＥやノードＦが充放電され、次のア
クティブサイクルに回路が誤動作する危険性がある。そ
こでアクティブ時に入った直後、内部ノードが正常な値
となっているかイニシャライズ／チェックを行ない、そ
の後にアクティブ動作を開始するように動作タイミング
を調整する。図６（ａ）のパターン設計例を図６（ｃ）
に示す。
にゲートリーク電流が流れる事により、フローティング
ノードであるノードＥやノードＦが充放電され、次のア
クティブサイクルに回路が誤動作する危険性がある。そ
こでアクティブ時に入った直後、内部ノードが正常な値
となっているかイニシャライズ／チェックを行ない、そ
の後にアクティブ動作を開始するように動作タイミング
を調整する。図６（ａ）のパターン設計例を図６（ｃ）
に示す。
【００１４】本発明の第四の実施例を、図７（ａ）〜
（ｃ）図８（ａ），（ｂ）に示す。第四の実施例では前
記スイッチ用トランジスタとしてＭＯＳトランジスタの
代わりにゲートコントロールダイオードを用いる。図８
（ａ），（ｂ）に示すように新たなゲートコントロール
ダイオード用の配線を用いる事により、スタンドバイ時
には図７（ｂ）をダイオードとして動作させＭＯＳトラ
ンジスタのゲートリーク電流を低減出来る。電源電圧Ｖ
ＣＣがＮＰ接合ビルトインポテンシャルＶＢＥ〜０．６
Ｖより低い場合には、ダイオードというより完全に切れ
た状態のスイッチとして働き、ゲートリーク電流を低減
出来る。一方アクティブ時にはゲートコントロールダイ
オードを抵抗体として動作させ（図７（ｃ））アクティ
ブ動作に影響を与えないようにする。ゲートコントロー
ルダイオードのＰＮ接合形成には、たとえばゲート用ポ
リ電極への不純物導入にイオンインプラ技術を用いる事
により、比較的に単純に実現出来る。
（ｃ）図８（ａ），（ｂ）に示す。第四の実施例では前
記スイッチ用トランジスタとしてＭＯＳトランジスタの
代わりにゲートコントロールダイオードを用いる。図８
（ａ），（ｂ）に示すように新たなゲートコントロール
ダイオード用の配線を用いる事により、スタンドバイ時
には図７（ｂ）をダイオードとして動作させＭＯＳトラ
ンジスタのゲートリーク電流を低減出来る。電源電圧Ｖ
ＣＣがＮＰ接合ビルトインポテンシャルＶＢＥ〜０．６
Ｖより低い場合には、ダイオードというより完全に切れ
た状態のスイッチとして働き、ゲートリーク電流を低減
出来る。一方アクティブ時にはゲートコントロールダイ
オードを抵抗体として動作させ（図７（ｃ））アクティ
ブ動作に影響を与えないようにする。ゲートコントロー
ルダイオードのＰＮ接合形成には、たとえばゲート用ポ
リ電極への不純物導入にイオンインプラ技術を用いる事
により、比較的に単純に実現出来る。
【００１５】本実施例を用いれば、第三の実施例のよう
に絶縁膜厚の厚いＭＯＳトランジスタを導入せず、パタ
ーン面積を増加させる事無く、スタンドバイ時のゲート
リーク電流を低減出来る。
に絶縁膜厚の厚いＭＯＳトランジスタを導入せず、パタ
ーン面積を増加させる事無く、スタンドバイ時のゲート
リーク電流を低減出来る。
【００１６】
【発明の効果】スタンドバイ時にゲート絶縁膜に印加さ
れる最大電圧をアクティブ時と比較して低減する事によ
り、印加電界強度に強く依存する微細ＭＯＳトランジス
タのゲートリーク電流を大幅に低減出来る。又前記微細
ＭＯＳトラジスタのゲート電極に付加素子を接合する事
により、スタンドバイ時に前記ＬＳＩの電源から接地へ
のリーク電流パスを切断する事により、ＬＳＩのスタン
ドバイ時のリーク電流を低減出来る。その結果従来より
微細なＭＯＳトランジスタを用いる事により高速動作と
スタンドバイ時の超低消費電力特性がはじめて両立出来
るようになった。
れる最大電圧をアクティブ時と比較して低減する事によ
り、印加電界強度に強く依存する微細ＭＯＳトランジス
タのゲートリーク電流を大幅に低減出来る。又前記微細
ＭＯＳトラジスタのゲート電極に付加素子を接合する事
により、スタンドバイ時に前記ＬＳＩの電源から接地へ
のリーク電流パスを切断する事により、ＬＳＩのスタン
ドバイ時のリーク電流を低減出来る。その結果従来より
微細なＭＯＳトランジスタを用いる事により高速動作と
スタンドバイ時の超低消費電力特性がはじめて両立出来
るようになった。
【００１７】ゲート長が５０ｎｍ程度の微細ＭＯＳトラ
ンジスタでは外部電源電圧が０．５Ｖ程度と低くてもゲ
ート絶縁膜厚は酸化膜かん算で数十Ａ程度となり本発明
を用いなければ、スタンドバイゲートリーク電流の発生
はさけられない。本発明を用いて初めてゲート長が０．
１μｍ以下の微細なＭＯＳトランジスタを用いたＬＳＩ
での高速超低消電力特性が実現出来るという特徴があ
る。
ンジスタでは外部電源電圧が０．５Ｖ程度と低くてもゲ
ート絶縁膜厚は酸化膜かん算で数十Ａ程度となり本発明
を用いなければ、スタンドバイゲートリーク電流の発生
はさけられない。本発明を用いて初めてゲート長が０．
１μｍ以下の微細なＭＯＳトランジスタを用いたＬＳＩ
での高速超低消電力特性が実現出来るという特徴があ
る。
【図１】本発明の第一の実施例の回路図
【図２】本発明の第一の実施例の印加電圧を示す図
【図３】本発明の第一の実施例のスタンバイ時の基準電
源電位発生回路の変形例
源電位発生回路の変形例
【図４】本発明の第一の実施例のスタンドバイ時用電源
電圧変換回路の変形例
電圧変換回路の変形例
【図５】（ａ） 本発明の第二の実施例の平面図 （ｂ） 本発明の第二の実施例の断面図 （ｃ），（ｄ） 本発明の第二の実施例ＬＳＩ回路への
適用例
適用例
【図６】（ａ），（ｂ） 本発明の第二の実施例本発明
の第三の実施例の回路図 （ｃ） 本発明の第二の実施例のパターン設計図
の第三の実施例の回路図 （ｃ） 本発明の第二の実施例のパターン設計図
【図７】（ａ） 本発明の第四の実施例を示す図 （ｂ），（ｃ） 本発明の第四の実施例のスタンドバイ
時（ｂ）、アクティブ時（ｃ）の等価回路図
時（ｂ）、アクティブ時（ｃ）の等価回路図
【図８】（ａ），（ｂ） 本発明の第四の実施例のパタ
ーン設計図
ーン設計図
【図９】微細ＭＯＳトランジスタのリーク電流パスを示
す図
す図
【図１０】微細ＭＯＳトランジスタを用いて構成したＬ
ＳＩでのリーク電流パスを示す図
ＳＩでのリーク電流パスを示す図
Claims (7)
- 【請求項１】 微細ＭＯＳトランジスタを多数集積した
半導体装置において、前記半導体装置のスタンドバイ時
に前記微細ＭＯＳトランジスタに印加される電界を前記
半導体装置のアクティブ時と比較して低減する手段を備
えた事を特徴とする半導体装置。 - 【請求項２】 特許請求項２に記載の半導体装置におい
て、前記印加電界を低減する手段として、前記微細ＭＯ
Ｓトランジスタのゲート絶縁膜に流れるゲート電流を検
知する手法を用いる事を特徴とする半導体装置。 - 【請求項３】 特許請求項３に記載の半導体装置におい
て、前記印加電界を低減する手段として、前記微細ＭＯ
Ｓトランジスタのゲート絶縁膜厚を前記スタンドバイ時
に前記アクティブ時より厚くする事を特徴とする半導体
装置。 - 【請求項４】 微細ＭＯＳトランジスタを多数集積した
半導体装置において、電源と接地の間に前記微細ＭＯＳ
トランジスタのゲート電流を介して流れるスタンドバイ
時のリーク電流を切断する形で、前記多数の微細ＭＯＳ
トランジスタのゲート部分に付加回路を追加する事を特
徴とする半導体装置。 - 【請求項５】 特許請求項４記載の半導体装置におい
て、前記付加回路として前記微細トランジスタよりゲー
ト絶縁膜厚の厚いＭＯＳトランジスタを用いる事を特徴
とする半導体装置。 - 【請求項６】 特許請求項４記載の半導体装置におい
て、前記付加回路としてゲートコントロール型のＰＮダ
イオードを用いる事を特徴とする半導体装置。 - 【請求項７】 特許請求項１〜６記載の半導体装置にお
いて、前記微細ＭＯＳトランジスタのゲート長は０．１
μｍ未満、ゲート絶縁膜厚は酸化膜かん算で２５Ａ以
下、前記半導体装置の電源電圧は０．６Ｖ以下である事
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11093908A JP2000286392A (ja) | 1999-03-31 | 1999-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11093908A JP2000286392A (ja) | 1999-03-31 | 1999-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286392A true JP2000286392A (ja) | 2000-10-13 |
Family
ID=14095589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11093908A Pending JP2000286392A (ja) | 1999-03-31 | 1999-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000286392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102994A (ja) * | 2005-10-06 | 2007-04-19 | Samsung Electronics Co Ltd | 電流消耗を減少させる内部電源電圧発生回路を有するマルチチップ半導体メモリ装置 |
-
1999
- 1999-03-31 JP JP11093908A patent/JP2000286392A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102994A (ja) * | 2005-10-06 | 2007-04-19 | Samsung Electronics Co Ltd | 電流消耗を減少させる内部電源電圧発生回路を有するマルチチップ半導体メモリ装置 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080610 |